JPH08249179A - 集積回路においてデータをパイプライン化する方法及び装置 - Google Patents
集積回路においてデータをパイプライン化する方法及び装置Info
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- JPH08249179A JPH08249179A JP8025100A JP2510096A JPH08249179A JP H08249179 A JPH08249179 A JP H08249179A JP 8025100 A JP8025100 A JP 8025100A JP 2510096 A JP2510096 A JP 2510096A JP H08249179 A JPH08249179 A JP H08249179A
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Abstract
(57)【要約】
【課題】 パイプライン化データを、クロック入力上に
受信した第１のクロックによって読取りサイクルを開始
する同期集積メモリ回路において使用する方法及び装
置。 【解決手段】 読取りサイクルに関連するデータは非同
期的にメモリを通って伝播し、パイプライン回路へ入力
されるデータになる。装置は、読取りサイクル中に発生
したデータを、レジスタの幾つかの枝路の表明された１
つへ精密なタイミングで舵取りする舵取り回路を含む。
次のクロックを受信した時に、表明された枝路内に記憶
されているデータを出力として選択する選択回路が使用
される。前記次のクロックは、第１のクロックの後に発
生するプログラム可能な数のクロックの１つである。
受信した第１のクロックによって読取りサイクルを開始
する同期集積メモリ回路において使用する方法及び装
置。 【解決手段】 読取りサイクルに関連するデータは非同
期的にメモリを通って伝播し、パイプライン回路へ入力
されるデータになる。装置は、読取りサイクル中に発生
したデータを、レジスタの幾つかの枝路の表明された１
つへ精密なタイミングで舵取りする舵取り回路を含む。
次のクロックを受信した時に、表明された枝路内に記憶
されているデータを出力として選択する選択回路が使用
される。前記次のクロックは、第１のクロックの後に発
生するプログラム可能な数のクロックの１つである。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
を処理するシステムに関する。特定的には、本発明は、
ある回路内において読取りサイクルが開始されてから選
択された数のクロックの後に該回路から出力データを発
生する方法及び装置に関する。
を処理するシステムに関する。特定的には、本発明は、
ある回路内において読取りサイクルが開始されてから選
択された数のクロックの後に該回路から出力データを発
生する方法及び装置に関する。
【０００２】
【従来の技術】半導体メモリシステムは過去数年の間に
急速に進展してきている。メモリチップ当たりのビット
数が４倍に増大したことにより、メモリシステムサイズ
はおおよそ３年毎に２倍になっている。従って、ＤＲＡ
Ｍの新しい各世代毎にメモリシステム内に必要とされる
個々のチップの数は僅か半分定度になる。システム内の
メモリチップの数が減少したので、データ出力ピンの合
計数が減少している。出力ピンの数が少なければ、メモ
リシステムの帯域幅が縮小する。しかしながら、マイク
ロプロセッサ及びマルチプロセッサシステムが進歩する
につれて、メモリシステムに対する要望が増加し続けて
いる。最も重要なことは、コンピュータシステムが益々
データ帯域幅を必要とすることである。即ち、システム
は、所与の時間間隔内にメモリの出力パッドにより多く
の情報を提示することを要求する。従って、各メモリチ
ップの帯域幅を増大させる要望が存在している。ビット
密度及びサブストレート空間の貴重な価値を保つ必要が
あるために、帯域幅を増大させることは複雑である。帯
域幅を増すというこの要望のために、新しい型のメモリ
システムを開発する必要があった。一つの有望な新しい
メモリチップアーキテクチャは、同期ダイナミック、も
しくはスタティックランダムアクセスメモリ（ＳＤＲＡ
ＭもしくはＳＳＲＡＭ）である。これらのチップはデー
タ流れを制御するためにクロックを使用しているので、
従来のメモリチップが提供するよりも遙かに大きい出力
データ帯域幅を提供する。これらの同期設計において
は、データ出力の帯域幅を増すためにパイプライン方式
が使用される。この説明では、例示ＳＤＲＡＭを通る
（列アドレスから出力まで）アドレス・アクセス時間を
15 ｎｓとする。パイプライン化しない場合には、読取
りサイクルは 15 ｎｓ毎に発生する。同期ＤＲＡＭにお
いては、総合データ転送速度を３倍に増すためには３の
待ち時間（もしくは呼出し時間、またはレイテンシー、
即ちパイプラインの深さ）を使用することができる。即
ち、 15 ｎｓアドレス・アクセス時間のＳＤＲＡＭの場
合には、読取り要求及びデータ出力は５ｎｓ毎に行うこ
とができる。第１の要求は時点Ｔ０に行うことができ
る。その要求によるデータは 15 ｎｓ（３クロック）後
にＤＲＡＭの出力に現れる（有効になる）。第２の読取
り要求はＴ＋５ｎｓに行われ、第３の読取り要求はＴ＋
10 ｎｓに現れる。またＴ＋ 10 ｎｓに現れるクロック
は、第１の読取りサイクルによるデータが出力に現れる
ように命令する。Ｔ＋ 15 ｎｓの現れる第４の読取り要
求と一致して、第１の要求によるデータが出力に現れて
使用可能となる。このデータには、爾語の読取りサイク
ルによって５ｎｓおきに新しいデータが後続する。その
結果、システムのサイクル時間はアドレス・アクセス時
間よりも遙かに短くなり、帯域幅は劇的に増大する。
急速に進展してきている。メモリチップ当たりのビット
数が４倍に増大したことにより、メモリシステムサイズ
はおおよそ３年毎に２倍になっている。従って、ＤＲＡ
Ｍの新しい各世代毎にメモリシステム内に必要とされる
個々のチップの数は僅か半分定度になる。システム内の
メモリチップの数が減少したので、データ出力ピンの合
計数が減少している。出力ピンの数が少なければ、メモ
リシステムの帯域幅が縮小する。しかしながら、マイク
ロプロセッサ及びマルチプロセッサシステムが進歩する
につれて、メモリシステムに対する要望が増加し続けて
いる。最も重要なことは、コンピュータシステムが益々
データ帯域幅を必要とすることである。即ち、システム
は、所与の時間間隔内にメモリの出力パッドにより多く
の情報を提示することを要求する。従って、各メモリチ
ップの帯域幅を増大させる要望が存在している。ビット
密度及びサブストレート空間の貴重な価値を保つ必要が
あるために、帯域幅を増大させることは複雑である。帯
域幅を増すというこの要望のために、新しい型のメモリ
システムを開発する必要があった。一つの有望な新しい
メモリチップアーキテクチャは、同期ダイナミック、も
しくはスタティックランダムアクセスメモリ（ＳＤＲＡ
ＭもしくはＳＳＲＡＭ）である。これらのチップはデー
タ流れを制御するためにクロックを使用しているので、
従来のメモリチップが提供するよりも遙かに大きい出力
データ帯域幅を提供する。これらの同期設計において
は、データ出力の帯域幅を増すためにパイプライン方式
が使用される。この説明では、例示ＳＤＲＡＭを通る
（列アドレスから出力まで）アドレス・アクセス時間を
15 ｎｓとする。パイプライン化しない場合には、読取
りサイクルは 15 ｎｓ毎に発生する。同期ＤＲＡＭにお
いては、総合データ転送速度を３倍に増すためには３の
待ち時間（もしくは呼出し時間、またはレイテンシー、
即ちパイプラインの深さ）を使用することができる。即
ち、 15 ｎｓアドレス・アクセス時間のＳＤＲＡＭの場
合には、読取り要求及びデータ出力は５ｎｓ毎に行うこ
とができる。第１の要求は時点Ｔ０に行うことができ
る。その要求によるデータは 15 ｎｓ（３クロック）後
にＤＲＡＭの出力に現れる（有効になる）。第２の読取
り要求はＴ＋５ｎｓに行われ、第３の読取り要求はＴ＋
10 ｎｓに現れる。またＴ＋ 10 ｎｓに現れるクロック
は、第１の読取りサイクルによるデータが出力に現れる
ように命令する。Ｔ＋ 15 ｎｓの現れる第４の読取り要
求と一致して、第１の要求によるデータが出力に現れて
使用可能となる。このデータには、爾語の読取りサイク
ルによって５ｎｓおきに新しいデータが後続する。その
結果、システムのサイクル時間はアドレス・アクセス時
間よりも遙かに短くなり、帯域幅は劇的に増大する。
【０００３】もし 7.5ｎｓのサイクル時間で動作させれ
ば、この同じ 15 ｎｓのアドレス・アクセス時間部分
は、１クロックだけの遅れでデータを出力することがで
きる。即ち、第１の読取りサイクルはＴ０に開始され
る。第２の読取りサイクルはＴ＋7.5ｎｓに開始され、
第１の読取りサイクルによるデータはこの時点に出力さ
れるように命令される。第１のデータが出力上に現れ、
読出されるにつれて、第３のサイクルがＴ＋ 15 ｎｓに
開始される。この動作を２の待ち時間と呼ぶ。この例示
した 15 ｎｓアドレス・アクセス時間部分は、５ｎｓサ
イクル時間の２の待ち時間で正しく動作させるには遅過
ぎる。より高い周波数で動作するＤＲＡＭの待ち時間は
より大きくなってしまう。従って、多くの異なる動作周
波数で最適に使用できるように、特定のメモリ部分の待
ち時間をプログラムする能力を与えることが望ましい。
例えば、第１のサイクルのアクセスが完了する前に第２
及び第３のサイクルを開始させることによって、同期メ
モリは従来のメモリ設計に比して大きく増大した帯域幅
を提供できるようになる。しかし不幸にも、この増大し
た帯域幅を達成すにはある費用が必要であった。現在の
パイプライン方式は、パイプを通してデータを循環もし
くは“ステップ”させるためには多数の伝送ゲートもし
くはラッチを使用する必要がある。典型的なパイプライ
ン回路は、ＮＭＯＳ及びＰＭＯＳトランジスタで作られ
た複数の伝送ゲートで形成されている。データはパイプ
ライン回路を通してクロックされ、伝送ゲートによって
限定される段を通して順次に進行させられる。例えば、
２の待ち時間の場合には、パイプを通してデータをステ
ップさせるには２組の伝送ゲートを使用する。第１の組
のゲートは、メモリを通して入力バッファに受信された
データを進めるために動作可能にされる。第２の組のゲ
ートは、新しいデータが入力に印加されると、前のデー
タを出力に進めるように動作可能にされる。同様に３の
待ち時間は、各並列データ通路を通して幾つかの位置に
配置された３組の伝送ゲートを必要とする。
ば、この同じ 15 ｎｓのアドレス・アクセス時間部分
は、１クロックだけの遅れでデータを出力することがで
きる。即ち、第１の読取りサイクルはＴ０に開始され
る。第２の読取りサイクルはＴ＋7.5ｎｓに開始され、
第１の読取りサイクルによるデータはこの時点に出力さ
れるように命令される。第１のデータが出力上に現れ、
読出されるにつれて、第３のサイクルがＴ＋ 15 ｎｓに
開始される。この動作を２の待ち時間と呼ぶ。この例示
した 15 ｎｓアドレス・アクセス時間部分は、５ｎｓサ
イクル時間の２の待ち時間で正しく動作させるには遅過
ぎる。より高い周波数で動作するＤＲＡＭの待ち時間は
より大きくなってしまう。従って、多くの異なる動作周
波数で最適に使用できるように、特定のメモリ部分の待
ち時間をプログラムする能力を与えることが望ましい。
例えば、第１のサイクルのアクセスが完了する前に第２
及び第３のサイクルを開始させることによって、同期メ
モリは従来のメモリ設計に比して大きく増大した帯域幅
を提供できるようになる。しかし不幸にも、この増大し
た帯域幅を達成すにはある費用が必要であった。現在の
パイプライン方式は、パイプを通してデータを循環もし
くは“ステップ”させるためには多数の伝送ゲートもし
くはラッチを使用する必要がある。典型的なパイプライ
ン回路は、ＮＭＯＳ及びＰＭＯＳトランジスタで作られ
た複数の伝送ゲートで形成されている。データはパイプ
ライン回路を通してクロックされ、伝送ゲートによって
限定される段を通して順次に進行させられる。例えば、
２の待ち時間の場合には、パイプを通してデータをステ
ップさせるには２組の伝送ゲートを使用する。第１の組
のゲートは、メモリを通して入力バッファに受信された
データを進めるために動作可能にされる。第２の組のゲ
ートは、新しいデータが入力に印加されると、前のデー
タを出力に進めるように動作可能にされる。同様に３の
待ち時間は、各並列データ通路を通して幾つかの位置に
配置された３組の伝送ゲートを必要とする。
【０００４】この方策は同期回路からパイプライン方式
でデータを出力するという一般的な目的は達成するが、
幾つかの理由から満足することはできない。この方策が
必要とする多数の伝送ゲートは幾つかの重要なＲＡＭ設
計特性に悪い影響を与える。ＳＤＲＡＭ内の中間伝送ゲ
ートは、例えばメモリの各カラムデコーダの出力に最適
に配置することができる。これらのメモリは多数のカラ
ムデコーダ出力を有している。従って、例えば３の待ち
時間を生成するためには極めて多数の伝送ゲートが必要
になる。これらの各伝送ゲートは電力を消費し、貴重な
サブストレートの領域を占め、そして信号通路に抵抗及
び容量を付加するので、アドレス・アクセス時間に遅れ
を付加する。その結果、共通パイプライン化技術を使用
する同期ＤＲＡＭ回路は、同じ容量の非同期回路よりも
実質的に大きいサブストレート空間を占めるようにな
る。更に、これらの共通技術を使用すると、これらはサ
イクル時間を減少させるという目的は達成するものの、
電力要求が大きく、アドレス・アクセス時間が長いメモ
リデバイスになってしまう。プログラム可能な待ち時間
を使用する場合には、伝送ゲートの数は更に増加する。
例えば、もし伝送ゲートを使用して２もしくは３の選択
可能な待ち時間を実現するものとすれば、総合データ通
路内のゲートの最適配置は異なる待ち時間毎に異なる。
この方策を実現すると、サブストレート空間が急速に減
少するようになる。
でデータを出力するという一般的な目的は達成するが、
幾つかの理由から満足することはできない。この方策が
必要とする多数の伝送ゲートは幾つかの重要なＲＡＭ設
計特性に悪い影響を与える。ＳＤＲＡＭ内の中間伝送ゲ
ートは、例えばメモリの各カラムデコーダの出力に最適
に配置することができる。これらのメモリは多数のカラ
ムデコーダ出力を有している。従って、例えば３の待ち
時間を生成するためには極めて多数の伝送ゲートが必要
になる。これらの各伝送ゲートは電力を消費し、貴重な
サブストレートの領域を占め、そして信号通路に抵抗及
び容量を付加するので、アドレス・アクセス時間に遅れ
を付加する。その結果、共通パイプライン化技術を使用
する同期ＤＲＡＭ回路は、同じ容量の非同期回路よりも
実質的に大きいサブストレート空間を占めるようにな
る。更に、これらの共通技術を使用すると、これらはサ
イクル時間を減少させるという目的は達成するものの、
電力要求が大きく、アドレス・アクセス時間が長いメモ
リデバイスになってしまう。プログラム可能な待ち時間
を使用する場合には、伝送ゲートの数は更に増加する。
例えば、もし伝送ゲートを使用して２もしくは３の選択
可能な待ち時間を実現するものとすれば、総合データ通
路内のゲートの最適配置は異なる待ち時間毎に異なる。
この方策を実現すると、サブストレート空間が急速に減
少するようになる。
【０００５】従って、データ通路内の多くの伝送ゲート
の必要性を縮小乃至は排除する高速パイプライン化技術
が要望されている。更にこの技術は、どのような望まし
い値のプログラム可能な待ち時間をも支援することが望
ましい。ビット密度、サブストレート領域、及び電力消
費の価値を大きく損ねることなく、これらの要望を満足
すべきである。
の必要性を縮小乃至は排除する高速パイプライン化技術
が要望されている。更にこの技術は、どのような望まし
い値のプログラム可能な待ち時間をも支援することが望
ましい。ビット密度、サブストレート領域、及び電力消
費の価値を大きく損ねることなく、これらの要望を満足
すべきである。
【０００６】
【発明の概要】本発明は、サブストレート領域を過大に
占有することなく、極めて高い周波数でデータをパイプ
ライン化することができるプログラム可能な待ち時間を
可能にしたパイプライン回路を提供する。詳述すれば、
同期システム内において使用するためにデータをパイプ
ライン化する方法及び装置が提供される。１つの特定実
施例においては、装置は、クロック入力上に受信される
第１のクロックによって読取りサイクルが開始されるメ
モリシステムと共に使用されるように設計されている。
読取りサイクルはデータを非同期的に発生し、このデー
タはパイプライン回路へ入力される。回路は、読取りサ
イクル中に発生したデータを、レジスタの幾つかの枝路
の表明された( asserted )１つへ舵取りする舵取り回路
を含んでいる。次のクロックを受信した時にこの表明さ
れた枝路からの出力データを選択する選択回路が使用さ
れる。この、次のクロックは第１のクロックの後に発生
する幾つかの数のクロックの１つである。１つの特定実
施例では、第１のクロックの後のクロックの数は１つで
ある（即ち、２の待ち時間を有するパイプライン効果が
達成される）。別の実施例では、第１のクロックの後の
クロックの数は２つである（即ち、３の待ち時間が達成
される）。本発明の更に別の実施例は、１と３との間で
プログラム可能な選択された待ち時間を可能にする。
占有することなく、極めて高い周波数でデータをパイプ
ライン化することができるプログラム可能な待ち時間を
可能にしたパイプライン回路を提供する。詳述すれば、
同期システム内において使用するためにデータをパイプ
ライン化する方法及び装置が提供される。１つの特定実
施例においては、装置は、クロック入力上に受信される
第１のクロックによって読取りサイクルが開始されるメ
モリシステムと共に使用されるように設計されている。
読取りサイクルはデータを非同期的に発生し、このデー
タはパイプライン回路へ入力される。回路は、読取りサ
イクル中に発生したデータを、レジスタの幾つかの枝路
の表明された( asserted )１つへ舵取りする舵取り回路
を含んでいる。次のクロックを受信した時にこの表明さ
れた枝路からの出力データを選択する選択回路が使用さ
れる。この、次のクロックは第１のクロックの後に発生
する幾つかの数のクロックの１つである。１つの特定実
施例では、第１のクロックの後のクロックの数は１つで
ある（即ち、２の待ち時間を有するパイプライン効果が
達成される）。別の実施例では、第１のクロックの後の
クロックの数は２つである（即ち、３の待ち時間が達成
される）。本発明の更に別の実施例は、１と３との間で
プログラム可能な選択された待ち時間を可能にする。
【０００７】システムの各枝路は１対のラッチを含み、
それらの一方は論理“１”入力信号に応答し、他方は論
理“０”入力信号に応答する。各パイプライン枝路内の
この１対のラッチをリセットするリセット回路も設けら
れている。１つの特定実施例では、各枝路内のこの１対
のラッチは、その枝路が出力として選択されなくなると
直ちにリセットされる。単一の枝路は各サイクル中にリ
セットされる。舵取り回路と共働して枝路を通してデー
タを舵取りし、ラッチさせる同期回り込み( wrap-aroun
d ) カウンタシステムも設けられている。またこのカウ
ンタは、出力データのためにある枝路を選択するのに直
接使用される。このカウンタは自己開始であり、各クロ
ックで迅速にインクリメントする。舵取り回路も設けら
れている。舵取り回路は、１サイクル時間に等価な時間
の間複数の信号の１つを順次に発生（表明）し、その順
序は狭いデータパルスの到着の直前にインクリメントす
るように時間決めされている。データパルスはクロック
サイクル時間に対して狭いことが好ましい。この狭いデ
ータパルスの到着の前に舵取り信号を発生させることに
よって、データパルスはシステムの幾つかの枝路の１つ
へ舵取りされる。データパルスが到着する直前に、正確
な相対的タイミングで舵取り信号を発生させることを可
能にするために、共通タイミング信号が使用される。１
つの特定実施例では、共通タイミング信号は、複数のプ
レデコード( predecode ) 信号ラインの１つの上にパル
スが存在することを検出することによって生成される。
共通タイミング信号は、センス増幅器をストローブする
（従ってデータパルスを生成する）ために使用され、ま
た舵取り信号に精密なタイミングを与えるためにも使用
される。システムのデータ通路の終わり近くでこの共通
タイミング信号を使用することによって、データ信号を
高い周波数で舵取りすることができる。この配列は、温
度、電源電圧等の変動によってもたらされるタイミング
の変動に適応する。
それらの一方は論理“１”入力信号に応答し、他方は論
理“０”入力信号に応答する。各パイプライン枝路内の
この１対のラッチをリセットするリセット回路も設けら
れている。１つの特定実施例では、各枝路内のこの１対
のラッチは、その枝路が出力として選択されなくなると
直ちにリセットされる。単一の枝路は各サイクル中にリ
セットされる。舵取り回路と共働して枝路を通してデー
タを舵取りし、ラッチさせる同期回り込み( wrap-aroun
d ) カウンタシステムも設けられている。またこのカウ
ンタは、出力データのためにある枝路を選択するのに直
接使用される。このカウンタは自己開始であり、各クロ
ックで迅速にインクリメントする。舵取り回路も設けら
れている。舵取り回路は、１サイクル時間に等価な時間
の間複数の信号の１つを順次に発生（表明）し、その順
序は狭いデータパルスの到着の直前にインクリメントす
るように時間決めされている。データパルスはクロック
サイクル時間に対して狭いことが好ましい。この狭いデ
ータパルスの到着の前に舵取り信号を発生させることに
よって、データパルスはシステムの幾つかの枝路の１つ
へ舵取りされる。データパルスが到着する直前に、正確
な相対的タイミングで舵取り信号を発生させることを可
能にするために、共通タイミング信号が使用される。１
つの特定実施例では、共通タイミング信号は、複数のプ
レデコード( predecode ) 信号ラインの１つの上にパル
スが存在することを検出することによって生成される。
共通タイミング信号は、センス増幅器をストローブする
（従ってデータパルスを生成する）ために使用され、ま
た舵取り信号に精密なタイミングを与えるためにも使用
される。システムのデータ通路の終わり近くでこの共通
タイミング信号を使用することによって、データ信号を
高い周波数で舵取りすることができる。この配列は、温
度、電源電圧等の変動によってもたらされるタイミング
の変動に適応する。
【０００８】サイクル毎にシステムの出力を使用不能に
する回路も設けられている。本発明の他の特定の実施例
は、たとえあるデータが使用可能になる前にそのデータ
が出力として選択されたとしても、パイプラインの出力
内のグリッチを防止する機能を含んでいる。その結果、
プログラム可能な待ち時間を有する小さい、効率的な、
そして高速なパイプライン回路が得られる。データの発
生と、情報を幾つかのレジスタの１つへ舵取りすること
とに共通タイミング信号を使用することによって、正確
なタイミングが得られる。データは、伝送ゲートを使用
することなくメモリ回路の入力からパイプライン回路の
入力まで非同期的に流れる。本発明の本質及び長所は、
添付図面に基づく以下の説明から明白になるであろう。
する回路も設けられている。本発明の他の特定の実施例
は、たとえあるデータが使用可能になる前にそのデータ
が出力として選択されたとしても、パイプラインの出力
内のグリッチを防止する機能を含んでいる。その結果、
プログラム可能な待ち時間を有する小さい、効率的な、
そして高速なパイプライン回路が得られる。データの発
生と、情報を幾つかのレジスタの１つへ舵取りすること
とに共通タイミング信号を使用することによって、正確
なタイミングが得られる。データは、伝送ゲートを使用
することなくメモリ回路の入力からパイプライン回路の
入力まで非同期的に流れる。本発明の本質及び長所は、
添付図面に基づく以下の説明から明白になるであろう。
【０００９】
【実施例】図１に本発明による待ち時間舵取り回路１０
０を示す。この回路は、図２に示す３つの同一区分、即
ち枝路の１つである。これは、図２の回路に比して幾分
簡易化されているが、総合動作の概要は理解できるよう
に、図６、８及び１１に示す他の回路からの機能は含ん
でいる。舵取り回路１００は、相補もしくは真の I/O
信号ライン（以下 I/O# 及び I/O という）からのデー
タ信号を１つの表明された枝路のノード N01 もしくは
N04 へそれぞれ舵取りし、そこから例えば同期メモリ
デバイスの出力パッド１５０へ舵取りするのに使用され
る。回路は、複数の制御信号を使用して I/O ラインか
らのデータを、精密なタイミングで確実に出力パッド１
５０まで伝播させる。信号の舵取りは、メモリデバイス
からのデータを迅速且つ正確にパイプライン出力させる
ように使用することができる。当業者には明白なよう
に、本発明は、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシ
ュメモリ等を含む如何なる同期メモリデータと共に使用
することもできる。更に、本発明のパイプライン化方式
は、効率的な高速パイプラインを必要とする他の応用に
使用するように変更することもできる。
０を示す。この回路は、図２に示す３つの同一区分、即
ち枝路の１つである。これは、図２の回路に比して幾分
簡易化されているが、総合動作の概要は理解できるよう
に、図６、８及び１１に示す他の回路からの機能は含ん
でいる。舵取り回路１００は、相補もしくは真の I/O
信号ライン（以下 I/O# 及び I/O という）からのデー
タ信号を１つの表明された枝路のノード N01 もしくは
N04 へそれぞれ舵取りし、そこから例えば同期メモリ
デバイスの出力パッド１５０へ舵取りするのに使用され
る。回路は、複数の制御信号を使用して I/O ラインか
らのデータを、精密なタイミングで確実に出力パッド１
５０まで伝播させる。信号の舵取りは、メモリデバイス
からのデータを迅速且つ正確にパイプライン出力させる
ように使用することができる。当業者には明白なよう
に、本発明は、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシ
ュメモリ等を含む如何なる同期メモリデータと共に使用
することもできる。更に、本発明のパイプライン化方式
は、効率的な高速パイプラインを必要とする他の応用に
使用するように変更することもできる。
【００１０】本明細書を通して、本発明の特定の実施例
を説明する。即ち、ＤＲＡＭシステムの出力データ通路
内に使用するように設計されている実施例を説明する。
この特定実施例では、データはパルスの形状（例えば、
１−５ｎｓ幅のパルス）でＤＲＡＭを通って伝播する。
好ましい実施例では、回路は、 1994 年６月30日に同時
出願された出願番号第 08/269,451 号「ＣＭＯＳ集積回
路における高速伝播技術」に開示されているような高速
伝播ＣＭＯＳ論理を使用することによって実現されてい
る。当業者には、他の方式によって実現できることは明
白であろう。この特定実施例において読取りサイクルを
開始させるクロックサイクルは、４つの動作を発生させ
る。第１に、回路の１つの枝路の２つの記憶ノード（図
１に示す枝路のノード N01 及び N04 のような）がリ
セットされる。次に（同時に）、普通の非同期読取りア
クセスが開始され、このアクセスは I/O もしくは I/O
# ラインの何れかの上のデータパルスが発生すると終了
する。第３に、読取りサイクルは舵取り信号を生成さ
せ、この舵取り信号は非同期データパルスが到着する直
前に発生する。最後に、舵取り信号は I/O もしくは I
/O# からのデータを適切な記憶ノード上へ舵取りし、記
憶ノードの１つをセットする。次のクロックサイクル
は、このデータを出力として選択する。データは複数の
受信回路（例えば、プロセッサ、キャッシュメモリ等）
の何れかへ出力することができる。
を説明する。即ち、ＤＲＡＭシステムの出力データ通路
内に使用するように設計されている実施例を説明する。
この特定実施例では、データはパルスの形状（例えば、
１−５ｎｓ幅のパルス）でＤＲＡＭを通って伝播する。
好ましい実施例では、回路は、 1994 年６月30日に同時
出願された出願番号第 08/269,451 号「ＣＭＯＳ集積回
路における高速伝播技術」に開示されているような高速
伝播ＣＭＯＳ論理を使用することによって実現されてい
る。当業者には、他の方式によって実現できることは明
白であろう。この特定実施例において読取りサイクルを
開始させるクロックサイクルは、４つの動作を発生させ
る。第１に、回路の１つの枝路の２つの記憶ノード（図
１に示す枝路のノード N01 及び N04 のような）がリ
セットされる。次に（同時に）、普通の非同期読取りア
クセスが開始され、このアクセスは I/O もしくは I/O
# ラインの何れかの上のデータパルスが発生すると終了
する。第３に、読取りサイクルは舵取り信号を生成さ
せ、この舵取り信号は非同期データパルスが到着する直
前に発生する。最後に、舵取り信号は I/O もしくは I
/O# からのデータを適切な記憶ノード上へ舵取りし、記
憶ノードの１つをセットする。次のクロックサイクル
は、このデータを出力として選択する。データは複数の
受信回路（例えば、プロセッサ、キャッシュメモリ等）
の何れかへ出力することができる。
【００１１】２の待ち時間を達成するには少なくとも２
つの回路１００が必要であり、３の待ち時間を達成する
ためには少なくとも３つの回路１００が並列に存在しな
ければならない。回路１００の数を増加させることによ
って、より多くの待ち時間を得ることもできる。１つの
特定実施例では、ユーザには本発明のパイプライン回路
によって１から３までの待ち時間仕様が与えられてい
る。図１の待ち時間舵取り回路１００の若干の面は、回
路の動作の説明を簡略化するために一般化されている。
さらなる詳細に関しては後の図面に基づいて説明する。
１つの特定実施例では、メモリデバイスからの I/O 信
号は、スタンバイ中は高レベル（以下単に、高というこ
とがある）である。従って、何れかのライン上の低信号
（以下単に、低ということがある）はデータの存在を表
す。これらの信号は一般に負データパルスであり、例え
ば２ｎｓ幅であることができる。１つの特定実施例で
は、 I/O 信号はメモリ読取りアクセス要求の後に約 1
0 ｎｓの非同期の遅れをもって生成される。しかしなが
ら、パイプライン方式を使用すると、メモリ要求はアク
セス時間より短い間隔で行うことができる。２の待ち時
間にすると、パイプラインデータによって I/O 信号を
7.5ｎｓおきに発生させ、また新しいデータを 7.5ｎｓ
おきに出力パッド上に配置することが可能になる。３の
待ち時間にすると、 I/O 信号及び新しい出力データを
５ｎｓ間隔で発生させることができる。
つの回路１００が必要であり、３の待ち時間を達成する
ためには少なくとも３つの回路１００が並列に存在しな
ければならない。回路１００の数を増加させることによ
って、より多くの待ち時間を得ることもできる。１つの
特定実施例では、ユーザには本発明のパイプライン回路
によって１から３までの待ち時間仕様が与えられてい
る。図１の待ち時間舵取り回路１００の若干の面は、回
路の動作の説明を簡略化するために一般化されている。
さらなる詳細に関しては後の図面に基づいて説明する。
１つの特定実施例では、メモリデバイスからの I/O 信
号は、スタンバイ中は高レベル（以下単に、高というこ
とがある）である。従って、何れかのライン上の低信号
（以下単に、低ということがある）はデータの存在を表
す。これらの信号は一般に負データパルスであり、例え
ば２ｎｓ幅であることができる。１つの特定実施例で
は、 I/O 信号はメモリ読取りアクセス要求の後に約 1
0 ｎｓの非同期の遅れをもって生成される。しかしなが
ら、パイプライン方式を使用すると、メモリ要求はアク
セス時間より短い間隔で行うことができる。２の待ち時
間にすると、パイプラインデータによって I/O 信号を
7.5ｎｓおきに発生させ、また新しいデータを 7.5ｎｓ
おきに出力パッド上に配置することが可能になる。３の
待ち時間にすると、 I/O 信号及び新しい出力データを
５ｎｓ間隔で発生させることができる。
【００１２】１０２及び１０４で示すようなＰＭＯＳト
ランジスタの記号はゲートに小円を含んでいる。１１４
及び１１６で示すようなＮＭＯＳトランジスタの記号は
このような小円は含んでいない。ＰＭＯＳトランジスタ
１０２及び１０４のソースの上の短い水平線は、正の電
源ＶCCを表している。ＮＭＯＳトランジスタ１１４及び
１１６のソースは接地されている。I/O# もしくは I/O
ラインの何れかが低に移行すると、ＰＭＯＳトランジ
スタ１０２もしくは１０４がターンオンになる。この時
点に、データを受信するように可能化された１つの回路
１００内で PIPECNTDEL0 が低にされる（そして PIPEC
NTDEL1 及び PIPECNTDEL2 が他の回路内で高にな
る）。 I/O# もしくは I/O 上の低パルスは PIPECNTDE
L0 上の低レベル（先に低にリセットされている）と組
合わされてノード N01 もしくは N04 をセットさせる
（即ち、正の電源電圧ＶCCまで引上げられる）。ノード
N01 及び N04 は、本質的に１対のデータラッチから
なる。ノード N01 は受信された論理“１”によって高
にセットされ、ノード N04 は受信された論理“０”に
よって高にセットされる。PIPECNTDEL0 は、図７、
８、及び９に関連して後述するように回路１１０によっ
て作られる信号である。 PIPECNTDEL0 信号の発生のタ
イミングは、回路１１０によって制御される。一般的に
言えば、 PIPECNTDEL 信号は、 I/O ライン上に信号が
到着することに関連して発生するように時間決めされて
いる。比較的長い持続時間である PIPECNTDEL 信号は、
I/O 信号を発生させることができる窓を作る。対応す
る信号（例えば、 PIPECNTDEL1 及び 2）が、この図に
は示されていない対応回路枝路に供給される。どのデー
タを受信するには、どの PIPECNTDEL （０、１、もしく
は２）を動作可能にするのかの選択はサイクル毎に変化
し、選択された待ち時間（例えば、２、３、もしくはそ
れ以上）とカウンタ ( PIPECNT )の状態とに依存する。
この選択は、回路１１２によって制御される。回路１１
０及び１１２の詳細に関しては、図８を参照して後述す
る。これらの回路１１０及び１１２は一緒になって、デ
ータを受信するように動作可能にされた回路１００のノ
ード N01 もしくは N04 へ、 I/O# もしくは I/O ラ
インからの負データパルスを舵取りする。“舵取り”と
は、信号 PIPECNTDEL0 が低になった時に、もし信号
（例えば、負パルスの形状の）がライン I/O# 上に発生
して枝路０がデータを受信できるようになるものとすれ
ば、その信号がノード N01 へ舵取りされてそれを高に
セットし、一方他の回路１００内の対応するノードには
影響を与えないことを意味する。もしライン I/O 上に
負パルスが到着し、また信号 PIPECNTDEL0 が低にされ
ていれば、そのデータはノード N04 へ舵取りされてそ
れを高にセットする。もしライン I/O もしくは I/O#
の何れかに信号が到着し、そして信号 PIPECNTDEL0 が
低にされなければ（ PIPECNTDEL1 もしくは 2 が低に
されているので) そのデータは別の枝路へ舵取りされ、
ノード N01もしくは N04 は何れも変化しない。この機
能により、連続するサイクル中に単一の組の I/O ライ
ン上に到着する信号を、異なる枝路内の複数の異なるノ
ードへ舵取りすることが可能になり、パイプライン効果
が達成されるのである。
ランジスタの記号はゲートに小円を含んでいる。１１４
及び１１６で示すようなＮＭＯＳトランジスタの記号は
このような小円は含んでいない。ＰＭＯＳトランジスタ
１０２及び１０４のソースの上の短い水平線は、正の電
源ＶCCを表している。ＮＭＯＳトランジスタ１１４及び
１１６のソースは接地されている。I/O# もしくは I/O
ラインの何れかが低に移行すると、ＰＭＯＳトランジ
スタ１０２もしくは１０４がターンオンになる。この時
点に、データを受信するように可能化された１つの回路
１００内で PIPECNTDEL0 が低にされる（そして PIPEC
NTDEL1 及び PIPECNTDEL2 が他の回路内で高にな
る）。 I/O# もしくは I/O 上の低パルスは PIPECNTDE
L0 上の低レベル（先に低にリセットされている）と組
合わされてノード N01 もしくは N04 をセットさせる
（即ち、正の電源電圧ＶCCまで引上げられる）。ノード
N01 及び N04 は、本質的に１対のデータラッチから
なる。ノード N01 は受信された論理“１”によって高
にセットされ、ノード N04 は受信された論理“０”に
よって高にセットされる。PIPECNTDEL0 は、図７、
８、及び９に関連して後述するように回路１１０によっ
て作られる信号である。 PIPECNTDEL0 信号の発生のタ
イミングは、回路１１０によって制御される。一般的に
言えば、 PIPECNTDEL 信号は、 I/O ライン上に信号が
到着することに関連して発生するように時間決めされて
いる。比較的長い持続時間である PIPECNTDEL 信号は、
I/O 信号を発生させることができる窓を作る。対応す
る信号（例えば、 PIPECNTDEL1 及び 2）が、この図に
は示されていない対応回路枝路に供給される。どのデー
タを受信するには、どの PIPECNTDEL （０、１、もしく
は２）を動作可能にするのかの選択はサイクル毎に変化
し、選択された待ち時間（例えば、２、３、もしくはそ
れ以上）とカウンタ ( PIPECNT )の状態とに依存する。
この選択は、回路１１２によって制御される。回路１１
０及び１１２の詳細に関しては、図８を参照して後述す
る。これらの回路１１０及び１１２は一緒になって、デ
ータを受信するように動作可能にされた回路１００のノ
ード N01 もしくは N04 へ、 I/O# もしくは I/O ラ
インからの負データパルスを舵取りする。“舵取り”と
は、信号 PIPECNTDEL0 が低になった時に、もし信号
（例えば、負パルスの形状の）がライン I/O# 上に発生
して枝路０がデータを受信できるようになるものとすれ
ば、その信号がノード N01 へ舵取りされてそれを高に
セットし、一方他の回路１００内の対応するノードには
影響を与えないことを意味する。もしライン I/O 上に
負パルスが到着し、また信号 PIPECNTDEL0 が低にされ
ていれば、そのデータはノード N04 へ舵取りされてそ
れを高にセットする。もしライン I/O もしくは I/O#
の何れかに信号が到着し、そして信号 PIPECNTDEL0 が
低にされなければ（ PIPECNTDEL1 もしくは 2 が低に
されているので) そのデータは別の枝路へ舵取りされ、
ノード N01もしくは N04 は何れも変化しない。この機
能により、連続するサイクル中に単一の組の I/O ライ
ン上に到着する信号を、異なる枝路内の複数の異なるノ
ードへ舵取りすることが可能になり、パイプライン効果
が達成されるのである。
【００１３】特定のノード（例えば、図１のノード N01
もしくは N04）へ適切に舵取りされたデータは、適切
なクロック入力が到着するまで待機する。適切なクロッ
ク入力が到着すると、 PCNT0 が迅速に高に選択され
る。これにより、データは出力パッド１５０に伝播でき
るようになる。 PCNT0 は、本質的に、図７に基づいて
後述するカウンタによって生成される PIPECNT0 から導
出される。 PCNT0 信号は、カウント信号 PIPECNT0 が
高に選択され、且つ出力がこのサイクルに動作可能にさ
れている場合に限って高に選択される。１つの特定実施
例では、出力制御回路は出力をターンオフ（開回路）さ
せる機能を含み、それによってメモリ出力パッドは自由
に別の信号を持つことができる。この制御回路の詳細に
関しては図６及び１１を参照して後述する。PCNT0 が
選択されると、ＮＭＯＳトランジスタ１２６、１３４、
及び１４０がターンオンする。これは、何れかのノード
N01 もしくは N04 上の高“セット”レベルと組合わ
されて、出力パッドを高もしくは低にさせる。例えば、
もしPIPECNTDEL0 信号が低にされている時に負パルス
がライン I/O 上に到着すれば、トランジスタ１０４及
び１０８が同時にターンオンしてノード N04 を高にセ
ットする（両ノード N01 及び N04 は、先に低にリセ
ットされている）。ノード N04 は、ＮＭＯＳトランジ
スタ１２８のゲートに結合されている。ノードN04 が
高に移ると、トランジスタ１２８はターンオンする。ク
ロック入力を受信すると（この読取りサイクルを開始さ
せた入力の後に）、 PIPECNT0 及び PCNT0 が選択され
（出力が動作可能にされている）、ＮＭＯＳトランジス
タ１２６をターーンオンさせる。両トランジスタ１２８
及び１２６がターンオンすると、ＰＭＯＳトランジスタ
１３２及び１４２のゲートは接地に引下げられ、これら
のトランジスタをターンオンさせる。 PIPECNT0 が高に
選択されると PIPECNT1 は選択解除され低になる。詳細
は後述するが、これらの PIPECNT 信号は高速同期回り
込みカウンタによって生成される。任意の時点には信号
（ PIPECNT0-2 ）の１つだけが高に選択される。 PIPEC
NT1 が低であると、ＰＭＯＳトランジスタ１３０及び１
４４がターンオンする。両ＰＭＯＳトランジスタ１３０
及び１３２がターンオンすると、ノード PULLUP もＶCC
に引上げられ、ＰＭＯＳ出力トランジスタ１４６がター
ンオフする。従って出力パッド１５０は接地に引下げら
れる。この時点には、ノードＮＯ１は未だ低にリセット
されているから、ＮＭＯＳトランジスタ１３６及び１３
８はオフである。同様にして、もしデータがライン I/O
# に到着しても、ノード N01 はＰＭＯＳトランジスタ
１０２、１０６を通して高にセットされており、ノード
N04 は未だ低にリセットされている。この場合PCNT0
は高に選択され、ライン PULLUP 及び PULLDN はトラ
ンジスタ１４０、１３８、及び１３４、１３６を介して
接地に引下げられる。これはＰＭＯＳトランジスタ１４
６をターンオンさせ、ＮＭＯＳトランジスタ１４８をタ
ーンオフさせるので出力パッド１５０は高に引上げられ
る。
もしくは N04）へ適切に舵取りされたデータは、適切
なクロック入力が到着するまで待機する。適切なクロッ
ク入力が到着すると、 PCNT0 が迅速に高に選択され
る。これにより、データは出力パッド１５０に伝播でき
るようになる。 PCNT0 は、本質的に、図７に基づいて
後述するカウンタによって生成される PIPECNT0 から導
出される。 PCNT0 信号は、カウント信号 PIPECNT0 が
高に選択され、且つ出力がこのサイクルに動作可能にさ
れている場合に限って高に選択される。１つの特定実施
例では、出力制御回路は出力をターンオフ（開回路）さ
せる機能を含み、それによってメモリ出力パッドは自由
に別の信号を持つことができる。この制御回路の詳細に
関しては図６及び１１を参照して後述する。PCNT0 が
選択されると、ＮＭＯＳトランジスタ１２６、１３４、
及び１４０がターンオンする。これは、何れかのノード
N01 もしくは N04 上の高“セット”レベルと組合わ
されて、出力パッドを高もしくは低にさせる。例えば、
もしPIPECNTDEL0 信号が低にされている時に負パルス
がライン I/O 上に到着すれば、トランジスタ１０４及
び１０８が同時にターンオンしてノード N04 を高にセ
ットする（両ノード N01 及び N04 は、先に低にリセ
ットされている）。ノード N04 は、ＮＭＯＳトランジ
スタ１２８のゲートに結合されている。ノードN04 が
高に移ると、トランジスタ１２８はターンオンする。ク
ロック入力を受信すると（この読取りサイクルを開始さ
せた入力の後に）、 PIPECNT0 及び PCNT0 が選択され
（出力が動作可能にされている）、ＮＭＯＳトランジス
タ１２６をターーンオンさせる。両トランジスタ１２８
及び１２６がターンオンすると、ＰＭＯＳトランジスタ
１３２及び１４２のゲートは接地に引下げられ、これら
のトランジスタをターンオンさせる。 PIPECNT0 が高に
選択されると PIPECNT1 は選択解除され低になる。詳細
は後述するが、これらの PIPECNT 信号は高速同期回り
込みカウンタによって生成される。任意の時点には信号
（ PIPECNT0-2 ）の１つだけが高に選択される。 PIPEC
NT1 が低であると、ＰＭＯＳトランジスタ１３０及び１
４４がターンオンする。両ＰＭＯＳトランジスタ１３０
及び１３２がターンオンすると、ノード PULLUP もＶCC
に引上げられ、ＰＭＯＳ出力トランジスタ１４６がター
ンオフする。従って出力パッド１５０は接地に引下げら
れる。この時点には、ノードＮＯ１は未だ低にリセット
されているから、ＮＭＯＳトランジスタ１３６及び１３
８はオフである。同様にして、もしデータがライン I/O
# に到着しても、ノード N01 はＰＭＯＳトランジスタ
１０２、１０６を通して高にセットされており、ノード
N04 は未だ低にリセットされている。この場合PCNT0
は高に選択され、ライン PULLUP 及び PULLDN はトラ
ンジスタ１４０、１３８、及び１３４、１３６を介して
接地に引下げられる。これはＰＭＯＳトランジスタ１４
６をターンオンさせ、ＮＭＯＳトランジスタ１４８をタ
ーンオフさせるので出力パッド１５０は高に引上げられ
る。
【００１４】システムを通る信号の伝播が高速であるた
めに、潜在的にライン PULLUP 及びPULLDN は出力にグ
リッチを生じ易い。出力のグリッチを回避するために、
幾つかの機能が設けられている。第１に、次のクロック
入力を受信した結果として現在の PIPECNT（出力）サイ
クルが完了すると、直ちに、次のパイプカウント PIPEC
NT1 が迅速に高に選択されるので、ＰＭＯＳトランジス
タ１３０及び１４４が非導電にされる。またこの時点に
は、ＮＭＯＳトランジスタ１２６、１３４、及び１４０
は、 PCNT0 が選択されずに低であることによってター
ンオフにされている。ＮＭＯＳトランジスタ１３４、１
４０、及びＰＭＯＳトランジスタ１３０、１４４が全て
オフであると、この特定の枝路は最早 PULLUP または P
ULLDN の状態には影響しなくなる。その結果 PULLUP 及
び PULLDN は、次の選択された枝路（もしくは出力不能
化回路によって）新しい電圧に駆動されるまで、それら
の現在の電圧に留まる。もし、現枝路の選択解除と、次
の枝路の選択とが同時に行われても、データは未だノー
ド N01 もしくは N04 に対応する次の枝路のノード
（例えば枝路１のノード N02 及び N05）に到着してお
らず、出力にはグリッチは発生しない。それどころか、
次の枝路が選択されても何も起こらない。データが次の
枝路のノード N02 もしくは N05 へ最終的に到着して
セットした場合に限って、ノード PULLUP または PULLD
N が電圧を変化させる。従って次のデータが出力として
使用可能になるまで、出力は高、低、もしくは開回路に
留まる。もし次のデータが現在のデータと同一のデータ
であれば、ノード PULLUP 及び PULLDN は電圧を変化さ
せず、従って、たとえそのデータが使用可能になる前に
次の PIPECOUNT がそのデータを選択したとしても、出
力にグリッチを生じることはない。
めに、潜在的にライン PULLUP 及びPULLDN は出力にグ
リッチを生じ易い。出力のグリッチを回避するために、
幾つかの機能が設けられている。第１に、次のクロック
入力を受信した結果として現在の PIPECNT（出力）サイ
クルが完了すると、直ちに、次のパイプカウント PIPEC
NT1 が迅速に高に選択されるので、ＰＭＯＳトランジス
タ１３０及び１４４が非導電にされる。またこの時点に
は、ＮＭＯＳトランジスタ１２６、１３４、及び１４０
は、 PCNT0 が選択されずに低であることによってター
ンオフにされている。ＮＭＯＳトランジスタ１３４、１
４０、及びＰＭＯＳトランジスタ１３０、１４４が全て
オフであると、この特定の枝路は最早 PULLUP または P
ULLDN の状態には影響しなくなる。その結果 PULLUP 及
び PULLDN は、次の選択された枝路（もしくは出力不能
化回路によって）新しい電圧に駆動されるまで、それら
の現在の電圧に留まる。もし、現枝路の選択解除と、次
の枝路の選択とが同時に行われても、データは未だノー
ド N01 もしくは N04 に対応する次の枝路のノード
（例えば枝路１のノード N02 及び N05）に到着してお
らず、出力にはグリッチは発生しない。それどころか、
次の枝路が選択されても何も起こらない。データが次の
枝路のノード N02 もしくは N05 へ最終的に到着して
セットした場合に限って、ノード PULLUP または PULLD
N が電圧を変化させる。従って次のデータが出力として
使用可能になるまで、出力は高、低、もしくは開回路に
留まる。もし次のデータが現在のデータと同一のデータ
であれば、ノード PULLUP 及び PULLDN は電圧を変化さ
せず、従って、たとえそのデータが使用可能になる前に
次の PIPECOUNT がそのデータを選択したとしても、出
力にグリッチを生じることはない。
【００１５】当業者ならば理解しているように、 PULLD
N の立ち下がりよりも PULLUP の立ち上がりが速くなる
ように設計し、ＮＭＯＳトランジスタ１４８がターンオ
ンするよりも速くＰＭＯＳトランジスタ１４６をターン
オフさせることができる。同様に、 PULLUP の立ち下が
りよりも PULLDN の立ち上がりが速くなるように設計
し、ＰＭＯＳトランジスタ１４６がターンオンするより
も速くＮＭＯＳトランジスタ１４８をターンオフさせる
ことができる。これにより電力消費が節約されることに
なる。ノード N01 及び N04 に有効信号が確実に配置
されるように、 RESET0 信号も使用される。１つの特定
実施例では、枝路０（ PIPECNT0 によって出力データに
選択された枝路）の場合、この信号は PIPECNT1 信号が
高に選択されるサイクル（即ち、 PIPECNT0 が出力デー
タに選択されたサイクルの直後のサイクル）の始まりに
正パルスとして選択される。 RESET0 信号は、ＮＭＯＳ
トランジスタ１１４及び１１６のゲートに印加される。
正のパルスとして信号が印加されるとノード N01 及び
N04 は接地され、これらのノードはデータを使用する
ことができない状態にリセットされる。またこの信号は
インバータ１２０によって反転され、インバータ１２０
の出力はＰＭＯＳトランジスタ１２４をターンオンさせ
てＰＭＯＳトランジスタ１３２及び１４２のゲートを高
にリセットし、これもまたデータが使用できないことを
表す状態にする。これらの各ノードが適切にリセットさ
れると、回路は I/O もしくは I/O# 上に負パルスの形
状の新しいデータを受信する準備が整い、次の時点に P
IPECNTDEL0 が再びデータを枝路０へ舵取りする。この
新しいデータは、次の時点に PIPECNT0 が高に選択され
ると出力される。リセットパルスのタイミングは、 I/O
D しくは I/O# 上の新しいデータがPIPECNTDEL0 に
よってこの特定枝路（枝路０）に舵取りされる前に終了
していなければならないことに注目されたい。本発明の
１つの特定実施例では、待ち時間が３にセットされてい
る場合は、新しいデータがあるノードに到着する前に R
ESET パルスを開始及び停止させるための 10 ｎｓの窓
が存在する。この時間は、クロックサイクル時間とは無
関係である。待ち時間が２の場合は、長めの時間を使用
することができる。当業者ならば、この窓内で RESET
パルスのタイミングを調整することが可能であろう。
N の立ち下がりよりも PULLUP の立ち上がりが速くなる
ように設計し、ＮＭＯＳトランジスタ１４８がターンオ
ンするよりも速くＰＭＯＳトランジスタ１４６をターン
オフさせることができる。同様に、 PULLUP の立ち下が
りよりも PULLDN の立ち上がりが速くなるように設計
し、ＰＭＯＳトランジスタ１４６がターンオンするより
も速くＮＭＯＳトランジスタ１４８をターンオフさせる
ことができる。これにより電力消費が節約されることに
なる。ノード N01 及び N04 に有効信号が確実に配置
されるように、 RESET0 信号も使用される。１つの特定
実施例では、枝路０（ PIPECNT0 によって出力データに
選択された枝路）の場合、この信号は PIPECNT1 信号が
高に選択されるサイクル（即ち、 PIPECNT0 が出力デー
タに選択されたサイクルの直後のサイクル）の始まりに
正パルスとして選択される。 RESET0 信号は、ＮＭＯＳ
トランジスタ１１４及び１１６のゲートに印加される。
正のパルスとして信号が印加されるとノード N01 及び
N04 は接地され、これらのノードはデータを使用する
ことができない状態にリセットされる。またこの信号は
インバータ１２０によって反転され、インバータ１２０
の出力はＰＭＯＳトランジスタ１２４をターンオンさせ
てＰＭＯＳトランジスタ１３２及び１４２のゲートを高
にリセットし、これもまたデータが使用できないことを
表す状態にする。これらの各ノードが適切にリセットさ
れると、回路は I/O もしくは I/O# 上に負パルスの形
状の新しいデータを受信する準備が整い、次の時点に P
IPECNTDEL0 が再びデータを枝路０へ舵取りする。この
新しいデータは、次の時点に PIPECNT0 が高に選択され
ると出力される。リセットパルスのタイミングは、 I/O
D しくは I/O# 上の新しいデータがPIPECNTDEL0 に
よってこの特定枝路（枝路０）に舵取りされる前に終了
していなければならないことに注目されたい。本発明の
１つの特定実施例では、待ち時間が３にセットされてい
る場合は、新しいデータがあるノードに到着する前に R
ESET パルスを開始及び停止させるための 10 ｎｓの窓
が存在する。この時間は、クロックサイクル時間とは無
関係である。待ち時間が２の場合は、長めの時間を使用
することができる。当業者ならば、この窓内で RESET
パルスのタイミングを調整することが可能であろう。
【００１６】回路１００はある程度簡略化されている
が、本発明の幾つかの面は示されている。第１に、 I/O
もしくは I/O# 信号が現れる時点に PIPECNTDEL0 信
号が低にされていない限り I/O ライン上に提示される
信号はノード N01 もしくは N04 へ伝播（舵取り）し
ない。 I/O 信号は短い間隔（若干の実施例では５ｎｓ
のような）で発生する例えば２ｎｓ幅のパルスであり得
るから、 PIPECNTDEL0信号は適切なタイミングが必要で
ある。このタイミングは、遅延回路１１０を使用して調
整される。任意のサイクル中にどの PIPECNTDEL 信号を
発生させるかの選択は、読取り要求が開始された時点の
PIPECNT カウンタの状態と、選択されている待ち時間
とによって決定される。データがノード N01 もしくは
N04 を高にセットすると、 PCNT0 が選択された時に
限って（これは PIPECNTDEL0が選択された時、そして出
力可能化回路１１８によってデータ出力が可能にされた
時に限って発生する）そのデータが出力として選択され
る。即ち、ノード N01 もしくは N04 からのデータ
は、ある数のクロックの後に PCNT0 信号が選択される
まで出力パッド１５０上に配置されることはない。この
ゲーティング効果はデータのパイプライン化制御に使用
される。図１の回路１００と同じ枝路をＮ個使用するこ
とによって、２からＮまでのどのような深さのデータパ
イプラインをも形成することができる。
が、本発明の幾つかの面は示されている。第１に、 I/O
もしくは I/O# 信号が現れる時点に PIPECNTDEL0 信
号が低にされていない限り I/O ライン上に提示される
信号はノード N01 もしくは N04 へ伝播（舵取り）し
ない。 I/O 信号は短い間隔（若干の実施例では５ｎｓ
のような）で発生する例えば２ｎｓ幅のパルスであり得
るから、 PIPECNTDEL0信号は適切なタイミングが必要で
ある。このタイミングは、遅延回路１１０を使用して調
整される。任意のサイクル中にどの PIPECNTDEL 信号を
発生させるかの選択は、読取り要求が開始された時点の
PIPECNT カウンタの状態と、選択されている待ち時間
とによって決定される。データがノード N01 もしくは
N04 を高にセットすると、 PCNT0 が選択された時に
限って（これは PIPECNTDEL0が選択された時、そして出
力可能化回路１１８によってデータ出力が可能にされた
時に限って発生する）そのデータが出力として選択され
る。即ち、ノード N01 もしくは N04 からのデータ
は、ある数のクロックの後に PCNT0 信号が選択される
まで出力パッド１５０上に配置されることはない。この
ゲーティング効果はデータのパイプライン化制御に使用
される。図１の回路１００と同じ枝路をＮ個使用するこ
とによって、２からＮまでのどのような深さのデータパ
イプラインをも形成することができる。
【００１７】図２に、本発明による舵取り回路２００の
１つの特定実施例を示す。同一の３つの枝路を有するこ
の回路は、２もしくは３の待ち時間を支援する。１の待
ち時間は、以下に説明する分離した回路によって達成さ
れる。３つの各枝路の殆どの部分は図１に示す回路１０
０と同一である。当業者ならば、より多数の枝路を使用
することによってより大きい待ち時間を実現できよう。
遅延回路１１０、待ち時間選択回路１１２、出力可能化
（制御）回路１１８、及び出力トランジスタ１４６及び
１４８のような図１に含まれる若干の機能は図２には示
されていない。それよりも、これらの機能の特定実施例
を以下に説明する。図１に示されていない本発明の１つ
の特定実施例の幾つかの機能が図２に示されている。即
ち、各記憶ノード N01 - N06 は、１対のインバータで
形成されているラッチ２６２Ａ−Ｃ、２６０Ａ−Ｃを含
む。これらのラッチは、システムが漏洩電流に配慮を要
するような低周波数で動作している場合でも、これらの
各ノードに情報を保持するために使用されているのであ
る。これらは、これらがそれぞれのリセットパルスによ
って、もしくは I/O または I/O# 上の新しいデータに
よってオーバパワーされる( overpowered ) 得るように
十分に高いインピーダンスを有し、しかもそれぞれのノ
ード上のどのような漏洩電流をも打破するように十分に
低いインピーダンスを有するように形成されている。本
明細書を通して言及される同じようなラッチもそれぞれ
の入力信号によってオーバパワーされる。これらのノー
ドにラッチを設けることによって、極めて低い周波数で
の動作が支援される。付加的なＰＭＯＳラッチ２６４Ａ
−Ｃがノード N013 - N015 を高に保持するように位置
決めされている。これらのノードが高にセットされる
と、ラッチ２６４Ａ−Ｃは信号に変化が発生するまで高
レベルを維持する。ノード N013 - N015 は、それぞれ
の RESET 信号が印加されるとＰＭＯＳトランジスタ２
２４Ａ−Ｃによって高にリセットされる。 RESET 機能
はライン PULLUP もしくは PULLDN 上の信号をリセット
しないことに注目されたい。これらの信号は新しい出力
データによって置換されるまで保持される。これは、グ
リッチのない出力を確実にするのを援助する。例えば、
第１のサイクルにおいて I/O# からの負データパルスが
トランジスタ２０２Ａのゲートに印加され、トランジス
タ２０６Ａを通して枝路０の記憶ノード N01 へ舵取り
され、 PCNT0 が高に選択された時に PULLUP 及び PUL
LDN を接地に引下げるものとしよう。もし次のサイクル
にデータが再びライン I/O# 上に現れれば、それは枝路
１のノード N02 へ舵取りされてそれを高にセットす
る。これにより（信号 PCNT1 が選択されると) トラン
ジスタ２３６Ｂ、２３８Ｂがライン PULLUP 及び PULLD
N を接地に引下げる。しかしながら、これらのラインは
既に接地電位にあるから、最終データ出力は高に留ま
る。たとえデータが到着してノード N02 を高にセット
する前に PCNT1が選択されたとしても、そのようにな
る。
１つの特定実施例を示す。同一の３つの枝路を有するこ
の回路は、２もしくは３の待ち時間を支援する。１の待
ち時間は、以下に説明する分離した回路によって達成さ
れる。３つの各枝路の殆どの部分は図１に示す回路１０
０と同一である。当業者ならば、より多数の枝路を使用
することによってより大きい待ち時間を実現できよう。
遅延回路１１０、待ち時間選択回路１１２、出力可能化
（制御）回路１１８、及び出力トランジスタ１４６及び
１４８のような図１に含まれる若干の機能は図２には示
されていない。それよりも、これらの機能の特定実施例
を以下に説明する。図１に示されていない本発明の１つ
の特定実施例の幾つかの機能が図２に示されている。即
ち、各記憶ノード N01 - N06 は、１対のインバータで
形成されているラッチ２６２Ａ−Ｃ、２６０Ａ−Ｃを含
む。これらのラッチは、システムが漏洩電流に配慮を要
するような低周波数で動作している場合でも、これらの
各ノードに情報を保持するために使用されているのであ
る。これらは、これらがそれぞれのリセットパルスによ
って、もしくは I/O または I/O# 上の新しいデータに
よってオーバパワーされる( overpowered ) 得るように
十分に高いインピーダンスを有し、しかもそれぞれのノ
ード上のどのような漏洩電流をも打破するように十分に
低いインピーダンスを有するように形成されている。本
明細書を通して言及される同じようなラッチもそれぞれ
の入力信号によってオーバパワーされる。これらのノー
ドにラッチを設けることによって、極めて低い周波数で
の動作が支援される。付加的なＰＭＯＳラッチ２６４Ａ
−Ｃがノード N013 - N015 を高に保持するように位置
決めされている。これらのノードが高にセットされる
と、ラッチ２６４Ａ−Ｃは信号に変化が発生するまで高
レベルを維持する。ノード N013 - N015 は、それぞれ
の RESET 信号が印加されるとＰＭＯＳトランジスタ２
２４Ａ−Ｃによって高にリセットされる。 RESET 機能
はライン PULLUP もしくは PULLDN 上の信号をリセット
しないことに注目されたい。これらの信号は新しい出力
データによって置換されるまで保持される。これは、グ
リッチのない出力を確実にするのを援助する。例えば、
第１のサイクルにおいて I/O# からの負データパルスが
トランジスタ２０２Ａのゲートに印加され、トランジス
タ２０６Ａを通して枝路０の記憶ノード N01 へ舵取り
され、 PCNT0 が高に選択された時に PULLUP 及び PUL
LDN を接地に引下げるものとしよう。もし次のサイクル
にデータが再びライン I/O# 上に現れれば、それは枝路
１のノード N02 へ舵取りされてそれを高にセットす
る。これにより（信号 PCNT1 が選択されると) トラン
ジスタ２３６Ｂ、２３８Ｂがライン PULLUP 及び PULLD
N を接地に引下げる。しかしながら、これらのラインは
既に接地電位にあるから、最終データ出力は高に留ま
る。たとえデータが到着してノード N02 を高にセット
する前に PCNT1が選択されたとしても、そのようにな
る。
【００１８】PULLUP 及び PULLDN を枝路１からの出力
サイクルの間高に引上げる必要がある場合（即ち、デー
タが真の I/O ライン上に到来し、そしてノード N05
を高にセットするように舵取りされている）、 PIPECNT
1 及び PCNT1 が選択されるとノード N014 は接地に引
下げられる。ＰＭＯＳトランジスタ２３０Ｂ及び２４４
Ｂはオンであるから、これにより PULLUP 及び PULLDN
は高に引上げられる。PIPECNT1 が高に選択されている
場合には PIPECNT2 は選択されずに常に低であるため
に、これらのトランジスタはオンなのである。更に、各
PIPECNT サイクルの終わりは、先に選択されたＰＭＯ
Ｓトランジスタ２３０、２４４、及び先に選択されたＮ
ＭＯＳトランジスタ２２６、２３４、及び２４０がター
ンオフするためにライン PULLUP 及び PULLDN が分離さ
れることによって完了する。これらのトランジスタは、
例えば PIPECNT2 が高に選択されて枝路１が選択されな
くなると PIPECNT1 が選択解除されて低になるために、
同時にターンオフする。あるサイクルの終わりに PULLU
P 及び PULLDN が１つの枝路から分離されると、これら
のノードは次の枝路によって供給される新しいデータを
直ちに引き受けることができるようになる。
サイクルの間高に引上げる必要がある場合（即ち、デー
タが真の I/O ライン上に到来し、そしてノード N05
を高にセットするように舵取りされている）、 PIPECNT
1 及び PCNT1 が選択されるとノード N014 は接地に引
下げられる。ＰＭＯＳトランジスタ２３０Ｂ及び２４４
Ｂはオンであるから、これにより PULLUP 及び PULLDN
は高に引上げられる。PIPECNT1 が高に選択されている
場合には PIPECNT2 は選択されずに常に低であるため
に、これらのトランジスタはオンなのである。更に、各
PIPECNT サイクルの終わりは、先に選択されたＰＭＯ
Ｓトランジスタ２３０、２４４、及び先に選択されたＮ
ＭＯＳトランジスタ２２６、２３４、及び２４０がター
ンオフするためにライン PULLUP 及び PULLDN が分離さ
れることによって完了する。これらのトランジスタは、
例えば PIPECNT2 が高に選択されて枝路１が選択されな
くなると PIPECNT1 が選択解除されて低になるために、
同時にターンオフする。あるサイクルの終わりに PULLU
P 及び PULLDN が１つの枝路から分離されると、これら
のノードは次の枝路によって供給される新しいデータを
直ちに引き受けることができるようになる。
【００１９】たとえ新しいデータが到着する前にそれが
要求されたとしても、この回路がグリッチを伴わずに
（しかしながら、遅れて）サイクルからサイクルへ移行
することに注目されたい。再度、読取りサイクルの開始
から I/O もしくは I/O# 上に負パルスが生成するまで
の非同期の遅れが 10 ｎｓであるものとする。この例で
は、データは枝路０へ舵取りされる。また、読取り待ち
時間が２であるものとする。即ち、当該読取りサイクル
を開始させたクロックに続く最初のクロックを受信する
と、そのデータが出力として選択されるものとする。も
しクロックサイクル時間が 10 ｎｓより長ければ、デー
タはそれが出力として選択される前にメモリを通して非
同期的に伝播している。即ち、ノード N01 もしくは N
04 は PCNT0 が高に選択される前に高にセットされて
いる。次の外部クロックを受信すると直ちに PCNT0（も
しくは後続サイクルの場合には PCNT1 または PCNT2）
は高に選択され、上述したように新しいデータが出力に
現れる。一方、もしサイクル時間が 10 ｎｓより短けれ
ば、データはそれが使用可能になる前に要求されること
になる。即ち、未だに低状態にリセットされているノー
ド N01 もしくはノード N04 の何れかが高にセットさ
れる前に PIPECNT0 が高に選択される。この場合次のク
ロックによって PIPECNT0 が選択されても、非同期的に
伝播するデータが到着するまでは出力に変化は生じな
い。即ち、新しいデータが到着するまでは、ノード PUL
LUP 及び PULLDN はそれらの先行状態に留まり、出力は
その先行状態即ち高、低、もしくは開回路に留まる。
要求されたとしても、この回路がグリッチを伴わずに
（しかしながら、遅れて）サイクルからサイクルへ移行
することに注目されたい。再度、読取りサイクルの開始
から I/O もしくは I/O# 上に負パルスが生成するまで
の非同期の遅れが 10 ｎｓであるものとする。この例で
は、データは枝路０へ舵取りされる。また、読取り待ち
時間が２であるものとする。即ち、当該読取りサイクル
を開始させたクロックに続く最初のクロックを受信する
と、そのデータが出力として選択されるものとする。も
しクロックサイクル時間が 10 ｎｓより長ければ、デー
タはそれが出力として選択される前にメモリを通して非
同期的に伝播している。即ち、ノード N01 もしくは N
04 は PCNT0 が高に選択される前に高にセットされて
いる。次の外部クロックを受信すると直ちに PCNT0（も
しくは後続サイクルの場合には PCNT1 または PCNT2）
は高に選択され、上述したように新しいデータが出力に
現れる。一方、もしサイクル時間が 10 ｎｓより短けれ
ば、データはそれが使用可能になる前に要求されること
になる。即ち、未だに低状態にリセットされているノー
ド N01 もしくはノード N04 の何れかが高にセットさ
れる前に PIPECNT0 が高に選択される。この場合次のク
ロックによって PIPECNT0 が選択されても、非同期的に
伝播するデータが到着するまでは出力に変化は生じな
い。即ち、新しいデータが到着するまでは、ノード PUL
LUP 及び PULLDN はそれらの先行状態に留まり、出力は
その先行状態即ち高、低、もしくは開回路に留まる。
【００２０】さて、 I/O もしくは I/O# に負データパ
ルスが最後に発生すると、ノード N04 もしくは N01
は高にセットされ、この新しいデータは PIPECNT0 が未
だに高に選択されているので直ちに出力へ伝播する。こ
の場合も、もし新しいデータが古いデータと同一であれ
ば、出力はグリッチを生ずることなく安定に維持され
る。またもし出力が切り替わるものとすれば、出力はそ
れに置換される新しいデータが使用可能になるまで、先
行データを有効に保持する。この出力の状態は、次の２
つの条件が満たされるまで変化しない。即ち、データが
メモリを通して非同期的に伝播して出力において使用可
能になったこと、及び適切なクロックが受信されてこの
データを出力として選択することである。どちらが先に
発生するかは問題ではない。しかしながら、もし次のク
ロックで PIPECNT が進められデータを出力として選択
しようとした時に、メモリを通って非同期的に伝播する
そのデータが未だに使用できなければ、クロックからの
アクセス時間が増加する。異なる待ち時間における回路
２００の動作を以下に説明する。再度、データがメモリ
を通して非同期的に伝播してノード N01 もしくは N04
の何れかを高にセットするのに 10 ｎｓを要するもの
とする。また、例えばノード N04 もしくは N01 が高
にセットされ、 PIPECNT0 が高に選択されてから出力が
有効になるまでに５ｎｓを要するものとする。図３に２
の待ち時間のためのタイミング図を示してある。この例
では、データ要求はほぼ 11 ｎｓおきに行われる。図３
は、出力信号が図２の回路２００の単一の枝路を通って
伝播するのに必要な信号の相互作用を示している。即ち
データは PIPECNTDEL0 によって舵取りされてノードN0
1 もしくはノード N04 の何れか（負データパルスが
I/O# もしくは I/Oの何れに発生するかに依存する）を
高にセットするように示されている。 PIPECNT0 及び P
CNT0 によって選択されるこの枝路を、枝路０と呼ぶ。
矢印は信号間の関係（例えば、１つの信号の立ち上がり
縁もしくは立ち下がり縁が第２の信号の移行をもたらす
ような）を示している。図１１に関して後述するよう
に、 PCNT 信号は通常は関連 PIPECNT 信号と等価であ
る。出力が動作不能にされた時に限って、それらは異な
るのである。従って、この説明では PIPECNT 信号に注
目する。
ルスが最後に発生すると、ノード N04 もしくは N01
は高にセットされ、この新しいデータは PIPECNT0 が未
だに高に選択されているので直ちに出力へ伝播する。こ
の場合も、もし新しいデータが古いデータと同一であれ
ば、出力はグリッチを生ずることなく安定に維持され
る。またもし出力が切り替わるものとすれば、出力はそ
れに置換される新しいデータが使用可能になるまで、先
行データを有効に保持する。この出力の状態は、次の２
つの条件が満たされるまで変化しない。即ち、データが
メモリを通して非同期的に伝播して出力において使用可
能になったこと、及び適切なクロックが受信されてこの
データを出力として選択することである。どちらが先に
発生するかは問題ではない。しかしながら、もし次のク
ロックで PIPECNT が進められデータを出力として選択
しようとした時に、メモリを通って非同期的に伝播する
そのデータが未だに使用できなければ、クロックからの
アクセス時間が増加する。異なる待ち時間における回路
２００の動作を以下に説明する。再度、データがメモリ
を通して非同期的に伝播してノード N01 もしくは N04
の何れかを高にセットするのに 10 ｎｓを要するもの
とする。また、例えばノード N04 もしくは N01 が高
にセットされ、 PIPECNT0 が高に選択されてから出力が
有効になるまでに５ｎｓを要するものとする。図３に２
の待ち時間のためのタイミング図を示してある。この例
では、データ要求はほぼ 11 ｎｓおきに行われる。図３
は、出力信号が図２の回路２００の単一の枝路を通って
伝播するのに必要な信号の相互作用を示している。即ち
データは PIPECNTDEL0 によって舵取りされてノードN0
1 もしくはノード N04 の何れか（負データパルスが
I/O# もしくは I/Oの何れに発生するかに依存する）を
高にセットするように示されている。 PIPECNT0 及び P
CNT0 によって選択されるこの枝路を、枝路０と呼ぶ。
矢印は信号間の関係（例えば、１つの信号の立ち上がり
縁もしくは立ち下がり縁が第２の信号の移行をもたらす
ような）を示している。図１１に関して後述するよう
に、 PCNT 信号は通常は関連 PIPECNT 信号と等価であ
る。出力が動作不能にされた時に限って、それらは異な
るのである。従って、この説明では PIPECNT 信号に注
目する。
【００２１】図３に示すように、任意の時点には信号 P
IPECNT0-2 の１つだけが選択（高に）される。全てのク
ロックサイクルの立ち上がり縁が、信号間の移行をトリ
ガする。例えば、もし PIPECNT0 が高であれば、クロッ
クの次の立ち上がり縁によって PIPECNT1 が高になり、
PIPECNT0 は低になる。またクロック信号の立ち上がり
縁は RESET 信号をも駆動する。１つの特定実施例で
は、 RESET0 信号は PIPECNT1 の立ち上がり縁によって
トリガされ、枝路０のノード N01 及び N04 を低にリ
セットし、ノード N013 を高にリセットする。同様に、
PIPECNT2 の立ち上がり縁は RESET2 信号を生成させ
る。これらの信号の生成とタイミングに関しては図１０
を参照して後述する。メモリ読取りアクセス要求は便宜
上クロック０と呼び、また開始読取りサイクルとも呼ぶ
特定のクロックで行われる。このサイクルは、要求が開
始された時点からほぼ 10 ｎｓの非同期伝播遅延の後
に、メモリから信号を負パルスとして I/O もしくは I
/O# の何れかの上に出力させる。図３に示す例では、開
始読取りサイクルは、 PIPECNT2 の立ち上がりを生じさ
せるサイクルに発生する。これはその後に別のクロック
を受信したか否かには無関係に、読取りサイクルの開始
後のある時点に PIPECNTDEL0 を低にさせる（ PIPECNT
DEL1 ではなく PIPECNTDEL0 が発生するように選択し
たのは、後述するよに２の待ち時間を選択した結果であ
る）。１つの特定実施例のこの例の場合、 PIPECNTDEL0
はクロック０で読取りサイクルが開始されてから 8.5
ｓ後に低にされる。従って、クロック周波数には無関係
にこのデータは枝路０へ舵取りされ、ノード N01 もし
くは N04 の何れか（信号が I/O# に発生するのか、も
しくは I/O に発生するのかに依存する）を高にセット
する。 PIPECNTDEL0 信号は PIPECNT2 信号が選択され
た後の指定された時点に、より詳しくはデータパルスが
I/O もしくは I/O# に到着する直前に出現する。現在
の PIPECNTDEL 信号（ここでは PIPECNTDEL0）によって
限定される窓の間に I/O 信号が到着するように十分な
余裕が設けてある。この余裕によって、温度、電力その
他の影響によって生じる信号タイミングの変動を受け入
れることができる。 PIPECNTDEL 信号の生成及びタイミ
ングの詳細に関しては図８に基づいて後述する。
IPECNT0-2 の１つだけが選択（高に）される。全てのク
ロックサイクルの立ち上がり縁が、信号間の移行をトリ
ガする。例えば、もし PIPECNT0 が高であれば、クロッ
クの次の立ち上がり縁によって PIPECNT1 が高になり、
PIPECNT0 は低になる。またクロック信号の立ち上がり
縁は RESET 信号をも駆動する。１つの特定実施例で
は、 RESET0 信号は PIPECNT1 の立ち上がり縁によって
トリガされ、枝路０のノード N01 及び N04 を低にリ
セットし、ノード N013 を高にリセットする。同様に、
PIPECNT2 の立ち上がり縁は RESET2 信号を生成させ
る。これらの信号の生成とタイミングに関しては図１０
を参照して後述する。メモリ読取りアクセス要求は便宜
上クロック０と呼び、また開始読取りサイクルとも呼ぶ
特定のクロックで行われる。このサイクルは、要求が開
始された時点からほぼ 10 ｎｓの非同期伝播遅延の後
に、メモリから信号を負パルスとして I/O もしくは I
/O# の何れかの上に出力させる。図３に示す例では、開
始読取りサイクルは、 PIPECNT2 の立ち上がりを生じさ
せるサイクルに発生する。これはその後に別のクロック
を受信したか否かには無関係に、読取りサイクルの開始
後のある時点に PIPECNTDEL0 を低にさせる（ PIPECNT
DEL1 ではなく PIPECNTDEL0 が発生するように選択し
たのは、後述するよに２の待ち時間を選択した結果であ
る）。１つの特定実施例のこの例の場合、 PIPECNTDEL0
はクロック０で読取りサイクルが開始されてから 8.5
ｓ後に低にされる。従って、クロック周波数には無関係
にこのデータは枝路０へ舵取りされ、ノード N01 もし
くは N04 の何れか（信号が I/O# に発生するのか、も
しくは I/O に発生するのかに依存する）を高にセット
する。 PIPECNTDEL0 信号は PIPECNT2 信号が選択され
た後の指定された時点に、より詳しくはデータパルスが
I/O もしくは I/O# に到着する直前に出現する。現在
の PIPECNTDEL 信号（ここでは PIPECNTDEL0）によって
限定される窓の間に I/O 信号が到着するように十分な
余裕が設けてある。この余裕によって、温度、電力その
他の影響によって生じる信号タイミングの変動を受け入
れることができる。 PIPECNTDEL 信号の生成及びタイミ
ングの詳細に関しては図８に基づいて後述する。
【００２２】この読取りサイクルに関連する負の I/O
データパルスは PIPECNTDEL0 信号が低にされている間
に発生するので、データは枝路０内のあるノード（即
ち、ノード N01 もしくは N04 ）へ舵取りされる。負
パルスの舵取りによってノードN01 もしくは N04
は、そのリセットされた低状態から高へセットされる。
そのノードは後刻（例えば、そのデータを読出したサイ
クルが完了した後に） RESET0 パルスによってリセット
されるまで高に留まる（１実施例では、ラッチによっ
て）。次の外部クロック入力（クロック１）を受信する
と、次のパイプカウント（ PIPECNT0 ）が可能な限り急
速に高に選択され、先に選択されていたパイプカウント
（ PIPECNT2 ）は選択解除されて急速に低になる。これ
は新しい枝路を選択し、先に選択されていた枝路を切り
離す。 PIPECNT0 が高に選択されると、トランジスタ２
３４Ａ、２２６Ａ、及び２４０Ａはターンオンし、もし
ノード N04 が高にセットされるか、もしくはノード N
01 が高にセットされれば、ノード PULLUP 及び PULLD
N は高に引上げられる。次いでこれらの信号は、メモリ
デバイスの出力パッド１５０へ伝播する。I/O ライン
上に到着する次のデータは、カウンタがインクリメント
され PIPECNTDEL1 信号が低にされているために、枝路
１のノード N02 もしくは N05に現れる。このデータ
は、クロック２の直後に PIPECNT1 が選択されると、ラ
イン PULLUP 及び PULLDN を駆動する。１サイクル後、
I/O ラインに印加されるデータは、信号 PIPECNTDEL2
が負になって現れることによって枝路２ののＮＯ３も
しくはＮＯ６へ舵取りされる。クロック３を受信して信
号 PIPECNT2 が選択されると、ライン PULLUP 及び PUL
LDN は再度新しいデータを受信する。このプロセスは、
枝路０、１、２、０、１、２、０、等々へのデータの舵
取り、次いでこれらの枝路からのデータの検索を続行す
る。最初のデータは、その読取りサイクルが開始された
時に存在しているカウントに依存して、どの枝路へも舵
取りされ得る。最後の読取りサイクルが完了した後は、
出力を開回路にすることができる。これを達成する回路
の詳細に関しては、図５、６、及び１１を参照して後述
する。
データパルスは PIPECNTDEL0 信号が低にされている間
に発生するので、データは枝路０内のあるノード（即
ち、ノード N01 もしくは N04 ）へ舵取りされる。負
パルスの舵取りによってノードN01 もしくは N04
は、そのリセットされた低状態から高へセットされる。
そのノードは後刻（例えば、そのデータを読出したサイ
クルが完了した後に） RESET0 パルスによってリセット
されるまで高に留まる（１実施例では、ラッチによっ
て）。次の外部クロック入力（クロック１）を受信する
と、次のパイプカウント（ PIPECNT0 ）が可能な限り急
速に高に選択され、先に選択されていたパイプカウント
（ PIPECNT2 ）は選択解除されて急速に低になる。これ
は新しい枝路を選択し、先に選択されていた枝路を切り
離す。 PIPECNT0 が高に選択されると、トランジスタ２
３４Ａ、２２６Ａ、及び２４０Ａはターンオンし、もし
ノード N04 が高にセットされるか、もしくはノード N
01 が高にセットされれば、ノード PULLUP 及び PULLD
N は高に引上げられる。次いでこれらの信号は、メモリ
デバイスの出力パッド１５０へ伝播する。I/O ライン
上に到着する次のデータは、カウンタがインクリメント
され PIPECNTDEL1 信号が低にされているために、枝路
１のノード N02 もしくは N05に現れる。このデータ
は、クロック２の直後に PIPECNT1 が選択されると、ラ
イン PULLUP 及び PULLDN を駆動する。１サイクル後、
I/O ラインに印加されるデータは、信号 PIPECNTDEL2
が負になって現れることによって枝路２ののＮＯ３も
しくはＮＯ６へ舵取りされる。クロック３を受信して信
号 PIPECNT2 が選択されると、ライン PULLUP 及び PUL
LDN は再度新しいデータを受信する。このプロセスは、
枝路０、１、２、０、１、２、０、等々へのデータの舵
取り、次いでこれらの枝路からのデータの検索を続行す
る。最初のデータは、その読取りサイクルが開始された
時に存在しているカウントに依存して、どの枝路へも舵
取りされ得る。最後の読取りサイクルが完了した後は、
出力を開回路にすることができる。これを達成する回路
の詳細に関しては、図５、６、及び１１を参照して後述
する。
【００２３】図３のタイミング図は、その出力が選択さ
れる前に、即ち 10 ｎｓのサイクル時間中に I/O もし
くは I/O# にデータが到着することを示している。しか
しながら、後述するように 7.5ｎｓのサイクル時間を選
択することもできる。図４は、待ち時間が３の場合のタ
イミング図の例を示す。３の待ち時間の場合には、デー
タは読取りサイクルの開始の２クロック後に出力を開始
し、それによってより高い周波数での動作が可能にな
る。この図も、図２の回路２００を参照する。この回路
２００は、どの PIPECNT 信号によってどの PIPECNTDE
L 信号を発生させるかという異なる選択を生成すること
によって、３の待ち時間を達成するために使用すること
ができる。図４は、３の待ち時間と約 5.5ｎｓのサイク
ル時間とを用いる動作を示している。この場合も図４の
クロック信号の立ち上がり縁が PIPECNT 信号間の移行
を生じさせる。繰り返しになるが、このタイミング図は
枝路０のノード N01 もしくは N04 へのデータの舵取
りを示している（即ち、 I/O ライン上の負パルスは P
IPECNTDEL0 信号が低にされている間に発生する）。 I
/O# もしくは I/Oの何れかの上の低パルスと、 PIPECNT
DEL0 の低信号との組合わせがデータを舵取りしてノー
ド N01 もしくは N04 の何れかを高にセットする。 P
IPECNT0 信号の選択がこのデータをノード PULLUP 及び
PULLDN へ転送させ、メモリ部分のパッド１５０上に出
力として出現させ続ける。しかしながら、３の待ち時間
の場合には、読取りサイクルを開始させたクロック、即
ちクロック２から２番目のクロックまで PIPECNT0 は発
生しない。選択された待ち時間が３である場合には PIP
ECNT1 が高に選択されてから固定された時間の後に PIP
ECNTDEL0 が低にされ、一方待ち時間が２である場合に
は PIPECNT2 が高に選択されてから同じ固定された時間
の後に PIPECNTDEL0 が低にされていたことに注目され
たい。 10 ｎｓの非同期遅延を有する１つの特定実施例
の PIPECNTDEL0 信号は、 PIPECNT1 が選択され（同時
に PIPECNT2 が高にされ) てから 8.5ｎｓ後に低にされ
る。
れる前に、即ち 10 ｎｓのサイクル時間中に I/O もし
くは I/O# にデータが到着することを示している。しか
しながら、後述するように 7.5ｎｓのサイクル時間を選
択することもできる。図４は、待ち時間が３の場合のタ
イミング図の例を示す。３の待ち時間の場合には、デー
タは読取りサイクルの開始の２クロック後に出力を開始
し、それによってより高い周波数での動作が可能にな
る。この図も、図２の回路２００を参照する。この回路
２００は、どの PIPECNT 信号によってどの PIPECNTDE
L 信号を発生させるかという異なる選択を生成すること
によって、３の待ち時間を達成するために使用すること
ができる。図４は、３の待ち時間と約 5.5ｎｓのサイク
ル時間とを用いる動作を示している。この場合も図４の
クロック信号の立ち上がり縁が PIPECNT 信号間の移行
を生じさせる。繰り返しになるが、このタイミング図は
枝路０のノード N01 もしくは N04 へのデータの舵取
りを示している（即ち、 I/O ライン上の負パルスは P
IPECNTDEL0 信号が低にされている間に発生する）。 I
/O# もしくは I/Oの何れかの上の低パルスと、 PIPECNT
DEL0 の低信号との組合わせがデータを舵取りしてノー
ド N01 もしくは N04 の何れかを高にセットする。 P
IPECNT0 信号の選択がこのデータをノード PULLUP 及び
PULLDN へ転送させ、メモリ部分のパッド１５０上に出
力として出現させ続ける。しかしながら、３の待ち時間
の場合には、読取りサイクルを開始させたクロック、即
ちクロック２から２番目のクロックまで PIPECNT0 は発
生しない。選択された待ち時間が３である場合には PIP
ECNT1 が高に選択されてから固定された時間の後に PIP
ECNTDEL0 が低にされ、一方待ち時間が２である場合に
は PIPECNT2 が高に選択されてから同じ固定された時間
の後に PIPECNTDEL0 が低にされていたことに注目され
たい。 10 ｎｓの非同期遅延を有する１つの特定実施例
の PIPECNTDEL0 信号は、 PIPECNT1 が選択され（同時
に PIPECNT2 が高にされ) てから 8.5ｎｓ後に低にされ
る。
【００２４】図２の舵取り回路２００の動作によって、
出力データを迅速に且つ効率的にパイプライン化するこ
とができる。高周波数における動作が支援される。特定
のシステムに対して適切な待ち時間を選択すると、ユー
ザもしくはメモリ設計者はメモリ動作を最適化すること
ができる。２の待ち時間では、読取りサイクルの開始か
ら２番目のクロックで回路２００からデータが出力され
る。即ち、クロック０が読取りサイクルを開始させ、ク
ロック１はその読取りサイクルから出力すべきデータを
選択し、そしてクロック２が有効データを受信回路にラ
ッチする。回路２００は、有効データを複数の如何なる
受信回路に出力するのにも使用することができる。例え
ば、データはキャッシュシステムもしくは中央処理ユニ
ットへ供給することができる。読取りサイクルの開始か
らノード N01 もしくは N04 にデータが到着するまで
の非同期遅延が 10 ｎｓであり、また出力バッファを通
る非同期遅延が５ｎｓであるような実施例の場合には、
読取りサイクルが開始されてから 15 ｎｓより早くデー
タが出力上で有効になることはあり得ない。即ち、受信
回路がデータを正しく受信するためにはクロック０とク
ロック２との間の時間は少なくとも 15 ｎｓでなければ
ならない。従って待ち時間が２の場合には、サイクル時
間は 7.5ｎｓより大きいか、もしくは等しくなければな
らない。サイクル時間が 7.5ｎｓである場合には、 PIP
ECNT0 は読取りサイクルの開始から１クロック（ 7.5ｎ
ｓ）後に、そのデータがノード N01 もしくは N04 を
高にセットする 2.5 ｎｓ前に新しいデータを要求す
る。出力はグリッチを有していないが、その代わりにク
ロック１がこのデータを出力として選択してから 2.5
ｎｓ後に、そのデータが最終的にノード N01 もしくは
N04 に到着した時に限って切り替えが開始される。デ
ータはクロック２によって約５ｎｓ後に出力において有
効となる。
出力データを迅速に且つ効率的にパイプライン化するこ
とができる。高周波数における動作が支援される。特定
のシステムに対して適切な待ち時間を選択すると、ユー
ザもしくはメモリ設計者はメモリ動作を最適化すること
ができる。２の待ち時間では、読取りサイクルの開始か
ら２番目のクロックで回路２００からデータが出力され
る。即ち、クロック０が読取りサイクルを開始させ、ク
ロック１はその読取りサイクルから出力すべきデータを
選択し、そしてクロック２が有効データを受信回路にラ
ッチする。回路２００は、有効データを複数の如何なる
受信回路に出力するのにも使用することができる。例え
ば、データはキャッシュシステムもしくは中央処理ユニ
ットへ供給することができる。読取りサイクルの開始か
らノード N01 もしくは N04 にデータが到着するまで
の非同期遅延が 10 ｎｓであり、また出力バッファを通
る非同期遅延が５ｎｓであるような実施例の場合には、
読取りサイクルが開始されてから 15 ｎｓより早くデー
タが出力上で有効になることはあり得ない。即ち、受信
回路がデータを正しく受信するためにはクロック０とク
ロック２との間の時間は少なくとも 15 ｎｓでなければ
ならない。従って待ち時間が２の場合には、サイクル時
間は 7.5ｎｓより大きいか、もしくは等しくなければな
らない。サイクル時間が 7.5ｎｓである場合には、 PIP
ECNT0 は読取りサイクルの開始から１クロック（ 7.5ｎ
ｓ）後に、そのデータがノード N01 もしくは N04 を
高にセットする 2.5 ｎｓ前に新しいデータを要求す
る。出力はグリッチを有していないが、その代わりにク
ロック１がこのデータを出力として選択してから 2.5
ｎｓ後に、そのデータが最終的にノード N01 もしくは
N04 に到着した時に限って切り替えが開始される。デ
ータはクロック２によって約５ｎｓ後に出力において有
効となる。
【００２５】一方待ち時間が３の場合には、クロック番
号３にデータは受信チップ内にラッチされる。２の待ち
時間の場合のように、この場合も読取りサイクルの開始
から10 ｎｓの非同期の遅延の後にデータはノード N01
もしくは N04 を高にセットし、５ｎｓ中に出力バッ
ファを通して入手することができる。しかしながら、３
の待ち時間においては、この 15 ｎｓの時間間隔中に３
つのクロックが存在する。従って各クロック期間は５ｎ
ｓに短縮することができる。この３の待ち時間と、５ｎ
ｓのサイクル時間とを用いると、読取りサイクルの開始
から 10 ｎｓ後のクロック番号２にデータは出力として
選択される。クロック０から 10 ｎｓの非同期の遅延の
後にノード N01 もしくは N04 が高にセットされ、ま
たこれもクロック０から 10 ｎｓ遅れたクロック２によ
って PIPECNT0 が選択されると、５ｎｓ後に（即ち 15
ｎｓに）データは出力において有効になる。これは第３
クロックと同時発生であり、第３クロックはデータを受
信回路（例えば、ＣＰＵ、キャッシュ等）内にラッチす
る。待ち時間２の動作と、待ち時間３の動作との間の主
な機能の差は、 PIPECNTDEL を論理的に選択した時にど
の PIPECNT が選択されるかである。この選択は、デー
タが出力として選択される前に発生するクロックの数を
決定する。別の差は、どのサイクルで出力を可能化する
かの制御である。
号３にデータは受信チップ内にラッチされる。２の待ち
時間の場合のように、この場合も読取りサイクルの開始
から10 ｎｓの非同期の遅延の後にデータはノード N01
もしくは N04 を高にセットし、５ｎｓ中に出力バッ
ファを通して入手することができる。しかしながら、３
の待ち時間においては、この 15 ｎｓの時間間隔中に３
つのクロックが存在する。従って各クロック期間は５ｎ
ｓに短縮することができる。この３の待ち時間と、５ｎ
ｓのサイクル時間とを用いると、読取りサイクルの開始
から 10 ｎｓ後のクロック番号２にデータは出力として
選択される。クロック０から 10 ｎｓの非同期の遅延の
後にノード N01 もしくは N04 が高にセットされ、ま
たこれもクロック０から 10 ｎｓ遅れたクロック２によ
って PIPECNT0 が選択されると、５ｎｓ後に（即ち 15
ｎｓに）データは出力において有効になる。これは第３
クロックと同時発生であり、第３クロックはデータを受
信回路（例えば、ＣＰＵ、キャッシュ等）内にラッチす
る。待ち時間２の動作と、待ち時間３の動作との間の主
な機能の差は、 PIPECNTDEL を論理的に選択した時にど
の PIPECNT が選択されるかである。この選択は、デー
タが出力として選択される前に発生するクロックの数を
決定する。別の差は、どのサイクルで出力を可能化する
かの制御である。
【００２６】クロック周波数が高くなると、使用可能な
最小の待ち時間も増加する。上例の場合５ｎｓのサイク
ル時間で動作させるには、（少なくとも）３の待ち時間
が必要である。 7.5ｎｓのサイクル時間で動作させるに
は、（少なくとも）２の待ち時間が必要である。（説明
中の回路を使用して）１の待ち時間で動作させるには少
なくとも 15 ｎｓのサイクル時間があれば可能であるも
のと考えられる。アクセス時間を最小にするには、シス
テム設計者は彼の目標動作周波数で動作する最小待ち時
間を選択すべきである。本発明の効率的なプログラム可
能な待ち時間によれば待ち時間の選択が可能であり、従
って設計者は特定の要望に対してシステムを最適化する
ことができる。この柔軟性は、速度、電力及びサブスト
レート領域のような他のメモリ設計パラメタの利点と妥
協せずに得ることができる。１つの特定実施例では、１
の待ち時間を支援するように設計された付加的な回路で
舵取り回路２００を増補することができる。図５に示し
た回路２８０は、１の待ち時間が望まれる場合に使用す
ることができる。単一のメモリ部分上にこの回路を一緒
に使用することによって、ユーザは一層広範囲の出力待
ち時間を選択することができる。回路２００と同様に回
路２８０は信号 PULLUP 及び PULLDNの状態を駆動す
る。２以上ではなく１の待ち時間を使用するようにシス
テムを（もしくは設計者が）選択する場合に回路２８０
を使用することができる。もし所望の待ち時間が１より
も大きければ、信号 CL1（カラム読出し待ち時間＝１）
が低に駆動され、ＮＡＮＤゲート２８４の出力が高にな
り、両ＮＯＲゲート２８６及び２８８の出力が低にな
り、そしてインバータ２９０の出力が高になる。４つの
トランジスタ２９２、２９４、２９６及び２９８は全て
オフになる。それにより、回路２８０は１より大きい待
ち時間の時には動作不能にされる。
最小の待ち時間も増加する。上例の場合５ｎｓのサイク
ル時間で動作させるには、（少なくとも）３の待ち時間
が必要である。 7.5ｎｓのサイクル時間で動作させるに
は、（少なくとも）２の待ち時間が必要である。（説明
中の回路を使用して）１の待ち時間で動作させるには少
なくとも 15 ｎｓのサイクル時間があれば可能であるも
のと考えられる。アクセス時間を最小にするには、シス
テム設計者は彼の目標動作周波数で動作する最小待ち時
間を選択すべきである。本発明の効率的なプログラム可
能な待ち時間によれば待ち時間の選択が可能であり、従
って設計者は特定の要望に対してシステムを最適化する
ことができる。この柔軟性は、速度、電力及びサブスト
レート領域のような他のメモリ設計パラメタの利点と妥
協せずに得ることができる。１つの特定実施例では、１
の待ち時間を支援するように設計された付加的な回路で
舵取り回路２００を増補することができる。図５に示し
た回路２８０は、１の待ち時間が望まれる場合に使用す
ることができる。単一のメモリ部分上にこの回路を一緒
に使用することによって、ユーザは一層広範囲の出力待
ち時間を選択することができる。回路２００と同様に回
路２８０は信号 PULLUP 及び PULLDNの状態を駆動す
る。２以上ではなく１の待ち時間を使用するようにシス
テムを（もしくは設計者が）選択する場合に回路２８０
を使用することができる。もし所望の待ち時間が１より
も大きければ、信号 CL1（カラム読出し待ち時間＝１）
が低に駆動され、ＮＡＮＤゲート２８４の出力が高にな
り、両ＮＯＲゲート２８６及び２８８の出力が低にな
り、そしてインバータ２９０の出力が高になる。４つの
トランジスタ２９２、２９４、２９６及び２９８は全て
オフになる。それにより、回路２８０は１より大きい待
ち時間の時には動作不能にされる。
【００２７】しかしながら、もし１の待ち時間を望むの
であれば、図２の回路２００を動作不能にして図５の回
路２８０を動作可能にする。動作可能にされた回路２８
０の動作は入力信号 OUTOFF の状態に依存する。もし O
UTOFF が論理１であればインバータ２８２は０を出力
し、ＮＡＮＤゲート２８４は１を出力し、そしてＮＯＲ
ゲート２８６、２８８は０を出力する。トランジスタ２
９２、２９４、２９６及び２９８は全てオフになる。後
述するように、これにより図６の回路３００は出力を開
回路にすることができる。もし OUTOFF が論理０であ
り、 CL1 が論理１であればＮＡＮＤゲート２８４の出
力は低になり、各ＮＯＲゲート２８６、２８８へ低入力
を供給することによって回路２８０を動作可能にする。
この場合も、データはメモリを通して非同期的に流れて
I/O もしくは I/O# へ低パルスを供給する。もし低パ
ルスがライン I/O 上を伝播するものとすれば、ＮＯＲ
ゲート２８６は高パルスを出力し、インバータ２９０は
低パルスを出力するのでＰＭＯＳトランジスタ２９２、
２９４はターンオフする。この低パルスは PULLUP 及び
PULLDN の両方をＶCCまで引上げるのに十分に長い持続
時間である。これらは、これらを切り替える次のサイク
ルまでＶCCに留まる（図６の回路３００内に含まれるラ
ッチによる）。 PULLUP 及び PULLDN の両方がＶCCにあ
ると、出力は接地に駆動される。同様に、ライン I/O#
に低パルスが発生するとＮＯＲゲート２８８が高パルス
を出力するので、ＮＭＯＳトランジスタ２９６及び２９
８がターンオンする。これは PULLUP 及び PULLDN の両
方を接地するので出力はＶCCまで引上げられる。 PULLU
P 及び PULLDN は、次のサイクルによって高に切り替え
られるまで接地され続ける。
であれば、図２の回路２００を動作不能にして図５の回
路２８０を動作可能にする。動作可能にされた回路２８
０の動作は入力信号 OUTOFF の状態に依存する。もし O
UTOFF が論理１であればインバータ２８２は０を出力
し、ＮＡＮＤゲート２８４は１を出力し、そしてＮＯＲ
ゲート２８６、２８８は０を出力する。トランジスタ２
９２、２９４、２９６及び２９８は全てオフになる。後
述するように、これにより図６の回路３００は出力を開
回路にすることができる。もし OUTOFF が論理０であ
り、 CL1 が論理１であればＮＡＮＤゲート２８４の出
力は低になり、各ＮＯＲゲート２８６、２８８へ低入力
を供給することによって回路２８０を動作可能にする。
この場合も、データはメモリを通して非同期的に流れて
I/O もしくは I/O# へ低パルスを供給する。もし低パ
ルスがライン I/O 上を伝播するものとすれば、ＮＯＲ
ゲート２８６は高パルスを出力し、インバータ２９０は
低パルスを出力するのでＰＭＯＳトランジスタ２９２、
２９４はターンオフする。この低パルスは PULLUP 及び
PULLDN の両方をＶCCまで引上げるのに十分に長い持続
時間である。これらは、これらを切り替える次のサイク
ルまでＶCCに留まる（図６の回路３００内に含まれるラ
ッチによる）。 PULLUP 及び PULLDN の両方がＶCCにあ
ると、出力は接地に駆動される。同様に、ライン I/O#
に低パルスが発生するとＮＯＲゲート２８８が高パルス
を出力するので、ＮＭＯＳトランジスタ２９６及び２９
８がターンオンする。これは PULLUP 及び PULLDN の両
方を接地するので出力はＶCCまで引上げられる。 PULLU
P 及び PULLDN は、次のサイクルによって高に切り替え
られるまで接地され続ける。
【００２８】１の待ち時間では、パイプライン方式は存
在しないことに注目されたい。即ちI/O もしくは I/O#
上に負パルスの形状のデータが発生すると、そのデー
タは直ちに出力まで非同期的に伝播する。出力が切り替
えられるまでに、データは第２もしくは第３のクロック
の到着を待機しない。信号 PULLUP 及び PULLDN は、メ
モリデバイスの出力パッドに結合可能な出力信号 OUT
TTL を駆動するのに使用される。１つの特定実施例で
は、 OUT TTLは図６の出力回路３００によって生成さ
れる。この回路３００は、図５の回路２８０から（１の
待ち時間の場合）、及び図２の回路２００から（１より
大きい待ち時間の場合） PULLUP 及び PULLDN 信号出力
を受信することができる。回路２００もしくは２８０の
何れかによって PULLUP 及び PULLDN の両方がＶCCへ駆
動されるとＰＭＯＳトランジスタ３１４がオフにされ、
ＮＭＯＳトランジスタ３１８がオンにされるので出力は
接地に駆動される。回路２００もしくは２８０の何れか
によって両方が接地へ駆動されるとＰＭＯＳトランジス
タ３１４がオンにされ、ＮＭＯＳトランジスタ３１８が
オフにされるので出力はＶCCへ駆動される。好ましく
は、出力パッドを急速に駆動するために、ＰＭＯＳトラ
ンジスタ３１４及びＮＭＯＳトランジスタ３１８のチャ
ネル幅は共に比較的大きくする。１つの特定実施例で
は、例えばＰＭＯＳトランジスタ３１４のチャネル幅は
400μであり、ＮＭＯＳトランジスタ３１８のチャネル
幅は 250μである。
在しないことに注目されたい。即ちI/O もしくは I/O#
上に負パルスの形状のデータが発生すると、そのデー
タは直ちに出力まで非同期的に伝播する。出力が切り替
えられるまでに、データは第２もしくは第３のクロック
の到着を待機しない。信号 PULLUP 及び PULLDN は、メ
モリデバイスの出力パッドに結合可能な出力信号 OUT
TTL を駆動するのに使用される。１つの特定実施例で
は、 OUT TTLは図６の出力回路３００によって生成さ
れる。この回路３００は、図５の回路２８０から（１の
待ち時間の場合）、及び図２の回路２００から（１より
大きい待ち時間の場合） PULLUP 及び PULLDN 信号出力
を受信することができる。回路２００もしくは２８０の
何れかによって PULLUP 及び PULLDN の両方がＶCCへ駆
動されるとＰＭＯＳトランジスタ３１４がオフにされ、
ＮＭＯＳトランジスタ３１８がオンにされるので出力は
接地に駆動される。回路２００もしくは２８０の何れか
によって両方が接地へ駆動されるとＰＭＯＳトランジス
タ３１４がオンにされ、ＮＭＯＳトランジスタ３１８が
オフにされるので出力はＶCCへ駆動される。好ましく
は、出力パッドを急速に駆動するために、ＰＭＯＳトラ
ンジスタ３１４及びＮＭＯＳトランジスタ３１８のチャ
ネル幅は共に比較的大きくする。１つの特定実施例で
は、例えばＰＭＯＳトランジスタ３１４のチャネル幅は
400μであり、ＮＭＯＳトランジスタ３１８のチャネル
幅は 250μである。
【００２９】OUTOFF が高になるとインバータ３０２の
出力が低になり、ＰＭＯＳトランジスタ３０４がターン
オンする。これは PULLUP をＶCCまで引上げる。同時
に、ＮＭＯＳトランジスタ３１６がターンオンして PUL
LDN を接地に引下げる。両トランジスタ３１４及び３０
８がターンオフすると、出力は開回路になる。インバー
タ３０６及び３０８は PULLUP の状態をラッチし、一方
インバータ３１０及び３１２は PULLDN の状態をラッチ
して新しいデータが到着するまで無期限に与えられた状
態を維持する。信号 OUTOFF は本質的に出力不能化命令
として機能し、ＰＭＯＳトランジスタ３１４及びＮＭＯ
Ｓトランジスタ３１８の両方をターンオフさせるのに役
立つている。以上説明したように、選択された待ち時間
が１に等しい場合には、ある信号がI/O ライン上に生
成されると直ちに、その信号は如何なる付加的なクロッ
クをも待機することなく出力パッド（ OUT TTL ）上に
配置される。即ち、データは出力まで全て非同期で流れ
る。選択された待ち時間が２に等しい場合には、クロッ
ク０によって開始された読取りサイクルからの出力信号
は、次のクロック（即ち、クロック１）を受けてからに
限って出力パッド上に配置される。選択された待ち時間
が３に等しい場合には、クロック０によって開始された
読取りサイクルからの出力信号は、クロック２を受けて
からに限って出力パッド上に配置される。例えば非同期
メモリデバイスからの出力のための待ち時間を選択的に
決定する能力が、その結果である。大きい待ち時間を選
択することによって、システムは極めて高い周波数の動
作を支援することが可能になる。データが入力から PIP
ECNTDEL 信号によって行われる舵取りまで全て非同期で
流れるので、読取りサイクルから出力までのアクセス時
間は短い。信号が一連の中間伝送ゲートを通過すること
によって低速化されることはない。そうではなく、信号
は単一の（例えば、ＰＭＯＳ）舵取りゲートを通過する
のである。しかも、回路は比較的簡単であり、サブスト
レートの領域を僅かにしか占有しない。例えば同期ＤＲ
ＡＭと共に使用する場合には、本発明によるシステムは
出力パイプライン機能を提供するにも拘わらず、そのチ
ップはパイプライン化されていない類似同期ＤＲＡＭと
ほぼ同一のサイズである。
出力が低になり、ＰＭＯＳトランジスタ３０４がターン
オンする。これは PULLUP をＶCCまで引上げる。同時
に、ＮＭＯＳトランジスタ３１６がターンオンして PUL
LDN を接地に引下げる。両トランジスタ３１４及び３０
８がターンオフすると、出力は開回路になる。インバー
タ３０６及び３０８は PULLUP の状態をラッチし、一方
インバータ３１０及び３１２は PULLDN の状態をラッチ
して新しいデータが到着するまで無期限に与えられた状
態を維持する。信号 OUTOFF は本質的に出力不能化命令
として機能し、ＰＭＯＳトランジスタ３１４及びＮＭＯ
Ｓトランジスタ３１８の両方をターンオフさせるのに役
立つている。以上説明したように、選択された待ち時間
が１に等しい場合には、ある信号がI/O ライン上に生
成されると直ちに、その信号は如何なる付加的なクロッ
クをも待機することなく出力パッド（ OUT TTL ）上に
配置される。即ち、データは出力まで全て非同期で流れ
る。選択された待ち時間が２に等しい場合には、クロッ
ク０によって開始された読取りサイクルからの出力信号
は、次のクロック（即ち、クロック１）を受けてからに
限って出力パッド上に配置される。選択された待ち時間
が３に等しい場合には、クロック０によって開始された
読取りサイクルからの出力信号は、クロック２を受けて
からに限って出力パッド上に配置される。例えば非同期
メモリデバイスからの出力のための待ち時間を選択的に
決定する能力が、その結果である。大きい待ち時間を選
択することによって、システムは極めて高い周波数の動
作を支援することが可能になる。データが入力から PIP
ECNTDEL 信号によって行われる舵取りまで全て非同期で
流れるので、読取りサイクルから出力までのアクセス時
間は短い。信号が一連の中間伝送ゲートを通過すること
によって低速化されることはない。そうではなく、信号
は単一の（例えば、ＰＭＯＳ）舵取りゲートを通過する
のである。しかも、回路は比較的簡単であり、サブスト
レートの領域を僅かにしか占有しない。例えば同期ＤＲ
ＡＭと共に使用する場合には、本発明によるシステムは
出力パイプライン機能を提供するにも拘わらず、そのチ
ップはパイプライン化されていない類似同期ＤＲＡＭと
ほぼ同一のサイズである。
【００３０】図７に、 PIPECNT 生成回路３３０を示
す。 PIPECNT 生成回路３３０は、図２の舵取り回路２
００のためのパイプカウントを生成するのに使用され
る。概述すれば、 PIPECNT 生成回路３３０は高性能
の、３で除算する回り込み同期カウンタである。特定の
最大待ち時間要求（この場合は３）を支援するように３
進カウントが選択されている。回路３３０は LRAS 入力
を含む。この入力は、１つの特定実施例ではＤＲＡＭシ
ステム内に使用して、もし RAS が活動状態でなければ
回路を動作不能にするために使用可能である。この機能
は不活動状態の RAS サイクル中の読取りが不可能であ
る時の電力を節約する。ライン LRAS 上の低信号はＮＭ
ＯＳトランジスタ３４６をターンオフさせ、ＰＭＯＳト
ランジスタ３５２を通してノード N20を高に引上げる。
これはカウンタがカウントを前進させるのを防ぎ、カウ
ンタをその現在のカウントにロックする。しかしなが
ら、 RAS が活動状態になると LRAS 上の高信号がＮＭ
ＯＳトランジスタ３４６をターンオンさせることによっ
て回路３３０を動作可能にし、新しい各クロックがカウ
ントを前進させるのを可能にする。 LRAS 信号は、 RAS
が不活動状態に移行してから、回路２００の枝路内に
記憶されているデータを出力するのに十分な数のサイク
ルの間活動状態に留まらなければならない。
す。 PIPECNT 生成回路３３０は、図２の舵取り回路２
００のためのパイプカウントを生成するのに使用され
る。概述すれば、 PIPECNT 生成回路３３０は高性能
の、３で除算する回り込み同期カウンタである。特定の
最大待ち時間要求（この場合は３）を支援するように３
進カウントが選択されている。回路３３０は LRAS 入力
を含む。この入力は、１つの特定実施例ではＤＲＡＭシ
ステム内に使用して、もし RAS が活動状態でなければ
回路を動作不能にするために使用可能である。この機能
は不活動状態の RAS サイクル中の読取りが不可能であ
る時の電力を節約する。ライン LRAS 上の低信号はＮＭ
ＯＳトランジスタ３４６をターンオフさせ、ＰＭＯＳト
ランジスタ３５２を通してノード N20を高に引上げる。
これはカウンタがカウントを前進させるのを防ぎ、カウ
ンタをその現在のカウントにロックする。しかしなが
ら、 RAS が活動状態になると LRAS 上の高信号がＮＭ
ＯＳトランジスタ３４６をターンオンさせることによっ
て回路３３０を動作可能にし、新しい各クロックがカウ
ントを前進させるのを可能にする。 LRAS 信号は、 RAS
が不活動状態に移行してから、回路２００の枝路内に
記憶されているデータを出力するのに十分な数のサイク
ルの間活動状態に留まらなければならない。
【００３１】１の待ち時間を使用する場合にはカウント
回路３３０は必要ではない。従ってこの回路は CL1 信
号を高にすることによって動作不能にすることができ
る。これにより、ＮＯＲゲート３３４の出力は低信号に
なる。この論理０が各ＮＡＮＤゲート３６８、３６２、
及び３５８の入力の一方に印加される。これはノード N
15 - N17 の全てを低に維持し、ＮＭＯＳトランジスタ
３７２、３６６、及び３６０を全てオフにする。同時
に、ＮＯＲゲート３３４の低出力はＮＡＮＤゲート３７
８、３９６、及び４１４の出力を高にさせるので、それ
らが反転された出力はＰＭＯＳトランジスタ３７４、３
９２、及び４１０をターンオンさせる。従って、 N21、
N22 、及び N23 が高になりＰＭＯＳトランジスタ３８
４、４０２、及び４２０がターンオフする。インバータ
３３８の出力はＮＭＯＳトランジスタ３４０、３４２、
及び３４３へ高入力を供給する。 PIPECNT0 、1 、及び
2 は全て接地に留まって電力を節約する。更に、もしメ
モリデバイスが未だにサブストレートバイアスを有して
いなければ（即ち、電力増加信号が未だに高になってい
なければ）、回路３３０は動作不能である。これは、イ
ンバータ３３２及びＮＯＲゲート３３４を通して pwrup
信号を印加して、１の待ち時間で説明したように、回路
３３０を動作不能にすることによって達成する。当業者
には明白なように、もし回路がサブストレートバイアス
だけで動作しようする（ＤＲＡＭにおけるように）が、
サブストレートバイアスが生成される前に動作すること
を許されていなければ、ラッチアップが発生し得る。
回路３３０は必要ではない。従ってこの回路は CL1 信
号を高にすることによって動作不能にすることができ
る。これにより、ＮＯＲゲート３３４の出力は低信号に
なる。この論理０が各ＮＡＮＤゲート３６８、３６２、
及び３５８の入力の一方に印加される。これはノード N
15 - N17 の全てを低に維持し、ＮＭＯＳトランジスタ
３７２、３６６、及び３６０を全てオフにする。同時
に、ＮＯＲゲート３３４の低出力はＮＡＮＤゲート３７
８、３９６、及び４１４の出力を高にさせるので、それ
らが反転された出力はＰＭＯＳトランジスタ３７４、３
９２、及び４１０をターンオンさせる。従って、 N21、
N22 、及び N23 が高になりＰＭＯＳトランジスタ３８
４、４０２、及び４２０がターンオフする。インバータ
３３８の出力はＮＭＯＳトランジスタ３４０、３４２、
及び３４３へ高入力を供給する。 PIPECNT0 、1 、及び
2 は全て接地に留まって電力を節約する。更に、もしメ
モリデバイスが未だにサブストレートバイアスを有して
いなければ（即ち、電力増加信号が未だに高になってい
なければ）、回路３３０は動作不能である。これは、イ
ンバータ３３２及びＮＯＲゲート３３４を通して pwrup
信号を印加して、１の待ち時間で説明したように、回路
３３０を動作不能にすることによって達成する。当業者
には明白なように、もし回路がサブストレートバイアス
だけで動作しようする（ＤＲＡＭにおけるように）が、
サブストレートバイアスが生成される前に動作すること
を許されていなければ、ラッチアップが発生し得る。
【００３２】パイプカウント回路３３０は、本質的に、
clkt2 から PIPECNT0 、1 、もしくは 2 まで最小の
遅延で移行するようになっている自己開始同期カウンタ
である。 clkt2 は、クロック入力の立ち上がり縁の直
後に発生する短い持続時間の正のパルスである。以下の
説明では LRAS が高、 CL1 が低、そして pwrup が高
であるものとする。即ち、回路３３０は動作可能にされ
ている。カウントは clkt2 上に正のパルスが現れた結
果発生する。 clkt2 の立ち上がり縁でＮＭＯＳトラン
ジスタ３４４がターンオンし、ノード N20 が接地に引
下げられる。ＮＭＯＳトランジスタ３４４がターンオン
すると、ＮＭＯＳトランジスタ３６０、３６６、及び３
７２のソースが接地に引下げられる。この時点にノード
N15、N16 、もしくは N17 の何れかが高になる。説明
の都合上、 clkt2 の発生によってノード N15 が高に
なったものとする。これは、 clkt2 を受信する前に P
IPECNT2 が高に選択された（ PIPECNT0 及び 1 は低）
場合である。ＮＭＯＳトランジスタ３７２のゲートに論
理１が印加されるためこのトランジスタは導通してノー
ド N21 はノード N29 に従って接地される。後述する
ように、この時点にはＰＭＯＳトランジスタ３７４はオ
フである。インバータ３８０及び３８２で形成されるラ
ッチは、逆の状態にされるまでノード N21 を何れかの
状態に留まらせる。ラッチは容易にオーバパワーされる
ように設計されている。ノード N21の低信号は極めて大
きいＰＭＯＳトランジスタ３８４をターンオンさせ、信
号ライン PIPECNT0 を迅速に高にさせる。インバータ３
８６、３８８で形成されている別のラッチは PIPECNT0
上の信号を高に維持する。 PIPECNT0 が高に移ると、先
に選択されていたライン PIPECNT2 は大きいＮＭＯＳト
ランジスタ４２６を介して選択解除され、低になる。こ
れにより、例えばカウント２から０への移行が極めて高
速になる。
clkt2 から PIPECNT0 、1 、もしくは 2 まで最小の
遅延で移行するようになっている自己開始同期カウンタ
である。 clkt2 は、クロック入力の立ち上がり縁の直
後に発生する短い持続時間の正のパルスである。以下の
説明では LRAS が高、 CL1 が低、そして pwrup が高
であるものとする。即ち、回路３３０は動作可能にされ
ている。カウントは clkt2 上に正のパルスが現れた結
果発生する。 clkt2 の立ち上がり縁でＮＭＯＳトラン
ジスタ３４４がターンオンし、ノード N20 が接地に引
下げられる。ＮＭＯＳトランジスタ３４４がターンオン
すると、ＮＭＯＳトランジスタ３６０、３６６、及び３
７２のソースが接地に引下げられる。この時点にノード
N15、N16 、もしくは N17 の何れかが高になる。説明
の都合上、 clkt2 の発生によってノード N15 が高に
なったものとする。これは、 clkt2 を受信する前に P
IPECNT2 が高に選択された（ PIPECNT0 及び 1 は低）
場合である。ＮＭＯＳトランジスタ３７２のゲートに論
理１が印加されるためこのトランジスタは導通してノー
ド N21 はノード N29 に従って接地される。後述する
ように、この時点にはＰＭＯＳトランジスタ３７４はオ
フである。インバータ３８０及び３８２で形成されるラ
ッチは、逆の状態にされるまでノード N21 を何れかの
状態に留まらせる。ラッチは容易にオーバパワーされる
ように設計されている。ノード N21の低信号は極めて大
きいＰＭＯＳトランジスタ３８４をターンオンさせ、信
号ライン PIPECNT0 を迅速に高にさせる。インバータ３
８６、３８８で形成されている別のラッチは PIPECNT0
上の信号を高に維持する。 PIPECNT0 が高に移ると、先
に選択されていたライン PIPECNT2 は大きいＮＭＯＳト
ランジスタ４２６を介して選択解除され、低になる。こ
れにより、例えばカウント２から０への移行が極めて高
速になる。
【００３３】PIPECNT0 上の高信号はインバータ３８８
に低出力を生じさせ、ＮＡＮＤゲート３７８の出力を高
にし、インバータ３７６の出力を低にさせる。これらの
論理ゲートの小さい遅延の後に、ＰＭＯＳトランジスタ
３７４がターンオンする。これは、 clkt2 上のパルス
の立ち下がり縁の後に発生する。その結果ＰＭＯＳトラ
ンジスタ３７４はノード N21 を高にリセットし、ＰＭ
ＯＳトランジスタ３８４をターンオフさせるが、それは
PIPECNT0 が高に切り替わった後に限られる。ＰＭＯＳ
トランジスタ３８４がオフになり、次のクロックで PIP
ECNT1 が高に移ると PIPECNT0 はＮＭＯＳトランジスタ
３９０を通して急速に接地まで引下げられることが可能
になる。 PIPECNT0 が高に選択されると、論理１がＮＡ
ＮＤゲート３６２への入力に印加される。ＮＯＲゲート
３３４は論理１をＮＡＮＤゲート３６２の他方の入力へ
供給する。従ってＮＡＮＤゲート３６２は論理０を出力
する。インバータ鎖３６４の遅延（この遅延は clkt2
上のパルスの幅よりも大きく選択されている）の後、Ｎ
ＭＯＳトランジスタ３６６のゲートへ接続されているノ
ード N16 は高に引上げられて次のクロックのための準
備が整う。同様に、ＮＭＯＳトランジスタ３７２のゲー
トへ接続されているノード N15 は、次のクロックの前
に低に引下げられる。それは、 PIPECNT0 が高に選択さ
れてＮＯＲゲート３３６の出力を低に引下げるからであ
る。この次のクロックは、トランジスタ３７２がオフに
なっているために、ノード N21 には影響を与えない。
しかしながら、トランジスタ３６６がオンであるため
に、次のクロックはノード N22を低に引下げる。 PIPEC
NT1 が高に選択されると、ＮＭＯＳトランジスタ３９０
は PIPECNT0 を選択解除して低にする。
に低出力を生じさせ、ＮＡＮＤゲート３７８の出力を高
にし、インバータ３７６の出力を低にさせる。これらの
論理ゲートの小さい遅延の後に、ＰＭＯＳトランジスタ
３７４がターンオンする。これは、 clkt2 上のパルス
の立ち下がり縁の後に発生する。その結果ＰＭＯＳトラ
ンジスタ３７４はノード N21 を高にリセットし、ＰＭ
ＯＳトランジスタ３８４をターンオフさせるが、それは
PIPECNT0 が高に切り替わった後に限られる。ＰＭＯＳ
トランジスタ３８４がオフになり、次のクロックで PIP
ECNT1 が高に移ると PIPECNT0 はＮＭＯＳトランジスタ
３９０を通して急速に接地まで引下げられることが可能
になる。 PIPECNT0 が高に選択されると、論理１がＮＡ
ＮＤゲート３６２への入力に印加される。ＮＯＲゲート
３３４は論理１をＮＡＮＤゲート３６２の他方の入力へ
供給する。従ってＮＡＮＤゲート３６２は論理０を出力
する。インバータ鎖３６４の遅延（この遅延は clkt2
上のパルスの幅よりも大きく選択されている）の後、Ｎ
ＭＯＳトランジスタ３６６のゲートへ接続されているノ
ード N16 は高に引上げられて次のクロックのための準
備が整う。同様に、ＮＭＯＳトランジスタ３７２のゲー
トへ接続されているノード N15 は、次のクロックの前
に低に引下げられる。それは、 PIPECNT0 が高に選択さ
れてＮＯＲゲート３３６の出力を低に引下げるからであ
る。この次のクロックは、トランジスタ３７２がオフに
なっているために、ノード N21 には影響を与えない。
しかしながら、トランジスタ３６６がオンであるため
に、次のクロックはノード N22を低に引下げる。 PIPEC
NT1 が高に選択されると、ＮＭＯＳトランジスタ３９０
は PIPECNT0 を選択解除して低にする。
【００３４】PIPECNT 信号を高速で正に移行させるの
は、部分的に、大きいチャネル幅（例えば、 1000 μ程
度) を有するＰＭＯＳトランジスタ３８４、４０２、及
び４２０を使用して各 PIPECNT 信号に結合されている
電線及び論理に伴う比較的大きい容量（キャパシタン
ス）を急速にプルアップすることによって達成されてい
る。遅延を更に減少させるために、これらのＰＭＯＳト
ランジスタがノードを高に引上げる前に、それらの反対
側のＮＭＯＳトランジスタ３９０、４０８、及び４２６
を既にオフにしておく。即ち、例えば、 PIPECNT1 （Ｎ
ＭＯＳトランジスタ３９０のゲート）が低である時点に
ＰＭＯＳトランジスタ３８４は PIPECNT0を高に引上げ
る。ＮＭＯＳトランジスタ３９０、４０８、及び４２６
も高速での負への移行を達成するために比較的大きいチ
ャネル幅になっている。またこれらのＮＭＯＳトランジ
スタはそれらの反対側のＰＭＯＳトランジスタが既にオ
フである間に導通する。それは、ＰＭＯＳトランジスタ
が限定された持続時間のパルスの間オンになるからであ
る。更に、高速動作を達成するために、 clkt2 に単一
のトランジスタ（即ち、ＮＭＯＳトランジスタ３４４）
だけを駆動することを要求することによって clkt2 上
の容量は最小にされている。もしカウンタが３つの普通
のＮＡＮＤゲート（各ノード N21、N22 、N23 毎に１つ
のゲート）を使用して実現されていれば、３つの分離し
たＮＭＯＳトランジスタ及び３つのＰＭＯＳトランジス
タがノード clkt2 に接続されることになる。これは c
lkt2 の容量に大きく付加される。
は、部分的に、大きいチャネル幅（例えば、 1000 μ程
度) を有するＰＭＯＳトランジスタ３８４、４０２、及
び４２０を使用して各 PIPECNT 信号に結合されている
電線及び論理に伴う比較的大きい容量（キャパシタン
ス）を急速にプルアップすることによって達成されてい
る。遅延を更に減少させるために、これらのＰＭＯＳト
ランジスタがノードを高に引上げる前に、それらの反対
側のＮＭＯＳトランジスタ３９０、４０８、及び４２６
を既にオフにしておく。即ち、例えば、 PIPECNT1 （Ｎ
ＭＯＳトランジスタ３９０のゲート）が低である時点に
ＰＭＯＳトランジスタ３８４は PIPECNT0を高に引上げ
る。ＮＭＯＳトランジスタ３９０、４０８、及び４２６
も高速での負への移行を達成するために比較的大きいチ
ャネル幅になっている。またこれらのＮＭＯＳトランジ
スタはそれらの反対側のＰＭＯＳトランジスタが既にオ
フである間に導通する。それは、ＰＭＯＳトランジスタ
が限定された持続時間のパルスの間オンになるからであ
る。更に、高速動作を達成するために、 clkt2 に単一
のトランジスタ（即ち、ＮＭＯＳトランジスタ３４４）
だけを駆動することを要求することによって clkt2 上
の容量は最小にされている。もしカウンタが３つの普通
のＮＡＮＤゲート（各ノード N21、N22 、N23 毎に１つ
のゲート）を使用して実現されていれば、３つの分離し
たＮＭＯＳトランジスタ及び３つのＰＭＯＳトランジス
タがノード clkt2 に接続されることになる。これは c
lkt2 の容量に大きく付加される。
【００３５】クロックと新しい PIPECNT の選択との間
の極めて短い遅延は、クロックから出力まで極めて短い
アクセス時間をもたらしている。図３及び４のタイミン
グ図の例に示すように、パイプカウント回路３３０が発
生する信号は急速な移行を有しており、高への移行は c
lkt2 が高へ移行してから僅かに２インバータ遅延であ
り、それ自体は外部から受信したクロックが高へ移行し
てから僅か２インバータ遅延に過ぎない。各信号 PIPEC
NT0 - PIPECNT2 は１クロックサイクルの間高に選択さ
れ、２クロックサイクルの間低に選択される。一方その
他は交替で選択される。これらの信号は、特定の対のラ
ッチ、即ち枝路０の記憶ノード N01 及び N04 内に記
憶されているデータを選択するために図２の舵取り回路
２００と共に使用され、このデータはメモリデバイスか
ら出力データとして出力される。パイプカウント回路３
３０は自己開始式である。何れかのサイクルにおいて、
もし PIPECNT0 及び PIPECNT1 が共に選択されなければ
（ PIPECNT2 が選択されていようと、いまいと) 、ＮＯ
Ｒゲート３３６、ＮＡＮＤゲート３６８、遅延回路３７
０、及びトランジスタ３７２は、次のサイクルに PIPEC
NT0 を選択させる。この後は、爾後のサイクルにおいて
PIPECNT1 、 PIPECNT2 、 PIPECNT0 、 PIPECNT1 等々
のように選択される。
の極めて短い遅延は、クロックから出力まで極めて短い
アクセス時間をもたらしている。図３及び４のタイミン
グ図の例に示すように、パイプカウント回路３３０が発
生する信号は急速な移行を有しており、高への移行は c
lkt2 が高へ移行してから僅かに２インバータ遅延であ
り、それ自体は外部から受信したクロックが高へ移行し
てから僅か２インバータ遅延に過ぎない。各信号 PIPEC
NT0 - PIPECNT2 は１クロックサイクルの間高に選択さ
れ、２クロックサイクルの間低に選択される。一方その
他は交替で選択される。これらの信号は、特定の対のラ
ッチ、即ち枝路０の記憶ノード N01 及び N04 内に記
憶されているデータを選択するために図２の舵取り回路
２００と共に使用され、このデータはメモリデバイスか
ら出力データとして出力される。パイプカウント回路３
３０は自己開始式である。何れかのサイクルにおいて、
もし PIPECNT0 及び PIPECNT1 が共に選択されなければ
（ PIPECNT2 が選択されていようと、いまいと) 、ＮＯ
Ｒゲート３３６、ＮＡＮＤゲート３６８、遅延回路３７
０、及びトランジスタ３７２は、次のサイクルに PIPEC
NT0 を選択させる。この後は、爾後のサイクルにおいて
PIPECNT1 、 PIPECNT2 、 PIPECNT0 、 PIPECNT1 等々
のように選択される。
【００３６】PIPECNT 信号はまた、以下に図８を参照
して説明するパイプカウント遅延回路４４０と共に使用
される。図１及び２に基づいて上述したように、本発明
の I/O ラインからのデータを舵取りして記憶ノード N
01 - N06 の１つを高にセットするためには、２つの事
象が発生することが必要である。即ちライン I/O もし
くは I/O# 上に低パルスが現れなければならず、また単
一の PIPECNTDEL 信号は低でなければならない。もし P
IPECNTDEL0 が低になれば、データは枝路０のノード N
01 もしくは N04 へ舵取りされる。もし PIPECNTDEL1
もしくは PIPECNTDEL2 が低になれば、データは枝路
１もしくは２のノード N02 または N05、もしくはノー
ド N03 または N06 へそれぞれ舵取りされる。パイプ
カウント遅延回路４４０は PIPECNTDEL 信号が適切な時
点に発生し、適切な枝路へ舵取りされるのを確実にする
ために使用される。高周波数では、これは特に困難な問
題である。１つの特定実施例では、各 PIPECNTDEL 信号
は、読取りサイクルが開始されてから約 8.5ｎｓ後にイ
ンクリメントし、選択された待ち時間に依存して PIPEC
NT 出力の特定の１つに従う（反転されている）。パイ
プカウント遅延回路４４０は、所望の待ち時間を表す情
報を含む幾つかの入力に基づいて PIPECNTDEL 信号を生
成する。もし１の待ち時間を使用するのであればこの回
路全部が不要であり、従って使用不能にされる。回路は
信号 CL1を高にすることによって使用不能にされる。こ
れによりインバータ４４２は低信号を出力するので、Ｐ
ＭＯＳトランジスタ５２６、５２８、及び５３０がター
ンオンする。またＮＡＮＤゲート４４４が高信号を発生
し、インバータ４４６が低信号を出力するので、ＮＭＯ
Ｓトランジスタ５１４、５１８、５２２がターンオフす
る。インバータ４４８の高出力はＰＭＯＳトランジスタ
５１６、５２０、及び５２４をターンオフさせる。トラ
ンジスタ５１４及び５１６がオフで、トランジスタ５２
６がオンであると、インバータ５３４の入力は高にな
り、同様にインバータ５３８及び５４２の入力も高にな
る。これにより PIPECNTDEL2 信号が高レベルにされる
ので、舵取り回路２００が I/O ラインからのデータを
ノード N01 - N06 へ舵取りすることはなくなる。そう
ではなく、図５の代替回路が動作可能にされ、如何なる
付加的なクロックをも待機することなくデータを I/O
ラインから出力パッドへ非同期的に伝播可能になる。
して説明するパイプカウント遅延回路４４０と共に使用
される。図１及び２に基づいて上述したように、本発明
の I/O ラインからのデータを舵取りして記憶ノード N
01 - N06 の１つを高にセットするためには、２つの事
象が発生することが必要である。即ちライン I/O もし
くは I/O# 上に低パルスが現れなければならず、また単
一の PIPECNTDEL 信号は低でなければならない。もし P
IPECNTDEL0 が低になれば、データは枝路０のノード N
01 もしくは N04 へ舵取りされる。もし PIPECNTDEL1
もしくは PIPECNTDEL2 が低になれば、データは枝路
１もしくは２のノード N02 または N05、もしくはノー
ド N03 または N06 へそれぞれ舵取りされる。パイプ
カウント遅延回路４４０は PIPECNTDEL 信号が適切な時
点に発生し、適切な枝路へ舵取りされるのを確実にする
ために使用される。高周波数では、これは特に困難な問
題である。１つの特定実施例では、各 PIPECNTDEL 信号
は、読取りサイクルが開始されてから約 8.5ｎｓ後にイ
ンクリメントし、選択された待ち時間に依存して PIPEC
NT 出力の特定の１つに従う（反転されている）。パイ
プカウント遅延回路４４０は、所望の待ち時間を表す情
報を含む幾つかの入力に基づいて PIPECNTDEL 信号を生
成する。もし１の待ち時間を使用するのであればこの回
路全部が不要であり、従って使用不能にされる。回路は
信号 CL1を高にすることによって使用不能にされる。こ
れによりインバータ４４２は低信号を出力するので、Ｐ
ＭＯＳトランジスタ５２６、５２８、及び５３０がター
ンオンする。またＮＡＮＤゲート４４４が高信号を発生
し、インバータ４４６が低信号を出力するので、ＮＭＯ
Ｓトランジスタ５１４、５１８、５２２がターンオフす
る。インバータ４４８の高出力はＰＭＯＳトランジスタ
５１６、５２０、及び５２４をターンオフさせる。トラ
ンジスタ５１４及び５１６がオフで、トランジスタ５２
６がオンであると、インバータ５３４の入力は高にな
り、同様にインバータ５３８及び５４２の入力も高にな
る。これにより PIPECNTDEL2 信号が高レベルにされる
ので、舵取り回路２００が I/O ラインからのデータを
ノード N01 - N06 へ舵取りすることはなくなる。そう
ではなく、図５の代替回路が動作可能にされ、如何なる
付加的なクロックをも待機することなくデータを I/O
ラインから出力パッドへ非同期的に伝播可能になる。
【００３７】しかしながら、２もしくは３の待ち時間を
使用する場合には、ライン CL1 には０が入力される。
さらに、モードレジスタ等を使用して待ち時間を２もし
くは３の何れかにプログラム可能に指定することができ
る。例えば、１つの特定実施例では、 MREG4 ライン上
に論理０を印加すると２の待ち時間が選択され、論理１
を印加すると３の待ち時間が選択されるようになってい
る。もし２の待ち時間が選択されれば、トランジスタ４
７８／４８０、４８６／４８８、及び４９４／４９６で
形成されているマルチプレクサの上側半分が動作可能に
なる。もし３の待ち時間が選択されれば、トランジスタ
４８２／４８４、４９０／４９２、及び４９８／５００
で形成されているマルチプレクサの下側半分が動作可能
になる。より多くの枝路を有する装置に使用するための
他の選択方式を使用して、より多くの考え得る待ち時間
を有する回路を作るのに使用することもできる。メモリ
設計は、ユーザがモードレジスタ等の中の値に上書きす
ることによって、導入された部分の待ち時間を変更でき
るように実現することができる。信号 PIPECNT0 及び P
IPECNT1 は、図７の PIPECNT 回路３３０から受信され
る。上書き PIPECNT2 信号はＮＯＲゲート５６４によっ
て生成され、 PIPECNT0もしくは PIPECNT1 の何れもが
高に選択されない場合に高に選択される。信号 PIPECNT
0 、 PIPECNT1 もしくは PIPECNT2 は、 clkt2 パルス
が高になった後に極めて迅速に状態を変化させてクロッ
クから出力までの高速アクセス時間を達成する。 clkt2
パルスは図７のインバータ鎖３５０によって遅延さ
れ、また図８のインバータ鎖５６２によって更に遅延さ
れて clkt2 の約 3.3ｎｓ後に正のパルスを発生する。
この遅延は、回路のメモリ部分を通るデータパルスの非
同期伝播遅延を追跡し、その遅延の 1/3 にほぼ等し
い。このパルスは PIPECNT 信号がインクリメントを完
了した後に発生し、それらが５ｎｓ後に再度インクリメ
ントできるようになる前に終了する。この正のパルス
は、トランジスタ対４５２／４５４、４５６／４５８、
及び４６０／４６２で形成されているマルチプレクサを
通して各 PIPECNT 出力の新しい状態を伝播させる。マ
ルチプレクサ出力のカウントデータは、 clkt2 信号が
図７のパイプカウント回路へ入力されてから約3.4ｎｓ
後にインクリメントされる。インバータ４６８、４７
２、及び４７６はこの新しいデータを、約 0.1ｎｓ後に
ノード N25、N26 、及び N27 へ伝播させる。即ちノー
ド N25 - N27 は 3.5ｎｓ遅れで（インバータ列３５０
及び５６２による遅延、マルチプレクサ４５２／４５４
を通る遅延、及びインバータ４６８による遅延等によっ
て） PIPECNT0 、1 、2 の反転された移行に追随する。
使用する場合には、ライン CL1 には０が入力される。
さらに、モードレジスタ等を使用して待ち時間を２もし
くは３の何れかにプログラム可能に指定することができ
る。例えば、１つの特定実施例では、 MREG4 ライン上
に論理０を印加すると２の待ち時間が選択され、論理１
を印加すると３の待ち時間が選択されるようになってい
る。もし２の待ち時間が選択されれば、トランジスタ４
７８／４８０、４８６／４８８、及び４９４／４９６で
形成されているマルチプレクサの上側半分が動作可能に
なる。もし３の待ち時間が選択されれば、トランジスタ
４８２／４８４、４９０／４９２、及び４９８／５００
で形成されているマルチプレクサの下側半分が動作可能
になる。より多くの枝路を有する装置に使用するための
他の選択方式を使用して、より多くの考え得る待ち時間
を有する回路を作るのに使用することもできる。メモリ
設計は、ユーザがモードレジスタ等の中の値に上書きす
ることによって、導入された部分の待ち時間を変更でき
るように実現することができる。信号 PIPECNT0 及び P
IPECNT1 は、図７の PIPECNT 回路３３０から受信され
る。上書き PIPECNT2 信号はＮＯＲゲート５６４によっ
て生成され、 PIPECNT0もしくは PIPECNT1 の何れもが
高に選択されない場合に高に選択される。信号 PIPECNT
0 、 PIPECNT1 もしくは PIPECNT2 は、 clkt2 パルス
が高になった後に極めて迅速に状態を変化させてクロッ
クから出力までの高速アクセス時間を達成する。 clkt2
パルスは図７のインバータ鎖３５０によって遅延さ
れ、また図８のインバータ鎖５６２によって更に遅延さ
れて clkt2 の約 3.3ｎｓ後に正のパルスを発生する。
この遅延は、回路のメモリ部分を通るデータパルスの非
同期伝播遅延を追跡し、その遅延の 1/3 にほぼ等し
い。このパルスは PIPECNT 信号がインクリメントを完
了した後に発生し、それらが５ｎｓ後に再度インクリメ
ントできるようになる前に終了する。この正のパルス
は、トランジスタ対４５２／４５４、４５６／４５８、
及び４６０／４６２で形成されているマルチプレクサを
通して各 PIPECNT 出力の新しい状態を伝播させる。マ
ルチプレクサ出力のカウントデータは、 clkt2 信号が
図７のパイプカウント回路へ入力されてから約3.4ｎｓ
後にインクリメントされる。インバータ４６８、４７
２、及び４７６はこの新しいデータを、約 0.1ｎｓ後に
ノード N25、N26 、及び N27 へ伝播させる。即ちノー
ド N25 - N27 は 3.5ｎｓ遅れで（インバータ列３５０
及び５６２による遅延、マルチプレクサ４５２／４５４
を通る遅延、及びインバータ４６８による遅延等によっ
て） PIPECNT0 、1 、2 の反転された移行に追随する。
【００３８】マルチプレクサを通過した信号はインバー
タ対トランジスタ対４６６／４６８、４７０／４７２、
及び４７４／４７６で形成されているラッチによって維
持される。ノード N25 - N27 上のデータは非同期的に
ノード N28 - N30 へ伝播するが、どの入力 N25 - N27
が所与の出力 N28 - N30 を生成するかは選択された
待ち時間に依存する。例えば、もし２の待ち時間が選択
されれば、ノード N25からの信号がノード N28 へ渡さ
れる。ノード N26 上の信号はノード N29へ、またノー
ド N27 上の信号はノード N30 へ渡される。即ち、 P
IPECNT0 が高に選択されることによって適切な遅延の後
に信号 PIPECNTDEL1 は低にされる。 PIPECNTDEL2 は
PIPECNT1 の選択によってもたらされ、 PIPECNTDEL0
は PIPECNT2 に追随する。この信号配列を図２の舵取り
回路２００と共に使用する場合、読取りサイクルの開始
後に最初のクロックを受信すると出力パッド１５０にデ
ータが出力されるようになり、つまり図３に示すように
２の待ち時間が得られたことになる。３の待ち時間が選
択されると、ノード N25 - N27 上の信号はマルチプレ
クサの下側半分を通過する。即ち、ノード N25 からの
データはノード N29 へ渡され、ノード N26 からのデ
ータはノード N30 へ渡され、そしてノード N27 から
のデータはノード N28 へ渡される。この場合、 8.5ｎ
ｓ早く PIPECNT2 が選択されることによって信号 PIPEC
NTDEL1 は低にされる。 PIPECNTDEL2 は PIPECNT0 に
追随し、 PIPECNTDEL0 は PIPECNT1 に追随する。これ
により、読取りサイクルの開始から２クロック後にデー
タは回路２００によって出力パッド上に配置され、従っ
て図４に示すような３の待ち時間が得られることにな
る。
タ対トランジスタ対４６６／４６８、４７０／４７２、
及び４７４／４７６で形成されているラッチによって維
持される。ノード N25 - N27 上のデータは非同期的に
ノード N28 - N30 へ伝播するが、どの入力 N25 - N27
が所与の出力 N28 - N30 を生成するかは選択された
待ち時間に依存する。例えば、もし２の待ち時間が選択
されれば、ノード N25からの信号がノード N28 へ渡さ
れる。ノード N26 上の信号はノード N29へ、またノー
ド N27 上の信号はノード N30 へ渡される。即ち、 P
IPECNT0 が高に選択されることによって適切な遅延の後
に信号 PIPECNTDEL1 は低にされる。 PIPECNTDEL2 は
PIPECNT1 の選択によってもたらされ、 PIPECNTDEL0
は PIPECNT2 に追随する。この信号配列を図２の舵取り
回路２００と共に使用する場合、読取りサイクルの開始
後に最初のクロックを受信すると出力パッド１５０にデ
ータが出力されるようになり、つまり図３に示すように
２の待ち時間が得られたことになる。３の待ち時間が選
択されると、ノード N25 - N27 上の信号はマルチプレ
クサの下側半分を通過する。即ち、ノード N25 からの
データはノード N29 へ渡され、ノード N26 からのデ
ータはノード N30 へ渡され、そしてノード N27 から
のデータはノード N28 へ渡される。この場合、 8.5ｎ
ｓ早く PIPECNT2 が選択されることによって信号 PIPEC
NTDEL1 は低にされる。 PIPECNTDEL2 は PIPECNT0 に
追随し、 PIPECNTDEL0 は PIPECNT1 に追随する。これ
により、読取りサイクルの開始から２クロック後にデー
タは回路２００によって出力パッド上に配置され、従っ
て図４に示すような３の待ち時間が得られることにな
る。
【００３９】異なる待ち時間を選択することの効果は、
図３及び４のタイミング図を参照すると理解できる。図
４では３の待ち時間が選択され、 8.5ｎｓ早く PIPECNT
1 が選択されることによって信号 PIPECNTDEL0 は低に
されている。クロック０がこの読取りサイクルを開始さ
せ、クロック１はデータを枝路２（もし使用可能であれ
ば）からデータを選択し、そしてクロック２は枝路０か
らのデータを選択してこの読出したデータを枝路０内へ
舵取りする。従って、所望の３の待ち時間が達成されて
いる。図３では２の待ち時間が選択され、 8.5ｎｓ早く
PIPECNT2 が高に選択されることによって信号 PIPECNT
DEL0 は低にされている。この場合、クロック０が読取
りサイクルを開始させ、データを枝路０内へ舵取りす
る。クロック１は枝路０内のこのデータを出力として選
択し、２の待ち時間を達成する。この信号通路の配列に
より、異なる待ち時間の間で極めて効率的且つ簡単な選
択が可能になっている。勿論、どの PIPECNTDEL をどの
PIPECNT に追随させるかを選択するのに、他の論理手
段を使用することができる。例えば、ＮＡＮＤゲートも
しくはＮＯＲゲートのような組合わせ論理を使用して、
同じような手法で信号を選択することができる。
図３及び４のタイミング図を参照すると理解できる。図
４では３の待ち時間が選択され、 8.5ｎｓ早く PIPECNT
1 が選択されることによって信号 PIPECNTDEL0 は低に
されている。クロック０がこの読取りサイクルを開始さ
せ、クロック１はデータを枝路２（もし使用可能であれ
ば）からデータを選択し、そしてクロック２は枝路０か
らのデータを選択してこの読出したデータを枝路０内へ
舵取りする。従って、所望の３の待ち時間が達成されて
いる。図３では２の待ち時間が選択され、 8.5ｎｓ早く
PIPECNT2 が高に選択されることによって信号 PIPECNT
DEL0 は低にされている。この場合、クロック０が読取
りサイクルを開始させ、データを枝路０内へ舵取りす
る。クロック１は枝路０内のこのデータを出力として選
択し、２の待ち時間を達成する。この信号通路の配列に
より、異なる待ち時間の間で極めて効率的且つ簡単な選
択が可能になっている。勿論、どの PIPECNTDEL をどの
PIPECNT に追随させるかを選択するのに、他の論理手
段を使用することができる。例えば、ＮＡＮＤゲートも
しくはＮＯＲゲートのような組合わせ論理を使用して、
同じような手法で信号を選択することができる。
【００４０】適切な信号がノード N28、N29 、もしくは
N30 に到着すると、それは別の組のマルチプレクサ
（トランジスタ対５１４／５１６、５１８／５２０、及
び５２２／５２４で形成）を使用して回路の残余を通っ
て進められる。そのタイミングはタイミング信号 COUNT
DEL によって制御される。このタイミング信号は次の P
IPECNTDEL 信号で発生し、メモリに対して読取り要求が
行われてから適切な時間の後に先に発生した PIPECNTDE
L 信号を終了させるように設計されている。好ましい実
施例では、これらの信号は、データが I/O ライン上に
到着する直前に移行する。高周波数で動作している場合
には、正確なタイミングが絶対的に不可欠である。以下
の回路はこのシステムが必要とする正確なタイミングを
提供する。COUNTDEL 信号を生成するタイミング回路６
００の１つの特定実施例を図９に示す。I/O データを
回路２００（図２）の種々の枝路へ舵取りするのに使用
されるPIPECNTDEL 信号は正確なタイミングを必要とす
る。このタイミングは、 I/Oライン上の負データパルス
と共に発生するように調整しなければならない。カラム
デコーダ出力（ＤＲＡＭの）が選択されると、アクセス
トランジスタが選択されたカラムのビット及びビット#
を、先に同一電圧に平衡させたローカル I/O及び I/O#
ラインに結合する。ビット及びビット# ラインの一方が
高であり、他方が低である。差動的にノードへ供給され
る異なる電圧は、真の、及びその相補ローカル I/O ラ
イン間に差動電圧をゆっくり発生させる。十分なアナロ
グ信号が発生した後に、ダイナミック差動センス増幅器
６２２がこの差動電圧によって表されるデータをストロ
ーブする。センス増幅器ストローブは幅の狭いパルスで
あり、センス増幅器は、ローカル I/O 及び I/O# ライ
ンから受信した差動電圧の極性に依存して、真の、もし
くは相補（大域） I/O ラインの何れかに狭い負パルス
を出力する。信頼できる動作を行わせるためには、セン
ス増幅器をストローブする前に十分長く待機して十分な
信号が得られるようにすることが重要である。また、こ
れはメモリのアドレス・アクセス時間に付加されるか
ら、必要以上に長く待機しないことも重要である。セン
ス増幅器のストローブのタイミングを正確にするため
に、選択されたカラムのデコードが発生してから固定さ
れた遅延の後に、このタイミングを、ローカル I/O 差
動信号を発生させる信号に実際的に厳密に追随させる。
１つの特定実施例では、この固定された遅延は回路６０
０を使用して制御される。
N30 に到着すると、それは別の組のマルチプレクサ
（トランジスタ対５１４／５１６、５１８／５２０、及
び５２２／５２４で形成）を使用して回路の残余を通っ
て進められる。そのタイミングはタイミング信号 COUNT
DEL によって制御される。このタイミング信号は次の P
IPECNTDEL 信号で発生し、メモリに対して読取り要求が
行われてから適切な時間の後に先に発生した PIPECNTDE
L 信号を終了させるように設計されている。好ましい実
施例では、これらの信号は、データが I/O ライン上に
到着する直前に移行する。高周波数で動作している場合
には、正確なタイミングが絶対的に不可欠である。以下
の回路はこのシステムが必要とする正確なタイミングを
提供する。COUNTDEL 信号を生成するタイミング回路６
００の１つの特定実施例を図９に示す。I/O データを
回路２００（図２）の種々の枝路へ舵取りするのに使用
されるPIPECNTDEL 信号は正確なタイミングを必要とす
る。このタイミングは、 I/Oライン上の負データパルス
と共に発生するように調整しなければならない。カラム
デコーダ出力（ＤＲＡＭの）が選択されると、アクセス
トランジスタが選択されたカラムのビット及びビット#
を、先に同一電圧に平衡させたローカル I/O及び I/O#
ラインに結合する。ビット及びビット# ラインの一方が
高であり、他方が低である。差動的にノードへ供給され
る異なる電圧は、真の、及びその相補ローカル I/O ラ
イン間に差動電圧をゆっくり発生させる。十分なアナロ
グ信号が発生した後に、ダイナミック差動センス増幅器
６２２がこの差動電圧によって表されるデータをストロ
ーブする。センス増幅器ストローブは幅の狭いパルスで
あり、センス増幅器は、ローカル I/O 及び I/O# ライ
ンから受信した差動電圧の極性に依存して、真の、もし
くは相補（大域） I/O ラインの何れかに狭い負パルス
を出力する。信頼できる動作を行わせるためには、セン
ス増幅器をストローブする前に十分長く待機して十分な
信号が得られるようにすることが重要である。また、こ
れはメモリのアドレス・アクセス時間に付加されるか
ら、必要以上に長く待機しないことも重要である。セン
ス増幅器のストローブのタイミングを正確にするため
に、選択されたカラムのデコードが発生してから固定さ
れた遅延の後に、このタイミングを、ローカル I/O 差
動信号を発生させる信号に実際的に厳密に追随させる。
１つの特定実施例では、この固定された遅延は回路６０
０を使用して制御される。
【００４１】１つの特定実施例では、このタイミング回
路６００は８つのプレデコーダ出力GYA0 - GYA7 を受
信し、４つのＮＯＲゲート６０２−６０８、２つのＮＡ
ＮＤゲート６１０、６１２、及び１つのＮＯＲゲート６
１４からなる論理ＮＯＲ回路において一緒に論理和す
る。当業者には明白なように、多くのカラムデコーダの
出力を論理和してセンス増幅器ストローブタイミング信
号を生成することは実際的ではない。しかしながら、１
組８つの「８の中の１つ」のプレデコード出力（それら
のパルスの１つは最終カラムデコーダ出力パルスが高に
なる直前に高になる）を一緒に論理和することは実際的
である。これもまた当業者には明白なように、もし選択
されたラインパルスが高ではなく低であれば、論理ＮＡ
ＮＤ回路を使用してプレデコードライン内の信号を検出
することもできる。大域Ｙアドレスパルスの何れかが高
になるとＮＯＲゲート６０２−６０８の１つの出力が低
になり、ＮＡＮＤゲート６１０もしくは６１２の何れか
が高になるのでＮＯＲゲート６１４に低パルス出力を発
生させる。それ以前には、ＮＯＲゲート６１４の出力は
高であり、インバータ鎖６１６の出力は低であった。従
ってＮＯＲゲート６１４の出力が短時間（インバータ鎖
６１６の遅延に等しい）の間低に移行すると、ＮＯＲゲ
ート６１８は高パルスを出力する。このパルスは、例え
ば１ｎｓ幅のパルスであってよい。この狭いパルスを選
択したことにより、 I/O ライン上には狭いデータパル
スが発生する。 I/O ライン上のデータパルスが狭い
と、後述するようにタイミング余裕が改善される。この
パルスの先縁は、プレデコーダ入力の１つが発生（最終
列のデコードの発生にほぼ一致する）してから４論理遅
延後に発生させることができる。
路６００は８つのプレデコーダ出力GYA0 - GYA7 を受
信し、４つのＮＯＲゲート６０２−６０８、２つのＮＡ
ＮＤゲート６１０、６１２、及び１つのＮＯＲゲート６
１４からなる論理ＮＯＲ回路において一緒に論理和す
る。当業者には明白なように、多くのカラムデコーダの
出力を論理和してセンス増幅器ストローブタイミング信
号を生成することは実際的ではない。しかしながら、１
組８つの「８の中の１つ」のプレデコード出力（それら
のパルスの１つは最終カラムデコーダ出力パルスが高に
なる直前に高になる）を一緒に論理和することは実際的
である。これもまた当業者には明白なように、もし選択
されたラインパルスが高ではなく低であれば、論理ＮＡ
ＮＤ回路を使用してプレデコードライン内の信号を検出
することもできる。大域Ｙアドレスパルスの何れかが高
になるとＮＯＲゲート６０２−６０８の１つの出力が低
になり、ＮＡＮＤゲート６１０もしくは６１２の何れか
が高になるのでＮＯＲゲート６１４に低パルス出力を発
生させる。それ以前には、ＮＯＲゲート６１４の出力は
高であり、インバータ鎖６１６の出力は低であった。従
ってＮＯＲゲート６１４の出力が短時間（インバータ鎖
６１６の遅延に等しい）の間低に移行すると、ＮＯＲゲ
ート６１８は高パルスを出力する。このパルスは、例え
ば１ｎｓ幅のパルスであってよい。この狭いパルスを選
択したことにより、 I/O ライン上には狭いデータパル
スが発生する。 I/O ライン上のデータパルスが狭い
と、後述するようにタイミング余裕が改善される。この
パルスの先縁は、プレデコーダ入力の１つが発生（最終
列のデコードの発生にほぼ一致する）してから４論理遅
延後に発生させることができる。
【００４２】COUNTDEL の出力上の正のパルスは緩衝さ
れ、選択されたメモリアレイの選択されたセンス増幅器
だけをストローブするためにバッファ及び選択論理６２
０によって論理的に選択される。センス増幅器ストロー
ブはカラムを発生させるものと同一信号（ GYA0 - GYA7
の１つ）によって発生されるから、カラム選択に対す
るそのタイミングは極めて良好である。センス増幅器ス
トローブ信号は、カラムが発生してから約 2.5ｎｓ後に
生成され、差動信号を発生させるための時間を与えてい
る。センス増幅器及びその出力バッファの遅延の後、 C
OUNTDEL 上の正のパルスから約４ｎｓ後に、真の、もし
くは相補（大域） I/O ラインの何れかに２ｎｓ幅の負
データパルスが発生する。前述したように、 PIPECNTDE
L 信号は極めて正確なタイミングで前進させなければな
らない。所要のタイミング精度を達成するために、２つ
の別々の概念を使用する。第１に、 I/O 上のデータは
できる限り短いパルスとして発生させる。この短いパル
スは、 PIPECNTDEL が誤差を伴わずにインクリメントで
きる時間の窓を最大にする。この窓は、２ｎｓパルス
で、５ｎｓサイクル時間に対しては３ｎｓ幅である。も
しセンス増幅器が（パルスではなく）代替として論理レ
ベルを出力するものとすれば、 PIPECNTDEL をデータの
インクリメントと正確に同時にインクリメントさせて誤
差に対する余裕を残しておかなければならない。第２
に、センス増幅器ストローブタイミングをセットする
（ I/O もしくは I/O# の何れかに負パルスを生成す
る）のと同じ COUNTDEL 信号が、 PIPECNTDEL 信号の前
進のタイミングをセットするためにも使用される。勿
論、 COUNTDEL 以外の信号を使用することもできる。重
要なのは、データを適切に舵取りするために、同一の信
号を使用して I/O パルスの生成と、 PIPECNTDEL の前
進の両方を行わせることである。
れ、選択されたメモリアレイの選択されたセンス増幅器
だけをストローブするためにバッファ及び選択論理６２
０によって論理的に選択される。センス増幅器ストロー
ブはカラムを発生させるものと同一信号（ GYA0 - GYA7
の１つ）によって発生されるから、カラム選択に対す
るそのタイミングは極めて良好である。センス増幅器ス
トローブ信号は、カラムが発生してから約 2.5ｎｓ後に
生成され、差動信号を発生させるための時間を与えてい
る。センス増幅器及びその出力バッファの遅延の後、 C
OUNTDEL 上の正のパルスから約４ｎｓ後に、真の、もし
くは相補（大域） I/O ラインの何れかに２ｎｓ幅の負
データパルスが発生する。前述したように、 PIPECNTDE
L 信号は極めて正確なタイミングで前進させなければな
らない。所要のタイミング精度を達成するために、２つ
の別々の概念を使用する。第１に、 I/O 上のデータは
できる限り短いパルスとして発生させる。この短いパル
スは、 PIPECNTDEL が誤差を伴わずにインクリメントで
きる時間の窓を最大にする。この窓は、２ｎｓパルス
で、５ｎｓサイクル時間に対しては３ｎｓ幅である。も
しセンス増幅器が（パルスではなく）代替として論理レ
ベルを出力するものとすれば、 PIPECNTDEL をデータの
インクリメントと正確に同時にインクリメントさせて誤
差に対する余裕を残しておかなければならない。第２
に、センス増幅器ストローブタイミングをセットする
（ I/O もしくは I/O# の何れかに負パルスを生成す
る）のと同じ COUNTDEL 信号が、 PIPECNTDEL 信号の前
進のタイミングをセットするためにも使用される。勿
論、 COUNTDEL 以外の信号を使用することもできる。重
要なのは、データを適切に舵取りするために、同一の信
号を使用して I/O パルスの生成と、 PIPECNTDEL の前
進の両方を行わせることである。
【００４３】再び図８を参照する。 COUNTDEL パルスが
ＮＡＮＤゲート４４４を動作させるために使用されてい
ることが分かる。もし１の待ち時間が選択され、 COUNT
DEL信号パルスが高であれば、ＮＡＮＤゲート４４４は
負パルスを出力し、このパルスはインバータ４４６によ
って反転される。従って多分１ｎｓ幅の正パルスがイン
バータ４４６の出力に生成される。この正パルスによっ
てノード N28 - N30からのデータはトランジスタ対５１
４／５１６、５１８／５２０、及び５２２／５２４で形
成されるマルチプレクサを通って信号 PIPECNTDEL1、2
、もしくは 0になる。即ち、もし PIPECNTDEL0 を低
にするのであれば、ＮＡＮＤゲート５１２から論理０を
出力させ、それを（特定の時点に）トランジスタ５２２
及び５２４で形成されるマルチプレクサを通して伝播さ
せ、インバータラッチ５４０／５４２によってラッチさ
せ、インバータ５４２−５６０によって緩衝させ、そし
てPIPECNTDEL0 として出力させる。 COUNTDEL から PI
PECNTDEL0（もしくは PIPECNTDEL1 または 2）までの
合計遅延は約 2.5ｎｓである。これは、ＮＡＮＤゲート
４４４、インバータ４４６、ＮＭＯＳトランジスタ５２
２、及びインバータ５４２、５５６、５５８、及び５６
０を通る遅延である。この 2.5ｎｓの遅延はCOUNTDEL
から狭い I/O データパルスの先縁までの 4.0ｎｓより
も小さくなるように特に選択されているのである。従っ
て、 PIPECNTDEL 信号は I/O ラインパルスが低になる
直前にインクリメントされる。 PIPECNTDEL 信号は比較
的長い持続時間であり、１クロックサイクル時間の間有
効に留まっている。これは、 I/O パルスが到着できる
ようにする窓を作るのに役立つ。
ＮＡＮＤゲート４４４を動作させるために使用されてい
ることが分かる。もし１の待ち時間が選択され、 COUNT
DEL信号パルスが高であれば、ＮＡＮＤゲート４４４は
負パルスを出力し、このパルスはインバータ４４６によ
って反転される。従って多分１ｎｓ幅の正パルスがイン
バータ４４６の出力に生成される。この正パルスによっ
てノード N28 - N30からのデータはトランジスタ対５１
４／５１６、５１８／５２０、及び５２２／５２４で形
成されるマルチプレクサを通って信号 PIPECNTDEL1、2
、もしくは 0になる。即ち、もし PIPECNTDEL0 を低
にするのであれば、ＮＡＮＤゲート５１２から論理０を
出力させ、それを（特定の時点に）トランジスタ５２２
及び５２４で形成されるマルチプレクサを通して伝播さ
せ、インバータラッチ５４０／５４２によってラッチさ
せ、インバータ５４２−５６０によって緩衝させ、そし
てPIPECNTDEL0 として出力させる。 COUNTDEL から PI
PECNTDEL0（もしくは PIPECNTDEL1 または 2）までの
合計遅延は約 2.5ｎｓである。これは、ＮＡＮＤゲート
４４４、インバータ４４６、ＮＭＯＳトランジスタ５２
２、及びインバータ５４２、５５６、５５８、及び５６
０を通る遅延である。この 2.5ｎｓの遅延はCOUNTDEL
から狭い I/O データパルスの先縁までの 4.0ｎｓより
も小さくなるように特に選択されているのである。従っ
て、 PIPECNTDEL 信号は I/O ラインパルスが低になる
直前にインクリメントされる。 PIPECNTDEL 信号は比較
的長い持続時間であり、１クロックサイクル時間の間有
効に留まっている。これは、 I/O パルスが到着できる
ようにする窓を作るのに役立つ。
【００４４】図８の回路４４０の１つの特定実施例の種
々のノードにおけるタイミングは、以下のように要約す
ることができる。 PIPECNT0 、1 、2 は、あるクロック
の各立ち上がり縁の後に迅速に進められる。マルチプレ
クサ４５２／４５４等は、クロックの立ち上がり縁から
約 3.3ｎｓ後に動作可能にされる。ＮＡＮＤゲート５０
４−５１２の出力は、マルチプレクサ４５２／４５４等
が動作可能にされてから約 1.2ｎｓ、即ちクロックの立
ち上がり縁から約 4.5ｎｓ後にインクリメントされる。
分離した通路内において、信号 COUNTDEL パルスはクロ
ックの発生後約６ｎｓに正に立ち上がり、１ｎｓ後に立
ち下がる。インバータ４４６は、クロックの 6.5ｎｓ後
に始まる正の１ｎｓ幅のパルスを出力する。この時点
に、マルチプレクサ５１４／５１６等が動作可能にな
り、 2.0ｎｓ早く（クロックから 4.5ｎｓ後に）有効に
なるＮＡＮＤゲート５０４、５０８、５１２からのデー
タを通過させる。最後に、 PIPECNTDEL 出力は、クロッ
クの 8.5ｎｓ後にマルチプレクサ５１４／５１６等が動
作可能になってから２ｎｓ後にインクリメントされる。
最も重要なのは、それらが２ｎｓ幅の I/O パルスが到
着する 1.5ｎｓ前にインクリメントされることである。
サイクル時間が５ｎｓの場合、 PIPECNTDEL 信号は、こ
れも５ｎｓ後に、即ち２ｎｓ幅の I/O データパルスの
終わりから約 1.5ｎｓ後にインクリメントされる。従っ
て、５ｎｓサイクル時間においては、各 PIPECNTDEL は
I/O データパルスの両側の 1.5ｎｓの間有効になり、
出現し、消滅して I/O データを適切に舵取りする。こ
のパルスは、抵抗性の I/O ラインの遠い端における立
ち上がり及び立ち下がり時間がかなり遅いために、多分
１ｎｓ幅ではなく、２ｎｓ幅である。同様に、インバー
タ５０４−５１２の出力は、インバータ４４６の出力に
おける１ｎｓ幅のパルスの両側に２ｎｓの間有効であ
る。従ってＮＡＮＤゲート５０４、５０８、５１２の出
力へのデータの到着が２ｎｓだけ早くても、もしくは遅
くても PIPECNTDEL のタイミングに変化を与えることは
ない。これらの余裕によって、 PIPECNTDEL 信号のタイ
ミングの調整が可能になり、またこのパイプライン化の
方法が実現可能になるのである。
々のノードにおけるタイミングは、以下のように要約す
ることができる。 PIPECNT0 、1 、2 は、あるクロック
の各立ち上がり縁の後に迅速に進められる。マルチプレ
クサ４５２／４５４等は、クロックの立ち上がり縁から
約 3.3ｎｓ後に動作可能にされる。ＮＡＮＤゲート５０
４−５１２の出力は、マルチプレクサ４５２／４５４等
が動作可能にされてから約 1.2ｎｓ、即ちクロックの立
ち上がり縁から約 4.5ｎｓ後にインクリメントされる。
分離した通路内において、信号 COUNTDEL パルスはクロ
ックの発生後約６ｎｓに正に立ち上がり、１ｎｓ後に立
ち下がる。インバータ４４６は、クロックの 6.5ｎｓ後
に始まる正の１ｎｓ幅のパルスを出力する。この時点
に、マルチプレクサ５１４／５１６等が動作可能にな
り、 2.0ｎｓ早く（クロックから 4.5ｎｓ後に）有効に
なるＮＡＮＤゲート５０４、５０８、５１２からのデー
タを通過させる。最後に、 PIPECNTDEL 出力は、クロッ
クの 8.5ｎｓ後にマルチプレクサ５１４／５１６等が動
作可能になってから２ｎｓ後にインクリメントされる。
最も重要なのは、それらが２ｎｓ幅の I/O パルスが到
着する 1.5ｎｓ前にインクリメントされることである。
サイクル時間が５ｎｓの場合、 PIPECNTDEL 信号は、こ
れも５ｎｓ後に、即ち２ｎｓ幅の I/O データパルスの
終わりから約 1.5ｎｓ後にインクリメントされる。従っ
て、５ｎｓサイクル時間においては、各 PIPECNTDEL は
I/O データパルスの両側の 1.5ｎｓの間有効になり、
出現し、消滅して I/O データを適切に舵取りする。こ
のパルスは、抵抗性の I/O ラインの遠い端における立
ち上がり及び立ち下がり時間がかなり遅いために、多分
１ｎｓ幅ではなく、２ｎｓ幅である。同様に、インバー
タ５０４−５１２の出力は、インバータ４４６の出力に
おける１ｎｓ幅のパルスの両側に２ｎｓの間有効であ
る。従ってＮＡＮＤゲート５０４、５０８、５１２の出
力へのデータの到着が２ｎｓだけ早くても、もしくは遅
くても PIPECNTDEL のタイミングに変化を与えることは
ない。これらの余裕によって、 PIPECNTDEL 信号のタイ
ミングの調整が可能になり、またこのパイプライン化の
方法が実現可能になるのである。
【００４５】図８の回路４４０の１つの特定実施例で
は、ＮＡＮＤゲート５０４、５０８、及び５１２の出力
を不能にするために読取り信号を使用することができ
る。即ちもし読取りサイクルが活動状態になければ、信
号ライン READ 上に低信号を印加するとＮＡＮＤゲート
５０４、５０８、もしくは５１２の出力の全てが論理１
になる。どの PIPECNTDEL 信号も低にならず、そして、
これらの信号を切り替える電力は消費されない。図１０
に、本発明によるリセット回路６３０の１つの特定実施
例を示す。パイプラインリセット回路６３０は、本発明
の舵取り回路２００への入力である RESET0 - 2 信号を
生成するために使用される。 RESET0 信号（正パルス）
は回路２００（図２）のノード N01 及び N04 を低に
リセットし、ノード NO13 を高にリセットする。この枝
路０のリセットは、枝路０からデータを出力するサイク
ルに続くサイクル内で早めに発生する。即ち、それは、
枝路０が最早出力として選択されなくなった直後の、出
力として枝路１を選択するサイクル内で早めに発生す
る。しかしながら、 RESET0 パルスは、新しいデータが
I/O もしくは I/O#から枝路０内へ舵取りされる前に
終了する。回路６３０は、前述したようにサイクル内で
早めに正パルスを出力するクロック信号 clkt2 によっ
て駆動される。インバータ鎖６４４によって遅延が付加
される。鎖内のインバータの数は、パイプカウントが次
のカウントへ進んだ後にリセット信号が生成されるよう
に選択されている。例えば図２の回路２００の記憶ノー
ド N01 もしくは N04 は、 PIPECNT0 が選択解除され
た後のある点において低にリセットする必要があるが、
このリセットは新しいデータが PIPECNTDEL0 によって
舵取りされてノード N01もしくは N04 を高にセットす
る前に終了しなければならない。１つの特定実施例で
は、リセット回路６３０は、クロックの受信から多分３
ｎｓ後に正パルスがインバータ鎖６４４の出力に発生す
るように調整されている。この時点に信号 PIPECNT0 、
1 、もしくは 2 の１つが丁度高に選択される。従っ
て、ＮＡＮＤゲート６３２−６３６の１つの出力が低に
なる。例えば、もし PIPECNT1 が丁度高に選択されてい
れば、ＮＡＮＤゲート６３２は低パルスを出力し、 RES
ET0 は高パルスを出力し、このパルスは新しいデータが
枝路０内へ舵取りされる前に終了する。他の RESET 信
号（１及び２）は、このサイクルにはリセットパルスを
発生しない。同様にして PIPECNT2 信号が選択されると
RESET1 信号が生成され、PIPECNT0 信号が選択される
と RESET2 信号が生成される。 RESET 信号の生成の相
対タイミングは変更することができる。しかしながら、
各 RESET 信号は、その枝路が最早出力として選択され
なくなった後に発生し、新しいデータがその枝路に到着
する前に終了しなければならない。
は、ＮＡＮＤゲート５０４、５０８、及び５１２の出力
を不能にするために読取り信号を使用することができ
る。即ちもし読取りサイクルが活動状態になければ、信
号ライン READ 上に低信号を印加するとＮＡＮＤゲート
５０４、５０８、もしくは５１２の出力の全てが論理１
になる。どの PIPECNTDEL 信号も低にならず、そして、
これらの信号を切り替える電力は消費されない。図１０
に、本発明によるリセット回路６３０の１つの特定実施
例を示す。パイプラインリセット回路６３０は、本発明
の舵取り回路２００への入力である RESET0 - 2 信号を
生成するために使用される。 RESET0 信号（正パルス）
は回路２００（図２）のノード N01 及び N04 を低に
リセットし、ノード NO13 を高にリセットする。この枝
路０のリセットは、枝路０からデータを出力するサイク
ルに続くサイクル内で早めに発生する。即ち、それは、
枝路０が最早出力として選択されなくなった直後の、出
力として枝路１を選択するサイクル内で早めに発生す
る。しかしながら、 RESET0 パルスは、新しいデータが
I/O もしくは I/O#から枝路０内へ舵取りされる前に
終了する。回路６３０は、前述したようにサイクル内で
早めに正パルスを出力するクロック信号 clkt2 によっ
て駆動される。インバータ鎖６４４によって遅延が付加
される。鎖内のインバータの数は、パイプカウントが次
のカウントへ進んだ後にリセット信号が生成されるよう
に選択されている。例えば図２の回路２００の記憶ノー
ド N01 もしくは N04 は、 PIPECNT0 が選択解除され
た後のある点において低にリセットする必要があるが、
このリセットは新しいデータが PIPECNTDEL0 によって
舵取りされてノード N01もしくは N04 を高にセットす
る前に終了しなければならない。１つの特定実施例で
は、リセット回路６３０は、クロックの受信から多分３
ｎｓ後に正パルスがインバータ鎖６４４の出力に発生す
るように調整されている。この時点に信号 PIPECNT0 、
1 、もしくは 2 の１つが丁度高に選択される。従っ
て、ＮＡＮＤゲート６３２−６３６の１つの出力が低に
なる。例えば、もし PIPECNT1 が丁度高に選択されてい
れば、ＮＡＮＤゲート６３２は低パルスを出力し、 RES
ET0 は高パルスを出力し、このパルスは新しいデータが
枝路０内へ舵取りされる前に終了する。他の RESET 信
号（１及び２）は、このサイクルにはリセットパルスを
発生しない。同様にして PIPECNT2 信号が選択されると
RESET1 信号が生成され、PIPECNT0 信号が選択される
と RESET2 信号が生成される。 RESET 信号の生成の相
対タイミングは変更することができる。しかしながら、
各 RESET 信号は、その枝路が最早出力として選択され
なくなった後に発生し、新しいデータがその枝路に到着
する前に終了しなければならない。
【００４６】１の待ち時間が選択されると、インバータ
６３１は低出力を供給し、各 RESET0 - 2 は高出力にな
る。この場合、図２の動作不能にされた回路２００の全
てのノード N01、N02 、N03 、N04 、N05 、及び N06
は低にリセットされ続ける。リセット信号の電圧は変化
せず、従って電力が節約される。殆どのメモリ回路は、
例えばこのチップと並列の他の同様メモリチップが選択
されたような時には、出力を開回路にするように要求さ
れる。所与のクロックサイクルがデータを出力するの
か、もしくは開回路状態を提供するのかを決定するため
の論理は、当分野においては公知である。本発明の目的
から、この情報はそれが効力を生ずるサイクルの開始の
前に有効になる必要がある。 OUTEN（出力可能化）と呼
ぶ信号があるサイクルの終わりに発生する（高になる）
と、前述したように次の有効データが次のクロックで出
力されるようになる。開回路出力を得るために、図６の
回路３００において OUTOFF が高になる。この高レベル
はインバータ３０２によって反転され、ＰＭＯＳトラン
ジスタ３０４へ低入力を供給する。これはノード PULLU
P を高に引上げ、出力ＰＭＯＳトランジスタ３１４をタ
ーンオフさせる。 OUTOFF が高レベルになるとＮＭＯＳ
トランジスタ３１６がターンオンしてノード PULLDN を
低に引下げ、出力ＮＭＯＳトランジスタ３１８をターン
オフさせる。トランジスタ３１４及び３１８がオフであ
ると、出力は開回路である。
６３１は低出力を供給し、各 RESET0 - 2 は高出力にな
る。この場合、図２の動作不能にされた回路２００の全
てのノード N01、N02 、N03 、N04 、N05 、及び N06
は低にリセットされ続ける。リセット信号の電圧は変化
せず、従って電力が節約される。殆どのメモリ回路は、
例えばこのチップと並列の他の同様メモリチップが選択
されたような時には、出力を開回路にするように要求さ
れる。所与のクロックサイクルがデータを出力するの
か、もしくは開回路状態を提供するのかを決定するため
の論理は、当分野においては公知である。本発明の目的
から、この情報はそれが効力を生ずるサイクルの開始の
前に有効になる必要がある。 OUTEN（出力可能化）と呼
ぶ信号があるサイクルの終わりに発生する（高になる）
と、前述したように次の有効データが次のクロックで出
力されるようになる。開回路出力を得るために、図６の
回路３００において OUTOFF が高になる。この高レベル
はインバータ３０２によって反転され、ＰＭＯＳトラン
ジスタ３０４へ低入力を供給する。これはノード PULLU
P を高に引上げ、出力ＰＭＯＳトランジスタ３１４をタ
ーンオフさせる。 OUTOFF が高レベルになるとＮＭＯＳ
トランジスタ３１６がターンオンしてノード PULLDN を
低に引下げ、出力ＮＭＯＳトランジスタ３１８をターン
オフさせる。トランジスタ３１４及び３１８がオフであ
ると、出力は開回路である。
【００４７】電力を節約するためには、この出力不能化
サイクル中に、どのトランジスタもPULLUP を低に引下
げないように、もしくは PULLDN を高に引上げないよう
にする必要がある。暫時図２の回路２００に戻って、 P
IPECNT が進む（例えば、 PIPECNT1 から PIPECNT2
へ）と、 PIPECNT1 は速やかに高を選択して枝路０のＰ
ＭＯＳトランジスタ２３０Ａ及び２４４Ａをターンオフ
させ、 PIPECNT2 は速やかに低へ選択解除されてこれも
また枝路０のＮＭＯＳトランジスタ２３４Ａ、２２６
Ａ、及び２４０Ａをターンオフさせる。即ち、回路２０
０の先に選択されていた枝路０が PULLUP を低に、もし
くは PULLDN を高にし続けることを阻止される。しかし
ながら、 PIPECNT1 が選択されている間は枝路１からの
データが、この出力不能化サイクル中に PULLUP を低
に、もしくは PULLDN を高にしようとはしない。これ
は、たとえ PIPECNT1 が高に選択されていても、この出
力不能化サイクル中に PCNT1 を低に維持することによ
って達成される。 PIPECNT1 は高に選択されて、上述し
たように、先に選択されていた枝路のＰＭＯＳトランジ
スタ２３０Ａ及び２４４Ｂをターンオフさせなければな
らない。開回路出力を有するサイクルでは、たとえ信号
PIPECNT0 - 2 が高に選択されていても、 PCNT0 - 2の
全ては低である。
サイクル中に、どのトランジスタもPULLUP を低に引下
げないように、もしくは PULLDN を高に引上げないよう
にする必要がある。暫時図２の回路２００に戻って、 P
IPECNT が進む（例えば、 PIPECNT1 から PIPECNT2
へ）と、 PIPECNT1 は速やかに高を選択して枝路０のＰ
ＭＯＳトランジスタ２３０Ａ及び２４４Ａをターンオフ
させ、 PIPECNT2 は速やかに低へ選択解除されてこれも
また枝路０のＮＭＯＳトランジスタ２３４Ａ、２２６
Ａ、及び２４０Ａをターンオフさせる。即ち、回路２０
０の先に選択されていた枝路０が PULLUP を低に、もし
くは PULLDN を高にし続けることを阻止される。しかし
ながら、 PIPECNT1 が選択されている間は枝路１からの
データが、この出力不能化サイクル中に PULLUP を低
に、もしくは PULLDN を高にしようとはしない。これ
は、たとえ PIPECNT1 が高に選択されていても、この出
力不能化サイクル中に PCNT1 を低に維持することによ
って達成される。 PIPECNT1 は高に選択されて、上述し
たように、先に選択されていた枝路のＰＭＯＳトランジ
スタ２３０Ａ及び２４４Ｂをターンオフさせなければな
らない。開回路出力を有するサイクルでは、たとえ信号
PIPECNT0 - 2 が高に選択されていても、 PCNT0 - 2の
全ては低である。
【００４８】PCNT0 - 2 信号は、図１１の回路６５０
において PIPECNT0 - 2 信号から導出される。以下に説
明するように、もし１つのサイクルの終わりに OUTEN
が高であれば、信号 PCNT0 - 2 は次のクロックに信号
PIPECNT0 - 2 の高にそれぞれ追随する。これは、１よ
り大きい待ち時間で説明済の動作を与える。しかしなが
ら、もし１つのサイクルの終わりに OUTEN が低であれ
ば、信号 PCNT0 - 2は、その対応信号 PIPECNT0 - 2 が
次のサイクルに高に選択されると低を維持する。PIPECN
T0 が高に選択されるサイクルの終わりには、 OUTEN
は高もしくは低であり、それぞれ、次のサイクルの出力
を可能化もしくは不能化する。もし OUTEN が低であ
り、 PIPECNT0 が高であれば、トランジスタ６６８は小
さいインバータ６７４をオーバパワーしてノード N42
を低に引下げる。この時点にはＮＭＯＳトランジスタ６
７２はオフであり、インバータ６７６はノード N43 を
高に駆動する。インバータ６７４及び６７６は PIPECNT
0 が低に移行した後もこの状態を維持する。一方、もし
OUTEN が高であり、 PIPECNT0 が高であれば、ＮＭＯ
Ｓトランジスタ６７０及び６７２は共にオンであり、イ
ンバータ６７６をオーバパワーしてノード N43 を接地
に引下げる。インバータ６７４はノード N42を高に駆動
し、 PIPECNT0 が低に移行した後もこの状態をラッチ
し、維持する。従って、次のクロックで PIPECNT0 が低
に移行すると、インバータ６７４及び６７６からなるラ
ッチは最早状態を変えることはできず、それに代わって
PIPECNT0 が低に切り替わる直前の OUTEN の値を表す
データを維持する。
において PIPECNT0 - 2 信号から導出される。以下に説
明するように、もし１つのサイクルの終わりに OUTEN
が高であれば、信号 PCNT0 - 2 は次のクロックに信号
PIPECNT0 - 2 の高にそれぞれ追随する。これは、１よ
り大きい待ち時間で説明済の動作を与える。しかしなが
ら、もし１つのサイクルの終わりに OUTEN が低であれ
ば、信号 PCNT0 - 2は、その対応信号 PIPECNT0 - 2 が
次のサイクルに高に選択されると低を維持する。PIPECN
T0 が高に選択されるサイクルの終わりには、 OUTEN
は高もしくは低であり、それぞれ、次のサイクルの出力
を可能化もしくは不能化する。もし OUTEN が低であ
り、 PIPECNT0 が高であれば、トランジスタ６６８は小
さいインバータ６７４をオーバパワーしてノード N42
を低に引下げる。この時点にはＮＭＯＳトランジスタ６
７２はオフであり、インバータ６７６はノード N43 を
高に駆動する。インバータ６７４及び６７６は PIPECNT
0 が低に移行した後もこの状態を維持する。一方、もし
OUTEN が高であり、 PIPECNT0 が高であれば、ＮＭＯ
Ｓトランジスタ６７０及び６７２は共にオンであり、イ
ンバータ６７６をオーバパワーしてノード N43 を接地
に引下げる。インバータ６７４はノード N42を高に駆動
し、 PIPECNT0 が低に移行した後もこの状態をラッチ
し、維持する。従って、次のクロックで PIPECNT0 が低
に移行すると、インバータ６７４及び６７６からなるラ
ッチは最早状態を変えることはできず、それに代わって
PIPECNT0 が低に切り替わる直前の OUTEN の値を表す
データを維持する。
【００４９】PIPECNT0 が低に移行した時にもし OUTEN
が低であれば（ PIPECNT1 が発生した時に出力を不能
化するために）、ノード N42 は低になり、ノード N43
は高になる。 N42 が低であるのでＮＭＯＳトランジ
スタ６７８はオフになり、 N43 が高であるのでＰＭＯ
Ｓトランジスタ６８０もオフになる。この時点には N43
が高であるのでトランジスタ６８８はオンになり、 P
CNT1 を低に保つ。このように、先行サイクルの終わり
には OUTEN が低であるので PCNT1 は次のサイクルに
PIPECNT1 の高には追随しないから、新しいデータは枝
路１からは回路２００（図２）の出力に現れない。 PIP
ECNT1 が高に移行すると、図示してない他の回路が回路
３００（図６）の OUTOFF を高に駆動する。これは PUL
LUP を高に駆動し、 PULLDN を低に駆動して出力を開回
路にする。一方、もし先行サイクルの終わりに OUTEN
が高であれば（ PIPECNT0 が高である時に）、ノード N
42 は高になり、ノード N43 は低になる（図１１）。
この場合、トランジスタ６７８及び６８０がオンにな
り、トランジスタ６８８がオフになる。従って、 PCNT1
は PIPECNT1 の高に追随し、次のサイクルの終わりに
は PIPECNT1 の低に追随する（ PIPECNT0 は未だに低で
ある）。 PCNT1 が高に選択されているので、回路２０
０（図２）のノード N02 もしくは N05 からのデータ
がノード PULLUP 及び PULLDN を共に引上げるか、もし
くは共に引下げる。同様にして、 PCNT0 及び 2 は、
PIPECNT0 及び 2 （それらが選択された時に）にそれ
ぞれ、追随するか、もしくは追随しないの何れかであ
る。
が低であれば（ PIPECNT1 が発生した時に出力を不能
化するために）、ノード N42 は低になり、ノード N43
は高になる。 N42 が低であるのでＮＭＯＳトランジ
スタ６７８はオフになり、 N43 が高であるのでＰＭＯ
Ｓトランジスタ６８０もオフになる。この時点には N43
が高であるのでトランジスタ６８８はオンになり、 P
CNT1 を低に保つ。このように、先行サイクルの終わり
には OUTEN が低であるので PCNT1 は次のサイクルに
PIPECNT1 の高には追随しないから、新しいデータは枝
路１からは回路２００（図２）の出力に現れない。 PIP
ECNT1 が高に移行すると、図示してない他の回路が回路
３００（図６）の OUTOFF を高に駆動する。これは PUL
LUP を高に駆動し、 PULLDN を低に駆動して出力を開回
路にする。一方、もし先行サイクルの終わりに OUTEN
が高であれば（ PIPECNT0 が高である時に）、ノード N
42 は高になり、ノード N43 は低になる（図１１）。
この場合、トランジスタ６７８及び６８０がオンにな
り、トランジスタ６８８がオフになる。従って、 PCNT1
は PIPECNT1 の高に追随し、次のサイクルの終わりに
は PIPECNT1 の低に追随する（ PIPECNT0 は未だに低で
ある）。 PCNT1 が高に選択されているので、回路２０
０（図２）のノード N02 もしくは N05 からのデータ
がノード PULLUP 及び PULLDN を共に引上げるか、もし
くは共に引下げる。同様にして、 PCNT0 及び 2 は、
PIPECNT0 及び 2 （それらが選択された時に）にそれ
ぞれ、追随するか、もしくは追随しないの何れかであ
る。
【００５０】以上のように、回路６５０は、 PIPECNT
信号が選択されている時に出力データを供給させるため
に回路２００の枝路を動作可能にする、もしくは PIPEC
NT信号が選択されている時にその枝路を動作不能にする
ための効率的且つ小型の回路を提供している。以上が本
発明の特定実施例の完全な説明であるが、種々の変更を
施すことが可能である。例えば、システムには別の回路
枝路を設けて１から４までの待ち時間を有するメモリシ
ステムから出力を発生できるようにすることが可能であ
る。また更に、上述した回路は多くの待ち時間の何れか
を支援するように複製することができる。パイプライン
は多くの同期メモリ製品と共に使用することが可能であ
る。回路は低が活動状態、もしくは高が活動状態である
装置に適応させることができる。また回路は正及び／ま
たは負の縁でトリガされるように適応させることも可能
である。幾つかの例において特定のチャネル幅を記載し
たが、これらのパラメタは本発明による１つの特定実施
例に関連させたに過ぎない。当業者ならばこの明細書に
よってチャネル幅及びトランジスタの型を特定の要求に
適合させるように変更することが可能であろう。
信号が選択されている時に出力データを供給させるため
に回路２００の枝路を動作可能にする、もしくは PIPEC
NT信号が選択されている時にその枝路を動作不能にする
ための効率的且つ小型の回路を提供している。以上が本
発明の特定実施例の完全な説明であるが、種々の変更を
施すことが可能である。例えば、システムには別の回路
枝路を設けて１から４までの待ち時間を有するメモリシ
ステムから出力を発生できるようにすることが可能であ
る。また更に、上述した回路は多くの待ち時間の何れか
を支援するように複製することができる。パイプライン
は多くの同期メモリ製品と共に使用することが可能であ
る。回路は低が活動状態、もしくは高が活動状態である
装置に適応させることができる。また回路は正及び／ま
たは負の縁でトリガされるように適応させることも可能
である。幾つかの例において特定のチャネル幅を記載し
たが、これらのパラメタは本発明による１つの特定実施
例に関連させたに過ぎない。当業者ならばこの明細書に
よってチャネル幅及びトランジスタの型を特定の要求に
適合させるように変更することが可能であろう。
【００５１】従って、本発明の開示は例示に過ぎず、特
許請求の範囲に記載の本発明の範囲を限定するものでは
ないことを理解されたい。
許請求の範囲に記載の本発明の範囲を限定するものでは
ないことを理解されたい。
【図１】本発明の１つの特定実施例による舵取り回路の
一部分の簡易回路図である。
一部分の簡易回路図である。
【図２】本発明の１つの特定実施例による舵取り回路の
回路図である。
回路図である。
【図３】２の待ち時間が選択された場合の図２の回路の
タイミング図である。
タイミング図である。
【図４】３の待ち時間が選択された場合の図２の回路の
タイミング図である。
タイミング図である。
【図５】１の待ち時間が選択された場合の舵取り信号の
ための代替回路である。
ための代替回路である。
【図６】図２及び５の回路の出力を出力パッドまで伝播
させる出力回路である。
させる出力回路である。
【図７】図２の回路内に使用するパイプカウントを生成
するパイプカウント生成回路である。
するパイプカウント生成回路である。
【図８】図２の回路内に使用する遅延信号を生成するパ
イプカウント遅延回路である。
イプカウント遅延回路である。
【図９】本発明の１実施例と共に使用するタイミング信
号を作るカウント遅延生成回路である。
号を作るカウント遅延生成回路である。
【図１０】図２の回路をリセットするために使用される
リセット生成回路である。
リセット生成回路である。
【図１１】図２の回路と共に使用するパイプライン可能
化回路である。
化回路である。
１００ 舵取り回路 １１０ 遅延回路 １１２ 待ち時間選択回路 １１８ 出力可能化回路 １５０ 出力パッド ２００ 舵取り回路 ２８０ 舵取り回路 ３００ 出力回路 ３３０ パイプカウント生成回路 ４４０ パイプカウント遅延回路 ６００ タイミング回路 ６２０ バッファ及び選択論理 ６２２ 差動センス増幅器 ６３０ リセット回路 ６５０ パイプライン可能化回路
Claims (56)
- 【請求項１】クロック入力から受けた第１のクロックに
よって、データを発生する読取りサイクルを開始するよ
うになっている、同期メモリ装置内に使用する集積回路
において、 上記第１のクロックによって開始された上記読取りサイ
クルによって読出された上記データを、あるレジスタの
複数の枝路の中の表明された１つの枝路へ舵取りする舵
取り手段と、 次のクロックを受信した時に、上記表明された枝路内に
記憶されている上記読取りサイクルからの上記データを
出力として選択する選択手段とを備えていることを特徴
とする集積回路。 - 【請求項２】上記データは、パルスの形状である請求項
１に記載の回路。 - 【請求項３】上記各枝路は第１及び第２のラッチをも含
み、上記第１のラッチは論理“１”に応答し、上記第２
のラッチは論理“０”に応答する請求項３に記載の回
路。 - 【請求項４】上記第１及び第２のラッチは、ある読取り
サイクルの開始時にリセットされる請求項３に記載の回
路。 - 【請求項５】出力カウントを発生する回り込みカウンタ
をも備え、上記出力カウントは上記クロックのサイクル
毎に変化する請求項１に記載の回路。 - 【請求項６】上記カウンタからの第１のカウント状態が
上記第１のクロックによって生成され、上記第１のカウ
ント状態は、上記舵取り手段に、上記レジスタの上記複
数の枝路の上記表明された１つへデータを舵取りさせる
ために使用され、 上記第１のクロックからある数のクロックサイクルの後
に発生する上記カウンタからの第２のカウント状態は、
上記表明された枝路内に記憶されている上記データを出
力として選択するために上記選択手段によって使用され
る請求項５に記載の回路。 - 【請求項７】上記クロックサイクルの数は１である請求
項６に記載の回路。 - 【請求項８】上記クロックサイクルの数は２である請求
項６に記載の回路。 - 【請求項９】上記クロックサイクルの数はプログラム可
能にセットできる請求項６に記載の回路。 - 【請求項１０】上記クロックサイクルの数は１もしくは
２にプログラム可能にセットできる請求項６に記載の回
路。 - 【請求項１１】上記クロックサイクルの数は０、１もし
くは２にプログラム可能にセットできる請求項６に記載
の回路。 - 【請求項１２】上記クロックサイクルの数は１より大き
くすることができる請求項６に記載の回路。 - 【請求項１３】上記クロックサイクルの数は１より大き
くプログラム可能にセットできる請求項６に記載の回
路。 - 【請求項１４】上記カウンタからの第１のカウント状態
が上記第１のクロックによって生成され、上記第１のカ
ウント状態は、上記舵取り手段に、上記レジスタの上記
複数の枝路の上記表明された１つへデータを舵取りさせ
るために使用され、 上記カウンタからの第２のカウント状態が第２のクロッ
クによって生成され、上記第２のカウント状態は、上記
舵取り手段に、上記レジスタの上記複数の枝路の第２の
表明された１つへデータを舵取りさせるために使用さ
れ、 上記カウンタからの第３のカウント状態は、上記表明さ
れた枝路内に記憶されている上記データを出力として選
択するために上記選択手段によって使用され、 上記カウンタからの第４のカウント状態は、上記第２の
表明された枝路内に記憶されている上記第２のデータを
出力として選択するために上記選択手段によって使用さ
れる請求項５に記載の回路。 - 【請求項１５】上記第３のカウント状態は、上記第２の
カウント状態と同一のクロックサイクルに発生する請求
項１４に記載の回路。 - 【請求項１６】上記第３のカウント状態は、上記第２の
カウント状態からあるクロックサイクルの後に発生する
請求項１４に記載の回路。 - 【請求項１７】上記装置はダイナミックランダムアクセ
スメモリである請求項１に記載の回路。 - 【請求項１８】上記装置はスタティックランダムアクセ
スメモリである請求項１に記載の回路。 - 【請求項１９】上記装置はリードオンリーメモリである
請求項１に記載の回路。 - 【請求項２０】上記装置は非揮発性メモリである請求項
１に記載の回路。 - 【請求項２１】上記回り込みカウンタは自己開始カウン
タである請求項１に記載の回路。 - 【請求項２２】上記回り込みカウンタは、単一のトラン
ジスタのゲートを表明することによってトリガされる出
力カウントを変化させる請求項５に記載の回路。 - 【請求項２３】上記回り込みカウンタは、反対に引込ま
れることなく複数のノードの１つをある論理レベルに引
込むことによって出力カウントを変化させる請求項５に
記載の回路。 - 【請求項２４】上記回り込みカウンタは単一のトランジ
スタのゲートを表明することによって出力カウントを変
化させ、上記単一のトランジスタは複数のノードに結合
されていて反対に引込まれることなく上記ノードの１つ
をある論理レベルに引込む請求項５に記載の回路。 - 【請求項２５】クロック入力から受けた第１のクロック
によって、出力されるデータを発生する読取りサイクル
を開始するようになっている、同期メモリ装置内に使用
する集積回路において、 上記クロックのサイクルである出力カウント状態を発生
する回り込みカウンタと、 １つの入力として上記出力カウント状態を受信し、別の
入力として遅延信号を受信し、舵取り信号を生成して上
記第１のクロックによって開始された上記読取りサイク
ルによって読出された上記データを、あるレジスタの複
数の枝路の中の表明された１つの枝路へ舵取りする舵取
り回路と、 上記出力カウント状態によって駆動され、次のクロック
を受信した時に上記表明された枝路内に記憶されている
上記読取りサイクルからの上記データを出力として選択
する選択回路とを備えていることを特徴とする集積回
路。 - 【請求項２６】上記各枝路は第１及び第２のラッチをも
含み、上記第１のラッチは論理“１”に応答し、上記第
２のラッチは論理“０”に応答する請求項２５に記載の
回路。 - 【請求項２７】上記第１及び第２のラッチは、ある読取
りサイクルの開始時にリセットされる請求項２６に記載
の回路。 - 【請求項２８】上記集積回路の出力を不能化する不能化
回路をも備えている請求項２５に記載の回路。 - 【請求項２９】上記各枝路は、上記集積回路の出力が不
能化されている時には出力として選択されるのを阻止さ
れる請求項２８に記載の不能化回路。 - 【請求項３０】上記遅延信号のタイミングは、上記同期
メモリ装置のデータ通路内の信号ライン上のデータパル
スの存在を検出することによって発生される請求項２５
に記載の回路。 - 【請求項３１】上記遅延信号は、上記信号ライン上の上
記データパルスよりも持続時間の短いパルスである請求
項３０に記載の回路。 - 【請求項３２】複数のセンス増幅器をも備え、上記セン
ス増幅器は上記遅延信号に基づいてストローブされる請
求項３０に記載の回路。 - 【請求項３３】上記センス増幅器は、１対のデータライ
ンの一方にデータパルスを生成する請求項３２に記載の
回路。 - 【請求項３４】上記データパルスは、上記メモリ装置の
最小サイクル時間に対して狭いパルスである請求項３０
に記載の回路。 - 【請求項３５】上記集積回路の出力を開回路化する手段
をも備えている請求項２５に記載の回路。 - 【請求項３６】上記舵取り回路は、 ２の待ち時間と３の待ち時間との間を選択する待ち時間
選択入力と、 上記待ち時間選択に応答して上記舵取り信号のための通
路を選択する通路選択手段をも備えている請求項２５に
記載の回路。 - 【請求項３７】上記通路選択手段はマルチプレクサであ
る請求項３６に記載の回路。 - 【請求項３８】上記舵取り回路は、 上記遅延信号に応答して選択された信号通路に沿う上記
舵取り信号の伝播のタイミングをとるゲーティング手段
をも備えている請求項２５に記載の回路。 - 【請求項３９】１の待ち時間でデータを出力する付加的
な回路をも備えている請求項２５に記載の回路。 - 【請求項４０】１の待ち時間が選択された時に上記付加
的な回路は使用不能にされる請求項３９に記載の回路。 - 【請求項４１】２もしくはそれより大きい待ち時間が選
択された時に上記付加的な回路は使用不能にされる請求
項３９に記載の回路。 - 【請求項４２】上記回り込みカウンタは３つのカウント
状態の間を循環する請求項２５に記載の回路。 - 【請求項４３】複数のプレデコードラインを有するメモ
リにおいて、センス増幅器をストローブするタイミング
を生成する方法であって、上記方法は、 上記複数のプレデコードラインの何れかの上のデータパ
ルスを検出する段階と、 ストローブ信号を生成する段階と、 上記センス増幅器をストローブして出力信号を生成する
段階とを備えていることを特徴とする方法。 - 【請求項４４】上記出力信号はパルスである請求項４３
に記載の方法。 - 【請求項４５】上記ストローブ信号は、上記データパル
スよりも持続時間の短いパルスである請求項４３に記載
の方法。 - 【請求項４６】上記プレデコード信号の部分集合は、論
理ＮＯＲ回路への入力である請求項４３に記載の方法。 - 【請求項４７】上記プレデコード信号の部分集合は、論
理ＮＡＮＤ回路への入力である請求項４３に記載の方
法。 - 【請求項４８】同期メモリ装置からのデータをパイプラ
イン化する方法において、上記方法は、 第１のデータを発生する第１の読取りサイクルを開始さ
せる第１のクロック信号をクロック入力から受ける段階
と、 上記第１の読取りサイクルによって発生した上記第１の
データを、あるレジスタの複数の枝路の第１の表明され
た１つへ舵取りする段階と、 第２のデータを発生する第２の読取りサイクルを開始さ
せる第２のクロック信号を上記クロック入力から受ける
段階と、 上記第２の読取りサイクルによって発生した上記第２の
データを、上記レジスタの上記複数の枝路の第２の表明
された１つへ舵取りする段階とを備えていることを特徴
とする方法。 - 【請求項４９】上記各枝路は第１及び第２のラッチをも
含み、上記第１のラッチは論理“１”に応答し、上記第
２のラッチは論理“０”に応答する請求項４８に記載の
方法。 - 【請求項５０】ある特定の枝路の上記第１及び第２のラ
ッチは、データが上記特定の枝路へ舵取りされる前にリ
セットされる請求項４９に記載の方法。 - 【請求項５１】上記第２のクロック信号を受けた時に、
上記第１のデータを出力として選択する段階をも備えて
いる請求項４８に記載の方法。 - 【請求項５２】第３のクロックサイクルを受けると、上
記第１のデータを出力として使用不能にする段階をも備
えている請求項５１に記載の方法。 - 【請求項５３】第３のデータを発生する第３の読取りサ
イクルを開始させる第３のクロック信号をクロック入力
から受ける段階と、 上記第３の読取りサイクルによって発生した上記第３の
データを、上記レジスタの上記複数の枝路の第３の表明
された１つへ舵取りする段階と、 上記第３のクロック信号を受けたことによって、上記第
１のデータを出力として選択する段階をも備えている請
求項４８に記載の方法。 - 【請求項５４】第４のクロックサイクルを受けると、上
記第１のデータを出力として使用不能にする段階をも備
えている請求項５３に記載の方法。 - 【請求項５５】上記装置は、 少なくとも３つの出力を有し、所与のサイクル中に上記
出力の１つが表明されるようになっている回り込みカウ
ンタと不能化信号を受信するようになっていて、少なく
とも３つの出力を有する不能化回路をも備え、 上記不能化回路の上記少なくとも３つの出力は、上記不
能化信号が表明されていない限り、上記カウンタの上記
少なくとも３つの出力に追随する請求項４８に記載の方
法。 - 【請求項５６】受信された論理“１”を受けるとセット
される第１のレジスタと、受信された論理“０”を受け
るとセットされる第２のレジスタと、データ出力とを有
する装置からグリッチのないデータの出力を達成する方
法において、上記方法は、 上記両レジスタをリセットし、データが到着して上記レ
ジスタをセットするまでリセットさせ続ける段階と、 入力信号を受信して上記レジスタの一方をセットする段
階と、 上記両レジスタを出力として同時に選択する段階とを備
え、 上記データ出力は、上記第１のレジスタがセットされて
出力として選択されることによって“１”に切り替えら
れ、 上記データ出力は、上記第２のレジスタがセットされて
出力として選択されることによって“０”に切り替えら
れ、そして上記データ出力は、上記レジスタが出力とし
て選択され、上記レジスタの一方がセットされるまで切
り替わらないことを特徴とする方法。
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