JPH03154294A - 急速スタティック ランダム アクセス メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は多くの用途において必要とされる高速メモリに
関するものである。このメモリは高速アドレス可能なＲ
ＡＩＩＩを意味し、かつ限定はされないが、特に６４に
ビット以上の如くの大容量非同期スタティックＲＡＭに
関する。種々の構成及びプロセス技術及び容量が考えら
れる。

（発明の開示） 本発明は、とくに動作マージンを確保しながら動作スピ
ードを改良するを目的とする。

本発明はかかる目的を達成するため、 書込モードまたは読取モードの何れかに制御を行う制菌
手段と、メモリ　セルの少なくとも１行と、この行内ま
たは任意の行内の少なくとも１つのセルを選択してアド
レスする第１アドレス手段とを有する集積回路ランダム
　アクセス　メモリにおいて、 前記行に長さ方向に隣接するビット線及び反転ビット線
と、 前記１個のセル内に蓄積されているデータビットを受信
する入力手段と、 該入力手段より供給され、互いに論理的に反転したデー
タ出力を有するバッファ手段と、前記各データ出力によ
り供給され、互いに相等しい第１及び第２遅延チェーン
とを具えてなり、これら遅延チェーンは、 交互のインバータ／ゲート直列配置の第１シーケンスと
、該第１シーケンスによって供給を受ける少なくとも１
つのインバータのシーケンスとを有し、前記ビット線は
前記第１遅延チェーンの第２シーケンスによって供給を
受け、また前記反転ビット線は前記第２遅延チェーンの
第２シーケンスによって供給を受け、第２シーケンスの
出力に対し得られる第１信号によるアクティブ入力信号
の反転であるリセット信号を受信する任意のこれらゲー
トは、後続する任意の選択状態の前にデセレクト状態を
形成することを直接形成する。

本発明はかかる特徴を有するため、セルを駆動している
現データを瞬間的に停止することができ、かつビット線
をして安全な非書込状態に復帰せしめることかできる。

これはいわゆる「ホット　エンバイロンメント」におけ
る、データ保持時間を大幅に改良することとなる。その
理由は、書込の終わりにおいて、平衡化パルスが利用可
能な時はローカル書込ドライバか駆動を行わず、このた
めＴｄｈ及びＴｄｖ　　（データ有効）に対して全マー
ジンか高くなるからである。典型的には急速書込終了デ
ィスエーブル信号が書込ドライバまたはパス装置に送ら
れ、その時の書込動作をシャット　ダウンする。

特に２個の並列なリセット可能な遅延線を設け、これら
はそれぞれ２つの論理値（データ及び反転データ）の１
つに対するものとする。有利な実施例として、２つのリ
セット可能な遅延線の書込バッファへの入力の間のイン
タフェイスとして交差結合ゲート対を設ける。これらの
ゲート対は、交差結合効果によって２つのリセット可能
な遅延チェーン間の対称性を改善する。

とくに従来の解決手段では、はとんど書込／読出サイク
ルか必須であったか、本発明ではこれらの書込／読出サ
イクルは余分なものとなる。これは本発明ではアドレス
またはデータ、あるいはこれら両者の変更を直接に行う
ので、リセット動作によってビット線の安全が保持され
るからである。

本発明では、書込エネーブル信号ＷＥが、クロックされ
ていない書込サイクルを特定することが可能となる。と
くにアドレス　トランジション検出（ＡＴＤ　）信号が
、疑似クロックを提供する。

従属請求項はその他の利点を規定している。

実施例 以下図面により本発明を説明する。

第１図は６４ＫＸ４メモリの機能ブロック　ダイヤグラ
ムを示す。と（に本図は６４にメモリ　セルマトリック
ス２０に、ブロック　レダンダンシイ（冗長）２４が付
属しており、これは故障メモリ列に対し、スタンド・イ
ンとして断線するフユーズにより動作可能であり、これ
らはＩ６のブロックデコーダ２４中１（１アウト　オブ
２４）　、１２８の行デコーダ２６中１．８中１選択回
路２８のグローバルＹ、及び６４のローカルセンス増幅
器並びに書込回路３０を有する。このブロックはさらに
Ｙ・エネーブル　ドライバ３２のフィーディング・エレ
メント２８、及びブロック選択エネーブル　ドライバ３
４のフィーディング　ブロック　デコーダ２２を有する
。

上述のエレメントの多くは４重回路として設けられ、再
番号（リナンバー）は行わない。ブロックのローカル　
センス　アンプ　カム書込回路（３０）は２回路のみし
か設けていない。

さらに他のサブ　システムとして、３つのアドレス　ビ
ットで動作するＹＰデコーダ３６．４個の同一のアドレ
ス　ビットＺ　（０：３）でそれぞれ動作するブロック
選択プレデコーダ３８．７つのアドレスビット（０：６
）で動作する行プレデコーダ４０及びメジャー　ハーフ
・メモリ選択ビット、ん（０ブロック選択ビットＭ（０
，ｌ）で動作するブロック　エネーブル　ドライバ４２
とを有する。デコーダ３８とドライバ３４の間、デコー
ダ３６とドライバ３２の間、フロント　エンド　ドライ
バ４２とドライバ３４の間、プレデコーダ４０とデコー
ダ２６の間の接続は図示の如くである。

反転チップ　セレクト信号（Ｃ３）、回書込エネーブル
（ＷＥ）、出カニネーブル（ＯＥ）を受信するコントロ
ール　デコーダ４４によって制御が行われる。さらにパ
ワー　レギュレータ４６、テスト　デコーダ４８及びテ
スト　モード上ツタ／ブロック５０のサブシステムがあ
り、テスト　デコーダ４８はテスト動作中のデコーダ８
６と同じアドレス　ビットを二重の制御ビットとして受
信する。テスト　モード上ツタ／ブロック５０は線５２
より供給を受け、所定のアドレス転移を識別したときテ
スト　モードに入る。線５４はある特定のテスト結果信
号の出力を制御する。上述の詳細は状況によって異なり
、本発明を限定するものではない。説明の簡易化のため
、各詳細動作及び接続の細部は省略した。またメモリ　
セル自体の詳細、とくにスタティック　セルについては
図示を省略した。

本発明により関係するものとして、２つの選択ビットを
受信するＹマルチプレックス　コントローラ５６と、こ
のコントローラ５６のブロックによって制御を受け、ま
たテストの目的ではブロック５０によって制御を受け、
かつ４個のグローバル　センス増幅器と同数のグローバ
ル書込ドライバとを有するブロック５８とを有する。こ
のブロック５８は、×１または×４の構成（オルガニゼ
ーション）を実現するため選択的に製造メタライゼーシ
ョンにより駆動可能な回路を有する。第１のケースでは
、単一人力と出力ボンドフラップ（ＤＩＮ、　ＤＯＵＴ
）か使用可能であり、第２のケースでは、４個の平衡接
続Ｉ１０　（０：３）が使用可能である。これら上述の
すべての接続を効率良く使用するためには、標準ＤＩＬ
あるいは他の幾何学的形状のパッケージの機能ピンにボ
ンドするを要する。

第２図はＸ１構成における第１図メモリのサブシステム
を示す。これはチップと外界を相互接続するデータ通路
か１ビット幅（ワイド）であることを意味する。一般に
、回路は３つの部分Ａ、　　Ｂ。

Ｃを含む。部分Ａは４−１セレクタ、部分Ｂは書込制御
回路、部分Ｃは読取制御回路である。

読取作動中には、読取ビットＲＢＴＯがその反転ビット
とともにＰ形センス増幅器７０に供給され、増幅されて
、その２つの相互に逆の出力ＯＵＴ、　０ＵＴＢに増幅
出力を導出する。他のビットＲＢＴ１．．３用にもこれ
と同じ増幅回路を設け、前記回路よりの出力を出力バッ
ファ７２にＯＲ（論理和）接続し、前記出力バッファ７
２からＴＴＬ　レベル　ビットＤＯＵＴが導出されるよ
うにする。また、３つの同じ出力バッファ７４はＶＤＤ
を受信し、実際上ダミーとして作動する。前記バッファ
用の制御信号は反転出カイネーブルＯＥＢ、テスト　コ
ントロール信号ＴＯＩＥＮＬ及びテスト　データＴＤＡ
ＴＡＢで、後の２つについては簡単のためその説明を省
略する。

書込作動中には、ＴＴＬレベル　データ　ビットＴＴＬ
ＤＩＮが入力バッファ７６に供給される。また、これと
同じバッファ７８はＶＤＤに等しいことを可とする基準
電圧ＶＲＥＦを受信し、ダミーとして作動する。

同じバッファ８０．８２　（第１図のブロック５６参照
）はＴＴＬレベルでアドレス信号ＹＭ　（０：１）を受
信し、ブロック７６及びダミー　ブロック７８は制御信
号としてＷＥＤ［Ｎ信号内の書込イネーブル　データを
受信する。

ブロック８０．８２は制御信号としてチップ使用可能（
書込み）ＣＥＢ信号を受信する。セル　マトリックス　
サイドにおいてブロック８４は後述するようなリセット
可能データ入力遅延バッファを形成する。これらの遅延
バッファの使用はアドレス　ピッ）　ＹＭ　（０：１）
に付する等化パルスの必要性を排除する。書込アクセス
に際し、バッファ８４は問題のラインにデータ　ピット
ＷＢＴ３とその反転信号ＷＢＴ３Ｂを供給する。また、
この場合他の３のデータ　ピット用としてこれと同じバ
ッファ８３を配置する。ここでは、簡単のため、第２図
回路のセルアレイへの相互接続については図示を省略す
る。

実際上、スタティックＲＡＭのアドレシングを行い、読
み取り及び書き込みの双方用に非反転及び反転ビット　
ラインを設けることは標準技術と思われる。

第２図の部分Ａはそれぞれセンス増幅器および遅延バッ
ファ用のマトリックス（読み取り）およびデイマルチプ
レクス（書き込み）制御を含む。

バッファ８０．８２の出力信号およびそれらの反転値は
デマックス（ｄｅｍａｘ）コントローラ８５．８６．８
８゜９０　ＡＮＤ入力ＡＩＮ、　ＢＩＮへの選択的経路
を介して４中１（１アウト　オブ４）プレデコーイング
を与える。

読出動作に当たっては、ｐ−センス増幅器のＳＯＢ　１
ｌｌｉｉｌｌｌ信号が、直接全テノセンス増幅器ＫＰＰ
ＳＡＭＰ７０を駆動する。この間に信号、ＳＥＢ　　（
制御信号）をも受信するコントローラ８５・・・９０の
出力選択信号対５ＥＬ（０：３）、　５ＥＰＢ（０：３
）の対応する対によって４中１選択が行われる。後者の
信号、すなわちＳＥＢ制御信号は、後述する第５図のト
レース１２８の下向き（ｌｏｗ−ｇｏｉｎｇ）で示され
る任意の続出アドレスにおける最終データビットの不能
化（エネーブル）を有効に制御する。−力選択信号５Ｅ
ＰＢ（０：３）は。

ｐ−センス増幅器７０のテール回路を制御し、その電流
ミラー回路の電流を調整する。さらに信号５ＥＬ（０：
３）は、ｌゲート遅延だけ少ない遅延時間を有するので
、信号５ＥＰＢ（０：３）の到達前に、ＣＭＯＳ組合わ
せで動作すべき部分の電流を駆動する。書込み動作に対
し、バッファ７６よりのデータ信号ＴＴＬＤ（Ｎは選択
的に４つの書込遅延バッファ８６の１つに送られ、また
センス増幅器の作動を停止する。

第３図は同じサブシステムの×４形態の代案のセット　
アップ（構成）を示す。実際上、この回路及びその相互
間の配置は第４図と同じであるが、その導線接続配置が
変更しである。この静ＲＡＭの製造は、１１のマスク　
ジオメトリ−を連続して使用するを要し、そのうちの２
つが対応の金属接続パターン配置を有している。これら
のうち最終の金属化パターンのみを変えるだけで×４か
らｘｌ。

あるいはその逆に移行することができる。第２図と第３
図との相違は、２つの金属化パターン　マスクのうちの
１つをみの変化させたにすぎない。

この場合、読み出し動作のセンス増幅器７０は同じ入力
信号を受信し、両方向ボンド　パッドＴＴＬＩＯＩにお
いて、ＴＴＬレベル出力信号を出力し、自分のバッファ
７４Ａに供給を行う。他のデータ　ピット続出出力ＲＢ
Ｔ　（１：３）に対しても同様の配置がなされている。

センス増幅器は各２つの同一の制細入力信号を入力ＳＥ
Ｂより受信し、別個にただし同時にコントローラ　ブロ
ック８４−９０よりの信号　ＳＥＬによって制御される
。コントローラ　ブロック８４−９０　ハ、それらノ入
力Ａ［Ｎ、　ＢＩＮ　ｉ、ｍ電圧ｖｓｓヲ供給してから
連続的に不動作となる。従ってこれらのＳＥＬ出力は連
続的に附属のセンス増幅器を駆動する。これらの出力５
ＥＰＢＯは信号ＳＥＢに接続されている。ブロック８５
−９０に対する接続に所期の機能名が付されていない理
由は、これらの機能が金属パターンで形成できることに
よるもので、かつそれがもっとも容易であることによる
。上に加えて出力バッファ７２．７４Ａ−Ｃは出カニネ
ーブル信号ＯＥＢによって完全に並列動作で制卸される
。前と同じくテスト　コントロール信号ＴＯＥＮＬ、　
ＴＤＡＴＢも示しである。ブロック７６、７８．８０．
８２は第２図と全く同じに制御される。その相違はこれ
らが対応の接続ＴＴＬＩ（０１−０４）に接続されてい
ることのみである。しかし第２図と異なり、その出力は
すべて対応の遅延バッファ８４．８３を制御する。

第４図は本発明の変形例を示す。この例はと（に第２図
の構成に関する。またとくにセンス増幅器７０Ａ−７０
Ｃは第２図の素子７０と対応させて示しである。これら
の制御はブロック１００にシンボルで示され、このブロ
ック１００自体は信号ＳＥＢで制御され、かつ単にシン
ボルの信号ＡＹＭＯ，ＡＹＭｌで示したバッファ８０．
８２の出力信号で制御される。対応のセンス増幅器より
の反転及び非反転データ出力ＲＢ、　Ｒｅの両者は、２
つの書込ＯＲ回路の１つに供給され、かつ対応のラッチ
１０２の入力に供給される。

ラッチ１０２の出力は２つのＮＡＮＤ　１０４．１０６
で対応の多重化出力と組合わされ、かつ制御信号ＯＥ、
出カニネーブルと組合わされる。このＮＡＮＤ　　ゲー
トはトランジスタ１０８．１１０．１１２及びインバー
タ１１４を有する出力回路を駆動する。直列結合トラン
ジスタ対１０８．１１２の１つが通電し、他方はブロッ
クされる。付加的直列トランジスタ１０７．１１１は熱
電子応力問題を緩和する。また技術分野によっては、こ
れらは不要である。トランジスタ１０８と反対導電型の
トランジスタ１１０によって、かつ反転した制御電圧で
制御することによって、スイッチ　オーバ時間はさらに
短くなる。

代案として、センス増幅器に、対応のプライベート　ラ
ッチ回路を後続させる。この回路では、センス増幅器は
同時に動作状態となるが、選択信号の作用により、ｎ個
（ここではｎ＝４）のラッチ回路を順次に作動状態とす
る。さらに他の変形も可能である。

第５図は、第２，４図の配置に対するマルチアドレス　
ページ　モードのタイミング　ダイヤグラムである。こ
れとことなり、単一アドレスベージまたは単一アドレス
　ニブル　モードでは、まずアドレスを供給し、複数の
ビットに平行にアクセスし、これらのデータ　ビット中
より２以上の連続ビットを選択し、最終データ　ビット
の選択後に次の続出アドレスを供給する。これらデータ
　ビットの選択は、任意の順列で行いつる。連続するア
ドレス位置に関し、選択は均一とするか、原理上、非均
−も許容しつる。さらに選択したデータ　ピット数は、
連続アドレス位置に関して非均−である。選択は続出ア
ドレス当り単一のデータ　ビットに対し適用される。さ
てアクセスの遅延による従来の単アドレス選択シーケン
ス中の連続ビット間の時間は、メモリ出力に現れる特殊
アドレスで選択された最終ビットと、次の後続アドレス
で現れる第１ビット間の時間間隔よりも遥かに短い。後
者の分離時間長は、メモリの平均アクセス速度を改善す
る上で問題となり、これを解決するを要する。

第５図のタイミング　ダイアグラムては、トレース１２
０がメモリに与えることのできるメモリアドレスを示す
。先ずはじめにこれはアドレスＡＯで、それからアドレ
スＡ１に変わる。転移の傾斜は標準の大きさに理想化さ
れている。与えられたこのようなアドレスのうち、Ｘ、
Ｚ、Ｍアドレスビットの組合せが３２個のセルを選択す
る。このようなセルのうち、ビットＹＰ（０：２）か４
つのセルを選択し、選択信号ＹＭ（０：ｌ）の選択的適
用が４つのデータ　ビットまでのアクセスを許すであろ
う。

これは第５図ではＢＩＴ（（０，，３）に従う読み出し
モードでの４つのデータ　ビットの完全なグループに対
するものである。トレース１２２は、第１図でエレメン
ト５６に与えられたものとしてピット選択信号ＹＭ（０
：ｌ）を示すか、第２図でエレメント８０．８２を示す
か、又は第４図でエレメント１００を示す。

トレース１２０上でのアドレスの転移はトレース１２２
上での選択信号の転移の１つに一致する、特に旧アドル
スＡＯに付随するその最後のものに一致する。示されて
いるように、これはデータ　ピットＢＩＴ３であろうが
、その他のどのピットも同様に、この旧アドレスで実際
に選択されたデータ　ピットの数には関係なく適用でき
る。上記の一致は干渉効果を縮少する。該アドレスは全
部で１６アドレス　ピット中のピットＸ（０：６）、Ｙ
Ｐ（０：２）、　Ｚ（０：３）。

Ｍ（０：ｌ）を有している。従ってデータ　ピットＢＩ
Ｔ３の選択はつぎのアドレスＡ１と共存的に実行される
。

マルチ　アドレス　ベージ　モード又はクロスアドレス
　ニブル　モードは、ピットＹＭ（０：１）に関連する
等化信号に対する必要を消去することによって可能とさ
れたのである。在来はこのような等化パルスの目的は２
つ折り（ｔｗｏ−ｆｏｌｄ）である。

１番目に、それは書き込み回復時間Ｔｗｒを特定するた
めのさらに大きいマージンを与える。２番目に、それは
さらに速いアクセスのために全幅データ通路をリセット
する。電子レベルでの解答は第６図、第７図に関連して
これから記述する。ＹＭ選択は等化を持たないからアド
レスの変化無しでさえも、第２図のＰチャネル増幅器７
０の入力点にあるその他すべてのデータ　ピット（この
場合には３つまで）を読み出すことが必要である。これ
か第５図のトレース１２６に記号的に示され、これはこ
れら４つの増幅器の入力点でデータ　ピットＲＢ／ＲＢ
を示す。原理的にはこうして達成されたこれらデータ　
ピットの有効性はかなり長時間、第５図の時間長フレー
ム中（１０−１００ナノ秒）或いはもっと長く継続でき
る。その結果、制御信号５ＰＰＢ及び復号化された選択
信号ＳＥＬ／５ＥＰＢ（０：３）を用いて、高出力イン
ピーダンス状態（いわゆる３状態−ｔｈｒｅｅ−ｓｔａ
ｔｅ）における４つの感知増幅器のうち３つを保持する
ことができ、またこれら４つの感知増幅器７０から任意
に選んだ第４番目のものだけを選択的に可能化すること
が出来る。第５図ではトレース１２８は感知増幅器７０
の出力点におけるそれぞれのデータ　ピットをトレース
１２２に示した選択に関連して若干遅延して示す。トレ
ース１３０は、第２図の出力バッファ７２の出力点にそ
れぞれのデータ　ピットが現れる前に更に若干大きい遅
延が生じていることを示している。トレース１２４は、
アドレス転移検出器の記号化された出力信号ＡＴＤを示
し、該信号は前に論じた信号ＳＥＢに対応する。図示さ
れていない検出器からのこの信号は、トレース１２０上
のアドレスＡＯ，Ａ１間の切替えから得られる。特に第
２図の入力点ＳＥＢ上のこのパルスは、感知増幅器を無
効化することによりリセットする。実際には、これがト
レース１２８のデータビットＢＩＴ３の有効経過時間を
かなり短縮する。このデータ　ピット３の非対称性か延
長され、出力バッファリング　ラッチにより再び対称化
される。

このやり方で、意図したマルチ　アドレス　ページ　モ
ード又はクロス　アドレス　ニブル　モードが実現する
。改良は２つのやり方で説明される。

まず１番目に、継起的アドレス位置間のデータにアクセ
スするために、さらに多くのデータが同時に利用可能と
なる。例えば、４ビツト　ニブルを読出すために、従来
技術では約４＋１であったのにに比較して４ビツトの分
離のみが必要であるに過ぎない。ユーザ同期レベルでは
前進はさらに明瞭であって、すべてのピットが増強した
速度で互いに継承する。従来技術ではこの高速度は次の
読み出しアドレスへの転移で結局中断されるであろう。

固定動作シーフェンスのユーザ機器に対してはこれはよ
り低い速度への設定を意味することになる。

この観点では、速度の改善はファクタ２によるものであ
る。

書き込みモードでは、第２図のブロック８６は第６図に
示すようなリセット可能な遅延チェーン回路をもつ。こ
れを用いることにより、もしＹＭ選択の変化（第５図の
トレース１２２）が書き込み動作の終了前に生じれば、
その次に書き込むべきデータは恰も等化パルスか生じた
かのように同じ時間だけ遅延する。

第６図は、第２図の配置中のブロック７６として、或い
は第３図の配置中のブロック７６、７８．８０．８２の
いずれかとして使用するための、典型的リセット可能な
データ入力遅延バッファを示す。一般的な構成を背景に
して、書き込みサイクルから読み出しサイクルへの転移
形態中で、種々のマージン遅延が正しい動作のために維
持されなければならない。先ず、正しい書き込みを保証
するために入力、データが利用できる状態と書き込み可
能信号の終端との間には最小時間（セットアツプ　マー
ジン）が必要であり、更に２番目には、書き込み可能信
号の終端とデータ入力へのその次の変化との間にはもう
１つの最小時間（保持時間）が、その次のデータが旧ア
ドレスに書き込まれないために必要である。もし書き込
みサイクルの継起が順次に生じるならば、・この保持時
間は存在するに及ばない。

しかし、継起的書き込みサイクルの場合には、ビット　
ラインは適切なポテンシャル、とりわけ隣接ビット　ラ
イン（単数又は複数）に関する側面容量の搭載を意味す
るものへ搭載されなければならない。特にもし２つの継
起的書き込み動作がある特定のデータ　ラインに関し反
対のビット値を意味するならば、必要なり−ロン（Ｃｏ
ｕｌｏｍｂ）負荷は高いであろう。だがしかし、２つの
継起的書き込み動作か常に予充電により分離されていた
ならば、最悪のクーロン負荷は半減し、これは電流の力
を半減するか搭載時間を半減するか又はその中間で均衡
するかを意味する。次に、標準的な手順は、書き込み可
能化制陣信号がどのアドレス転移よりも前に能動化され
ることを要求する。しかし、以下に述べる回路の使用に
より、一種の見せ掛けだけの（ｄｕｍｍｙ）書き込み動
作が実行される：すなわち複式化された（ｍｕｌｔｉｐ
ｌｅｘｅｄ）入力通路では、予充電された重複がアドレ
ス転移検出信号を用いる必要なしに実行されるアドレス
の変化の複式化を許すのである。その結果、与えられた
アドレス又はデータは書き込み可能化信号の非能動化に
対する必要無しに変化できる。

さて、第６図は特に各それぞれのデータ入力チャネルの
各ブロック８６中に使用される回路のさらに詳細を示す
。バッファリング　エレメント１４０は第２図のブロッ
ク７６に対応し、従って電子的にはブロック７８．８０
．８２にも対応する。それは、ＴＴＬ値を、必ずしも必
要ではないが持っているかもしれないデータ入力信号［
ＮＰＵＴを入力点１４２上に受信し、制御信号ＷＥＤＩ
Ｎを入力点１４４上に受信する。

後者の信号は機能的には書き込み可能化バッファ信号及
びチップ可能化信号がＡＮＤ回路を経た信号である。簡
単のためにその生成については示されていない。ブロッ
ク１４０の性質は在来通りであるからこれ以上詳しくは
述べない。相互に反転する出力データ信号は２つのリセ
ット可能なデータ遅延チェーンの各々に出力される。こ
れらのチェーンの各々は、それぞれ図示されているよう
にカスコード配置された（ｃａｓｃｏｄｅｄ）インバー
タ又はカスコード配置された２人力ＮＡＮＤゲートであ
るところの８つのエレメントを持っている。カスコード
配置（ｃａｓｃｏｄｉｎｇ）は使用される製造過程では
特異であって、ホット　エレクトロン　ストレス問題を
軽減する。別の技術や過程ではこのようなカスコード配
置は必要とされないであろう。益で使用される特異な過
程中では、用いられるエレメントの各々に対してｐトラ
ンジスタの長さは１ミクロンであり、ｎトランジスタに
対しては０．９ミクロンである。各インバータに対して
、最高（ｔｏｐ）　　）ランジスタ、カスコード（ｃａ
ｓｃｏｄｅ）　トランジスタ及び最低（ｂｏｔｔｏｍ）
　トランジスタの幅が順次示され、ミクロンで表されて
いる。勿論ＮＡＮＤゲートでは各入力信号はそれ自身の
最高トランジスタ及び最低トランジスタをそれぞれ持っ
ていて、全体の実現した形はＣ−ＭＯＳである。再び、
使用した過程ではカスコード設置が推奨されるへきこと
か判っている。さらに、種々の方形（ｓｑｕａｒｅ−ｓ
ｈａｐｅｄ）ＭＯＳ　）ランジスタか種々の遅延エレメ
ント部品のそれぞれの実現形として図示のように使用さ
れ、ミクロンで大きさを示しである。

それ自体として、データ　イン遅延バッファはスタティ
ックＲＡＭ中に合体されることができ、以て、冷たい（
０°Ｃ）周囲温度におけるＴＴＬ電圧が５．５■のとき
のＴｄｈ　（データ保持）に対すると、高い動作温度（
７０°Ｃ）におけるＴＴＬ電圧が一般的には４．５ｖに
低下しているときのＴｄｖ　（データ有効）に対すると
の２つのタイミング仕様の間の適切な関係を具える。そ
の代案として、インバータ遅延を伴うバッファを実施し
て冷たい環境におけるＴｄｈに対する必要なマージンを
与えるということも提案されている。するとこの遅延は
０ナノ秒と明記された仕様のために必要なタイミング　
マージンをもたらすが、もしその遅延があまり長くなる
と熱い環境におけるＴｄｖに対するもう一方の書き込み
仕様に違反し始める。このように仕様化された２つの時
間間隔の組合せは、すべてのタイミング間隔が大なり小
なり比例しているのだから高速スタティックＲＡＭへの
アクセス時間が２０ナノ秒を下潮るに従って達成か厳し
くなる。その解答か示された遅延バッファ中に具わって
いるのである。

更に、単一の通路だけの代わりに各遅延チェーンに対し
２つの通路を設けることによって、旧いデータは新しい
データが利用可能になる以前に解放されるように遅延通
路を設定できる。このことはセルへと駆り立てられて今
流れているデータを瞬間的に停止させることを許し、ビ
ット　ラインを安全な非書き込み条件へと戻すことを許
す。このことはＴｄｈに大きな改良をもたらす、と云う
のは局所書き込み駆動器はもし等化パルスが書き込みの
終わりに利用可能になるならばその時には駆動されず、
従ってＴｄｈに関してとＴｄｖに関してとの双方に対し
、更に大きな全体マージンか実現するからである。典型
的には高速書き込み終了無効化信号が書き込み駆動器又
は通過デバイス（ｐａｓｓｄｅｖｉｃｅ）へ送られて、
今流れている書き込み動作を閉め出すのである。

回路中では、図示のノードＮ」及びＮ２はバッファ１４
０から駆動され、これはチップが書き込みモードでない
ときには０を与える。時間を置かずデータ遅延チェーン
は高状態（１）すなわち能動状態を出力ＤＩＮ　１６４
及び出力層Ｎ８１６６の双方に同時に生成する。この特
性は ａ）動作前解放を保証するために用いられる交差結合Ｎ
ＡＮＤゲート（１４６，１４８）　　（交差結合Ｎ０Ｒ
−ゲートによる変形実行は自明と思われる）、及びｂ）
旧い能動データは新しいものが能動状態（１）になる前
に低状態（０）にされるということによって達成される
。

詳細回路レベルでは、交差結合されたＮＡＮＤゲート１
４６及び１４８は対称化機能を構成する、すなわち偶数
インバータ／ＮＡＮＤシークエンス１５０／１５２及び
１５４／１５６が交互配置中のＶＤＤ及び大地の双方に
ＭＯＳキャパシタの力をかりて本質的な遅延を供給する
。幾何学的に上昇する次元（ｄｉｍｅｎｓｉｏｎｓ）中
の更に別のインバータの２つのシーフェンスが出力バッ
ファ１５８．１６０．１６２を構成する。この表現中の
当該シーフェンスか最低、最高、最低トランジスタであ
って、それ故それぞれ２５．３０．７０　Ｅクロンであ
ることに留意されたい。同様に、もう一方の当該シーフ
ェンスは最高、最低、最高トランジスタであって、それ
故それぞれｔｏ、　１５．５０ミクロンである。一連の
インバータ対の追加又は削除は付随する時間遅延を当然
増加又は減少させる。各平行チェーン中の単一インバー
タの追加又は削除は符号を反転させ、原理的にはＤ（Ｎ
信号とＤｒＮＢ信号とを切り換える。さらに、信号旧Ｎ
、信号ＤＩＮＢは同時には決して！にならないように適
切な判断基準が採られなければならない、例えば交差結
合ゲート対の再配置とインバータへ直接追従するという
ような判断基準が採られなければならない。また一方で
はチェーンも同じように、１５４＋１５６のように一対
の一連部品によって延長することができる。

第７図のＣ，Ａ、　Ｄ、シミュレーション図中に見られ
るように、チップの入力データ（１４２）が変化すると
、先行データ（１６４，１６６）が先ず始めに低状態に
行き、次いで局所読み出し／書き込みブロック中の局所
書き込み駆動器を非能動化する。図はＤＩＮと旧ＮＢと
の間の相対的遅延が、アドレス　バッファから来るＮｌ
及びＮ２の非対称遅延により、新データ（０から１）は
入力スイッチングに高度に対称的（１７０）であるけれ
ども、非能動になったことを示す。遅延チェーンそれ自
身は、ＤＩＮ、　［１ＩＮＢのいずれか上に非選択低状
態を与えるためにＮＡＮＤゲートをチェーン中に置くこ
とにより、また良好な過程と独立な遅延のためにＶ　Ｄ
Ｄ及びＧ　ＮＤへ多ゲート　キャパシタを用いることに
より構築される。一番左の端に、先行サイクルのＤＩＮ
／ＤＩＮＢ（１６８）が示されている。この図は種々の
要素を含んでいる、と云うのは実際上は信号旧Ｎ／Ｄ　
［ＮＢのうちの１つは動作の間中を通して低に留まって
いるからである。この図は、Ｄ　ＩＮ／Ｄ　ＩＮＢのう
ちの１つが（再び）高になる前に、Ｄ　ＩＮ／Ｄ　［Ｎ
Ｂの双方が常に低になることを示している。

【図面の簡単な説明】

第１図は６４ＫＸ４メモリの機能ブロック図、第２図は
Ｘ１構成におけるそのサブシステムを示す図、 第３図はＸ４構成におけるそのサブシステムを示す図、 第４図はＸ１構成において使用するに適する変形出力配
置のブロック図、 第５図はマルチ　アドレス　ページ　モードのタイミン
グ図、 第６図はリセット可能データ入力遅延バッファの概要図
、 第７図はデータ入力遅延バッファのタイミングを示す図
である。 ２０・・・６４にメモリ　セル　マトリックス２２・・
・１：１６（１アウト　才ブ１６）ブロック　デコーダ ２４・・・ブロック　シリンダ　シート２６・・・ｌ：
１２８（１アウト　オブ１２８）行デコーダ２８・・・
グローバルＹ１：８（１アウト　才ブ８）３０・・・セ
ンス増幅・書込回路 ３２・・・Ｙ使用可能ドライバ ３４・・・ブロック選択使用可能ドライバ３６・・・Ｙ
Ｄデコーダ ３８・・・ブロック選択プレデコーダ ４０・・・行プレデコーダ ４２・・・ブロック使用可能ドライバ ４４・・・制御デコーダ ４６・・・電源調整器 ４８・・・テスト　デコーダ ５０・・・テスト　モード　セレクタ　ブロック５６・
・・Ｙ多重コントローラ　ブロック５８・・・ブロック ７０、７０Ａ〜７０Ｃ・・・センス増幅器７２、７４．
７４Ａ〜７４Ｃ・・・出力バッファ７６、７８．８０．
８２・・・入力バッファ８３、８４・・・バッファ ８５、８６．８８．８９・・・デマックス　コントロー
ラ１００・・・ブロック（４：ＩＭＵＸ）１０２・・・
ラッチ回路 １０４、　１０６．　１４６゜ １０７、　１０８．　１１０゜ １１４．１５０，１５４゜ １４０・・・バッファ １４８、　１５２．１５６・・・ＮＡＮＤゲート１１１
、１１２・・・トランジスタ １５８、　１６０．　１６２・・・インバータリング素
子

Claims (1)

1. 【特許請求の範囲】 １、書込モードまたは読取モードの何れかに制御を行う
   制御手段と、メモリセルの少なく とも１行と、この行内または任意の行内の少なくとも１
   つのセルを選択してアドレスする第１アドレス手段とを
   有する集積回路ランダムアクセスメモリにおいて、 前記行に長さ方向に隣接するビット線及び 反転ビット線と、 前記１個のセル内に蓄積されているデータ ビットを受信する入力手段と、 該入力手段より供給され、互いに論理的に 反転したデータ出力を有するバッファ手段と、前記各デ
   ータ出力により供給され、互いに 相等しい第１及び第２遅延チェーンとを具えてなり、 これら遅延チェーンは、 交互のインバータ／ゲート直列配置の第１ シーケンスと、該第１シーケンスによって供給を受ける
   少なくとも１つのインバータのシーケンスとを有し、前
   記ビット線は前記第１遅延チェーンの第２シーケンスに
   よって供給を受け、また前記反転ビット線は前記第２遅
   延チェーンの第２シーケンスによって供給を受け、第２
   シーケンスの出力に対し得られる第１信号によるアクテ
   ィブ入力信号の反転であるリセット信号を受信する任意
   のこれらゲートは、後続する任意の選択状態の前にデセ
   レクト状態を形成することを特徴とする急速スタティッ
   クランダムアクセスメモリ。 ２　前記バッファ手段よりのデータ出力によって、前記
   リセット信号を直接形成する請求項１記載の集積回路急
   速スタティックランダ ムアクセスメモリ。 ３　前記バッファ手段の出力と、第１及び第２遅延チェ
   ーンの入力の間に交差結合したゲート対を有する請求項
   ２記載の急速スタティックランダムアクセスメモリ。 ４、前記第２シーケンスのインバータは、単調に増加す
   る寸法とした請求項１、２または３記載の急速スタティ
   ックランダムアクセ スメモリ。 ５、第１シーケンスの任意のエレメントに出力ＭＯＳキ
   ャパシターノードを設けた請求項１ないし４の何れかに
   記載の急速スタティックランダムアクセスメモリ。 ６、第１シーケンスの任意のエレメントの、インバータ
   とゲート間の接続点に中間ＭＯＳキャパシタノードを設
   けた請求項１ないし５の 何れかに記載の急速スタティックランダム アクセスメモリ。 ７、遅延チェーンよりの任意の出力極性は、この遅延チ
   ェーンに供給を行うバッファ手段の出力極性と対応する
   請求項１ないし６の何れかに記載の急速スタティックラ
   ンダムア クセスメモリ。