KR100228621B1

KR100228621B1 - 기록 주기동안 데이터의 변화에 따라 등화하는 열을 가지는 반도체 메모리

Info

Publication number: KR100228621B1
Application number: KR1019910022454A
Authority: KR
Inventors: 챨스 멕크루우 데비드
Original assignee: 아치 케이. 말론; 에스티 마이크로일렉트로닉스 인코포레이티드
Priority date: 1990-12-13
Filing date: 1991-12-07
Publication date: 1999-11-01
Also published as: JP3322411B2; EP0490651A3; KR920013447A; DE69129895T2; EP0490651B1; EP0490651A2; DE69129895D1; JPH04298892A; US5305268A

Abstract

본 발명에는 외부의 데이터 단자와 메모리 셀 사이에 데이터를 전송하기 위해 메모리 셀의 각 열에 대하여 비트 라인 쌍을 이용하는 정적 등속도 호출 메모리가 개시되어 있다. 각각의 비트라인과 프리챠지 전압, 예컨대 Vcc 사이에 프리챠지 트랜지스터가 접속되어 있고, 각 비트 라인 쌍 내의 비트 라인 사이에 등화 트랜지스터가 접속되어 있다. 상기 프리챠지 및 등화 트랜지스터들은 열의 선택에 따라 제어되며, 선택 열과 동일의 서브-어레이 내에 있는 비선택 열을 포함하며, 열 어드레스에 의해 선택되지 않은 모든 열이 프리챠지 및 등화된다. 본 발명의 또 하나의 실시예에서는, 데이터 천이 검출회로가 역시 상기 프리챠지 및 등화 트랜지스터들을 제어하도록 되어, 기록 동작 기간 중의 입력 데이터 천이에 응답하여 선택 열에 대한 프리챠지 및 등화 트랜지스터을 "턴-온"되는바, 이는 기록 구동기를 지원하여 새로운 데이터를 비트 라인에 보다 빨리 기록할 수 있게 한다.

Description

기록 주기동안 데이터의 변화에 따라 등화하는 열을 가지는 반도체 메모리

제1도는 본 발명의 제1실시예를 포함한 정적 메모리의 블록 회로도.

제2도는 본 발명의 제1실시예에 따른 제1도의 메모리의 서브-어레이를 도시한 블록 회로도.

제3도는 제1도의 메모리 내부의 열디코더의 출력을 개략적으로 나타낸 회로도.

제4도는 제1도의 메모리 내부의 메모리 셀들의 하나의 열을 개략적으로 나타낸 회로도.

제5도는 본 발명의 제1실시예에 따른 메모리내에 사용될 수 있는 감지 증폭기 및 기록 회로를 개략적으로 나타낸 회로도.

제6도는 본 발명의 제1실시예에 따른 메모리의 동작을 설명하기 위한 타이밍도.

제7도는 기록 동작중의 데이터 효과를 설명하기 위한 타이밍도.

제8도는 본 발명의 제2실시예에 따른 메모리를 나타낸 블록 회로도.

제9도는 제8도의 메모리 내부의 열디코더의 출력을 개략적으로 나타낸 회로도.

제10도는 본 발명의 제2실시예에 따른 메모리의 동작을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 12 : 서브-어레이(sub-arrays)

13 : 감지/기록 회로 14 : 행 디코더

16 : 리피터(repeater) 18 : 열 디코더

20 : 출력버스 22 : 타이밍 제어 회로

24 : 전원-온 리세트 회로 26 : 어드레스 천이 검출 회로

28 : 입/출력 회로 30 : 메모리 셀

31, 43 : 통과 트랜지스터 32, 42 : 프리챠지(precharge)트랜지스터

33 : 퓨즈 34, 41 : 등화 트랜지스터

36 : 통과 게이트 38 : 입력 버스

47 : 풀-다운 트랜지스터 48 : 감지 증폭기

49 : 인버터 50 : RS 플립-플롭

60 : 소스 플로워 트랜지스터 62 : 데이터 천이 검출회로

본 발명은 반도체 메모리 회로에 관한 것으로, 특히 동 회로에 있어서의 열구조에 관한 것이다.

정적 메모리 셀을 사용한 종래의 메모리 회로, 예컨대 정적 등속도 호출 메모리(SRAM), FIFO(First-in First-Out) 메모리, 듀얼 포트(dual-port) 메모리 및 마이크로프로세서 그리고 그안에 상기한 바와같이 매몰형 메모리를 가진 여타의 논리 장치들을 포함한 회로들은 일반적으로 여러 행과 열로 구성되어 있다. 이러한 종래의 메모리에 있어서, 하나의 행 어드레스 값으로부터 해독되는 하나의 행 선택 라인은 그 행 어드레스 값과 관련된 여러 메모리 셀의 각각을 한쌍의 비트 라인에 접속하고 있는데, 여기서 상기한 각 비트 라인 쌍은 메모리 셀들의 하나의 열과 관련되어 있다. 판독 동작중에, 각 비트 라인쌍은 선택된 행에 있어서 관련 열에 있는 메모리 셀의 내부 기억 데이터 상태에 대응하는 차동 신호를 감지 증폭기나 여타의 출력 회로에 전송한다. 기록 동작중에는, 위와는 반대로, 각 비트 라인 쌍은 입력 회로에서 인출된 차동 신호를 선택된 행에 있어서 관련 열에 있는 메모리 셀에 전송하도록 되어있다.

어느 특정 메모리 회로의 성능에 있어서 중요한 요소는 이러한 판독 및 기록 동작을 신뢰할 수 있게 수행되는 속도이다. 이러한 동작상의 신뢰도는 비트라인에 의해 전송되는 차동 신호의 크기가 클수록 향상된다. 판독 동작시, 비트 라인들 사이의 차동 전압이 클 경우에는, 감지 증폭기나 기타의 출력 회로는 그 데이터 상태를 보다 정확하게 판독해낼 수 있게 된다. 특히, 메모리 셀들이 종래의 방식대로 교차 결합형 인버터와 저항상 부하[여기서, 부하를 형성하는 저항 소자의 값을 가능한 한 크게, 예컨대 테라오옴(Teraohm) 정도로 되어 있음]로 제작된 경우에 있어서는, 기록 동작 과정에서 비트 라인상에 큰 차동 전압을 인가하여 주게되면 메모리 셀들의 잡음에 대한 면역이 개선된다. 따라서, 이러한 메모리에 있어서 비트 라인상의 전압 변동은 가능한한 짧은 시간에 크게 일어나는 것이 바람직하다.

상기한 메모리 회로에 있어서 비트 라인상의 전압 변동을 신속하게 이루어지게 할 수 있도록 상기한 비트 라인을 제어하는 종래의 기술은, 상기한 각 판독 또는 기록 동작을 수행하기에 앞서서 각각의 비트 라인 쌍을 미리 알고 있는 전압 레벨로 프리챠지하여 등화시키는 것을 포함하고 있다. 이 종래 기술에서의 프리챠지 및 등화 동작은 하나의 클럭형 신호에 의해 실행되는데, 이 신호는 모든 비트 라인에 대한 프리챠지 및 등화동작이 동시에 일어날 수 있게 하는 것으로서, Minato씨등이 기고한 논문 "A 20ns 64K CMOS RAM", Diqest of Technical Papers, 1984 IEEE International Solid-State Circuits Conference (IEEE, 1984), 페이지 222-23에 설명되어 있다. 이러한 방식에 있어서는, 비트 라인들은 연속되는 주기에서 하나의 차동 상태로부터 다른 차동 상태로 완전하게 천이하지 않도록 되어, 결국 회로의 성능을 상당히 개선하고 있는 것이다. 종래의 방식대로, 비트 라인들은 Vcc와 같은 고전압으로 프리챠지되며, 각각의 쌍을 이루는 상기한 두 개의 비트 라인 사이에 접속된 트랜지스터는 "턴-온"(ture-on)되어, 상기한 두 개의 비트 라인을 등화시킴으로써 두 개의 비트 라인은 동일한 전압으로 프리챠지될 수 있게 된다.

위에서 설명한 바와같이, 정적 메모리 회로의 판독 동작에 있어서는, 먼저 비트 라인들을 Vcc로 프리챠지 및 등화시킨다음, 비트 라인들을 해제시키면서 선택행에 있는 메모리 셀에 응답하도록 하는 것이 바람직하다. 선택 행 내의 메모리 셀은 비트 라인쌍을 이루는 비트 라인상에 차동 신호를 제공함으로써 그의 기억 데이터 상태를 전송하도록 하고 있다. 프리챠지 및 등화 동작이후, 비트 라인들의 해제에 의해, 비트 라인들의 프리챠지 및 등화로부터 지장을 받지 않고 선택 메모리 셀은 상기의 차동 전압을 형성하게된다. 종래의 기록 동작은, 기록 회로가 비트 라인쌍내의 프리챠지된 비트 라인들중의 하나를 접지로 방전시키는 것에 의해 수행된다. 또한, 이것은 비트 라인들의 프리챠지 및 등화 해제이후에 행하여지므로, 기록 회로는 방전중인 비트 라인을 프리챠지 전압으로 끌어올리기 위하여 정적 부하와 반대로 비트 라인을 방전할 필요도 없게 된다.

특히 정적 RAM에 있어서 중요한 기록 주기 타이밍의 파라메터는 기록 동작구동 펄스의 종료에 앞서서 유효 입력 데이터가 제공되어야 할 시간인데, 이 파라메터는 통상 데이터 설정 시간이라고 칭하고 있다. 메모리의 입력에 접속된 데이터 버스는 빈번하게 상기 메모리의 입력에 입력 데이터를 전송할 뿐만 아니라 메모리로부터 인출된 데이터를 전송하고 또한 시스템내의 기타 여러 회로 사이에서 데이터를 전송하기 때문에, 상기한 타이밍 파라메터는 위 메모리를 포함하고 있는 시스템의 성능에 영향을 미치는 것이 통례이다. 그 결과, 시스템의 성능과 융통성은 상기 메모리 소자에 대한 데이터 설정 시간의 단축으로 개선되고 있다.

그런데, 종래의 SRAM과 같은 수많은 메모리에 있어서는, 데이터가 기록될 열과 메모리 소자의 외부 단자와의 사이에 있는 기록 통로상에 상당한 기생 저항 및 기생 용량이 존재하는 경우가 있다. 메모리 소자의 외부 단자에서 데이터 변화가 일어나면 그 데이터가 공급될 마디에서는 스위칭 동작이 일어나게 되는데, 상기한 기생 저항이 공급 데이터에 따른 마디에서의 스위칭을 지연시키는 결과를 초래한다. 기록 동작은 기록 동작구동 펄스의 종료에 의해 제어되기 때문에, 기록 동작 구동 펄스의 종료가 내부적으로 전송되는 그러한 시점에서 모든 펄스 내부 마디에는 유효 입력 데이터가 존재하고 있지 않으면 안된다. 데이터 설정시간의 선택은 기록 통로상의 기생 임피던스에 의해 야기되는 내부적 지연을 고려하여야 하기 때문에, 결국 기록 통로상의 기생 임피던스는 데이터 설정 시간의 중요한 파라메터에 영향을 미치게 된다.

따라서, 본 발명의 목적은 기록 동작중의 데이터 설정 시간을 단축시킬 수 있는 회로를 제공하는데 있다.

본 발명의 다른 목적은 기록 동작에 있어서 입력 데이터의 늦은 변화를 허용하는 그러한 회로를 제공하는데 있다.

본 발명의 또 다른 목적은 메모리내의 열 프리챠지 및 등화 제어와 협력하여 동작하는 그러한 회로를 제공하는데 있다.

본 발명은, 기록 동작중에 입력 데이터의 천이의 검출에 따라 메모리내의 열에 프리챠지 및 등화 신호를 제공함으로써, 메모리 회로에 통합될 수 있다. 상기한 프리챠지 및 등화 신호는, 어드레스 천이 검출 회로와 유사하게 구성된 데이터 천이 검출 회로에서 발생될 수 있다. 데이터 천이 검출 회로의 출력은, 사전에 프리챠지 상태에 있지 않는 메모리 내의 각 열에 대한 프리챠지 및 등화 트랜지스터로 전송하도록 되어 있다. 비트 라인들의 프리챠지 및 등화는 기록동작 기간에 있어서 반대의 데이터 상태를 가진 입력 데이터의 전송을 가속화시킴으로써, 기록 동작을 안전하게 달성하는데 필요한 데이터 설정 시간을 단축시키게 된다.

이하 첨부 도면에 의거 본 발명을 상세히 설명한다.

다음은 제1도를 참조하여, 본 발명의 일 실시예를 포함하고 있는 집적 회로 메모리(1)의 블록도에 관하여 설명한다. 메모리(1)는 예컨대 20²⁰, 즉 1,048,576개의 기억 장소 또는 비트를 가진 정적 등속도 호출 메모리(SRAM)와 같은 집적 회로 메모리이다. 이 실시예의 메모리(1)는 각기 8비트로 된 2¹⁷(즉, 128K)개의 어드레스 가능한 장소로 구성된 와이드-워드(wide-word)메모리이다. 따라서, 예를들어 판독 동작시에는, 어느 하나의 메모리 장소가 호출될 때 8데이터 비트가 8개의 입/출력 단자(DQ)에 나타나게 된다. 본 실시예에서, 메모리(1)의 전기적 구성은 1024행1024열로 되어 있으며, 각각의 정상 메모리 동작시 8열이 호출되도록 되어 있다.

메모리(1)의 경우, 메모리 어레이는 8개의 서브-어레이(12ø-12₇)로 분할되어, 각각의 서브-어레이는 1024행128열을 가지고 있다. 메모리(1)는 17개의 어드레스단자(A0-A16)를 포함하며, 이들은 어느 유일한 메모리 어드레스를 명시하는데 필요한 17개의 어드레스 비트를 수취하기 위한 것이다. 종래의 방식에 있어서는, 이들 17개의 어드레스 단자로부터의 신호는 (도시하지 않은) 어드레스 버퍼에 의해 완충되고 있다. 이러한 완충 과정을 거쳐, 이중에서 10개의 어드레스 단자(A7-A16)에 해당하는 신호를 행 디코더(14)에 입력되는 것에 의해, 행 디코더(14)로부터 전압을 공급받을(1024행 가운데) 어느 한 행을 선택하도록 되어 있다.

제1도는 서브-어레이(12)들의 상호간의 물리적 위치 관계 및 행디코더(14)에 대한 서브-어레이의 물리적 위치 관계를 도시한 것이다. 이하에서 좀 더 상세히 설명하는 바와같이, 서브-어레이(12)내의 메모리 셀들의 어느 한 행에 대한 선택은 행 라인들에 의해 이루어지는바, 하나의 행 라인은 단자(A7-A16)에 기해지는 행 어드레스의 값에 따라 행 디코더(14)로부터 구동된다. 행 디코더(14)가 중앙에 위치하고 있는 그 양측에 서브-어레이(12)가 위치한 제1도에 도시된 바와같은 배열에 있어서, 최상위 열 어드레스 비트(이 실시예에서는 어드레스 단자 A6)도 아울러 행 디코더(14)에 의해 디코드되게 하여, 이 최상위 열 어드레스 비트에 따라, 중앙에 있는 행 디코더(14)의 일측에서만 행 라인의 전압 공급이 이루어질 수 있도록 하는 것이 바람직하다. 어느 하나의 행라인에 전압 공급이 이루어지면, 메모리 셀들의 내용이 종래의 방식으로 그 대응하는 비트 라인에 접속된다. 감지/기록 회로(13)는, 외부에서 제공되는 입력 데이터를 선택 메모리 셀에 전송함에 있어서, 서브-어레이(12)내의 비트 라인상의 데이터 상태를 감지 및 저장하기 위하여 설치된 것이다. 본 발명에 따른 메모리(1)내에는 많은 종래의 배열 및 구성을 갖는 감지/기록 회로(13)가 사용될 수 있는데, 이러한 배열에는 각각의 비트 라인 쌍에 대하여 하나의 감지 증폭기를 할당한 것이나 또는 복수의 비트 라인 쌍에 대하여 하나의 감지 증폭기를 할당한 것이 포함되며, 어느 비트 라인 쌍이 감지되어야 할 것인지의 선택은 열 어드레스에 따라 열 디코더(18)에 의해 이루어지게 되어 있다. 또한, 별도의 기록 통로와 기록 회로를 함께 설치할 수도 있다.

활성 동작 기간중에 소비되는 전력을 감소시키기 위한 목적으로, 본 실시예에서는 각각의 활성 주기중에 단 하나의 서브-어레이(12)만이 전압을 공급받는 상태로 유지되며, 전압 공급 상태로 유지될 서브-어레이(12)의 선택은 희망하는 메모리 어드레스(즉, 3비트의 열 어드레스)에 의해 결정된다. 이는 각각의 서브-어레이(12)를 사이와, 그리고 행 디코더(14) 및 서브-어레이(12₃) (12₄)들 사이에 설치된 리피터(16)들에 의해 행하여진다. 리피터(16)들은 선택된 행 라인의 전압 공급 상태를 지나서, 선택된 서브-어레이(12)에 대하여 선택된 행 라인의 전압 공급 상태를 래치시키는 한편, 선택되지 않은 서브-어레이(12)에 대한 행 라인에게는 전압을 공급하지 않게 된다. 이러한 배열은, 호출 메모리 장소의 모든 8비트가 동일한 서브-어레이(12)내에 위치되어야 하는 것을 요구한다.

본 발명의 목적에 비추어볼 때, 호출되는 메모리 장소의 8비트가 동일 서비-어레이(12)내에 위치해야 한다든가 또는 서브-어레이(12)들 사이에 래치형 리피터(16)가 설치되어야 한다는 것은 반드시 필수적인 것은 아니다. 그러나, 본 발명자의 미국 동시 출원 제588,577호(출원일 : 1990.9.26, 양수인 : SGS-Thomson Microelectronics, Inc.)에서 기술한 바와같이, 그러한 구성에 의하면, 워드 라인이나 복수의 메탈층 구조에 대한 타임 종료에 수반하는 문제점을 야기시키지 않은채, 활성 전력 소비를 감소시킬 수 있기 때문에 바람직한 것이라고 할 수 있다. 나머지 7개의 어드레스 단자(A0-A6)에 해당하는 신호들은 리피터(14)들을 제어하는 열 디코더(18)에 입력되어 라인(RST0-RST7)에 의해 하나의 서브-어레이(12)의 선택을 유지하게 된다. 열 디코더(18)도, 종래의 방식으로, 열 어드레스 값의 잔여 부분에 응답하여, 선택된 서브-어레이(12)내에서 희망하는 열을 선택한다. 행 디코더(14) 및 열 디코더(18)에 대한 어드레스 값의 전송을 위하여 단일의 라인들이 지시되지만, 많은 종래의 메모리에서처럼, 개개의 어드레스 비트의 진수 및 보수가 디코딩의 용이성을 위하여 교대로 어드레스 버퍼로부터 디코더로 전송될 수 있다.

한편, 본 발명의 실시예에 따른 메모리(1)내에서는 입/출력 회로(28)가 내장되어 있으며, 이는 8비트의 출력 버스(20) 및 8비트의 입력 버스(38)를 경유하여 열 디코더(18)에 연결되어 있는 동시에 입/출력 단자(DQ), 기록 동작 구동단자(W_) 및 출력 동작 구동 단자(OE)에도 연결되어 있다. 입/출력 회로(28)는 입/출력 단자(DQ)와, 메모리(1)에 가해지는 어드레스 값에 따라 선택된 메모리 셀 사이의 연결을 제공 및 통제하기 위한 종래의 회로를 포함하고 있으며, 이에 관해서는 이하에 상세히 설명하기로 한다. 그리고, 공용의 입/출력 단자보다는 전용의 입/출력 단자를 포함하는 동시에 입/출력의 폭에 관해서 기타 여러 가지 대체적인 구성을 갖는 메모리(1)도 역시 본 발명을 이용할 수 있다는 점을 주목하여야 할 것이다.

또한, 메모리(1)는 타이밍 제어 회로(22)를 포함하는데, 이는 종래의 방식으로 하나의 메모리 주기 기간 동안에 메모리(1)내의 여러 부분의 동작을 제어하도록 되어 있다. 타이밍 제어 회로(22)는 대개 제1도에 도시된 바와같이 특별한 회로 블록으로 구성된 것이 아니고 일반적으로는 메모리(1)내에 분산되어 그 내부의 여러 부분의 동작을 제어하도록 되어 있다. 타이밍 제어 회로(22)는 일례로 메모리(1)의 동작을 구동 및 불능시키는 단자(CE)의 신호를 수신하고 있다.

제1도에 도시한 바와 같이, 타이밍 제어회로(22)로부터의 라인(SEL)은 상기한 본 발명자의 미국 동시 출원 제588,577호에 기술한 바와 같이 리피터(16)의 제어를 위해 리피터(16)에 접속되어 있다.

아울러, 몇몇 정적 메모리에 있어서는, 타이밍 제어 회로와, 열 디코더등과 같은 기타 회로 블록들이 어드레스 단자(A0-A6)의 천이에 따라 어드레스 천이 검출 회로(26)에 응답하여 메모리(1)의 동작을 동적으로 제어하도록 되어 있다. 이와 관련하여 본 명세서에 참고로 언급된 미국 동시 출원 제601,287호(출원일 : 1990.10.22, 양수인 : SGS-Thomson Microelectronics, Inc.)는 어드레스 천이검출회로(24)로서 사용될 수 있는 어드레스 천이 검출 회로와, 어드레스 단자(A0-A6)에 인가되는 어드레스 신호의 완충에 관한 응용을 기술하고 있다.

이러한 어드레스 천이 검출에 따른 제어 기술은 후술하는 바와 같이 비트 라인의 프리챠지 및 등화를 제어하기 위한 본 발명의 실시예에 바람직하게 사용된다. 또한, 상기한 미국 동시 출원 제588,577호에서 기술한 바와 같이, 한 주기내에서 동적으로 동작되는 리피터(16)들을 제어하기 위해 어드레스 천이 검출을 이용하는 것도 좋다.

아울러, 메모리(1)은 전원-온 리세트 회로(24)를 포함하고 있다. 전원-온 리세트 회로(24)는 전원 단자(Vcc)로부터 바이어스 전압을 공급받으며 (메모리1 내의 기타 부분도 도시하지 않은 접속 수단에 의해 그와 같이 바이어스 전압을 공급받게되어 있음), 메모리(1)의 최초 전력 상승시 Vcc전원이 충분한 레벨에 도달하였음을 나타내는 신호를 라인(POR)에 발생시킴으로써, 메모리(1)의 여러 부분이 불확정 상태 혹은 원치 않은 상태에서 전력 상승하는 것을 방지하고 있다. 본 명세서에 참고를 위해 원용된 출원으로서, 본 특허출원의 출원인인 SGS-Thomson Microelectronics, Inc.에게 양도된 미국의 동시 출원 제569,000호(출원일 : 1990.8.17)에도 기재된 바와 같이, 전원-온 리세트 회로(24)는, 제1도에서 라인(POR)의 접속에 의해 타이밍 제어 회로(22)를 제어하는 것과 유사한 방법으로, 메모리(1)의 다른 부분에 대해서도 제어를 할 수 있다. 또한, 상기한 동시 출원 제569,000호는 전원-온 리세트 회로(24)의 바람직한 구조를 설명하고 있지만, 본 발명에는 종래의 전원-온 리세트 회로 역시 이용할 수 있다.

위에서 언급한 바와같이, 전력 소비를 줄이기 위한 목적에서, 본 실시예에 의한 메모리(1)는 8개의 서브-어레이(12)중에서 3개의 최상위 열 어드레스 비트에 의해 선택된 단 하나의 서브-어레이에만 전압을 공급하고 있다. 본 실시예에서, 리피터(16)들은 각각의 서브-어레이(12)들 사이와, 그리고 행 디코더(14) 및 서브-어레이(12₃) (12₄) 사이에 설치되어, 선택된 서브-어레이(12)내에서 전압공급된 행 라인의 인가 상태를 유지하게 되며, 일정 시간이 지난 후에는 다른 서브-어레이(12)내의 행 라인에는 전압을 공급하지 않게 된다. 이러한 방법으로, 열 어드레스(특히, 3개의 최상위 비트)는 워드 라인의 인가 상태를 제어함으로써, 선택된 서브-어레이(12)내에서 해당되는 워드 라인의 부분만이 전체의 메모리 동작 주기 기간에 있어서 전압 공급을 받게 된다. 그리고 열 디코더(18)는, 열 어드레스의 나머지 비트의 값에 따라, 선택된 서브-어레이(12)내의 128열 중에서 8개의 열을 선택한다. 본 실시예에서는, 또한 활성 기간의 전력 소비를 줄이기 위하여, 선택된 서브-어레이(12)내의 감지/기록 회로중에서 희망하는 메모리 비트와 연관된 감지/기록 회로(13)에만 전압 공급을 하도록 하고 있다. 이리하여 열 디코더(18)에 의해 선택된 감지/기록 회로(13)는 버스(20) 또는 버스(38)를 경유하여 입출력 회로(28)와 연락 관계를 갖게되며, 이를 통하여 종래의 방식으로 데이터를 선택된 메모리 셀에 대하여 기록/판독할 수 있게 된다. 본 명세서에 참고로 원용된 상기한 미국의 동시 출원 제588,577호는 리피터(16)의 구조 및 동작에 관한 상세한 설명을 개시하고 있다.

물론, 본 명세서에 기술된 본 발명과 관련하여 여러 가지 대체적인 구조를 가진 메모리(1)를 사용할 수 있다. 이러한 구조의 일례로는, 정상 동작 과정에서 단일의 비트가 입/출력되는 1비트형 메모리가 있다. 아울러, 또다른 대안으로서, 각각의 서브-어레이가 하나의 입/출력 단자와 연관되어 있는 와이드-워드형 메모리라든가, 정상 동작 기간중에 전체의 어레이가 모두 전압 공급을 받는 메모리도 사용할 수 있다. 상기한 바와같이, 각기 고유의 독특한 구성을 갖고 있는 동적 RAM, EPROM, 매몰형 메모리, 듀얼 포트형 RAM, FIFO메모리등 기타 각종의 메모리도 역시 본 발명으로부터 혜택을 받을 수 있다.

한편, 본 발명에는 상이한 물리적, 전기적배열을 갖는 서브-어레이(12)가 제1도에 도시된 것 대신에 사용될 수도 있다. 예를 들면, 메모리(1)내에 2개의 행 디코더(14)를 포함시키고, 각각의 행 디코더가 메모리의 1/2에 대하여 행라인 신호의 인가 상태를 제어하도록 할 수도 있다. 또한, 하나 또는 그이상의 행 디코더(14)를, 제1도에 도시한 바와같이, 서브-어레이(12)들의 중앙에 배치시키는 것 보다는, 그의 관련 서브-어레이(12)의 한 주변을 따라 배치시킬 수도 있다. 메모리(1)의 특별한 레이-아웃은 특정 메모리의 설계 및 제조 공정에 관련을 갖고 있는 특정 변수에 따라 본 기술 분야의 통상의 지식을 가진 자에 의해 결정될 수 있다고 생각된다.

다음은 제2도를 참조하여, 하나의 서브-어레이(12)에 대한 열 구조를 보다 상세하게 설명할 것이다. 리피터(16n)는 버스(RL)에 행 라인을 형성하여 서브-어레이(12n)에 인가하고 있는데, 각각의 서브-어레이(12)가 1024행의 메모리 셀을 포함하도록 되어 있는 이 실시예에서 버스(RL)내의 상기한 행 라인의 개수는 1024개이다.

위에서 설명한 바와 같이, 활성 전력 소비를 감소시키기 위하여, 8비트 단위로 된 메모리(1)의 실시예에 있어서 선택된 메모리 장소의 모든 8비트는 동일 서브-어레이(12)로부터 선택된다. 따라서, 제2도를 보면, 서브-어레이(12n)에 대하여 8개의 감지/기록 회로(13)가 설치되어 있으며, 이들 각각의 감지/기록회로(13)는 서브-어레이(12n)내의 선택된 열로부터 한쌍의 입/출력 라인(21)을 통하여 차동 신호를 수신한다. 이 실시예에서, 제2도의 감지/기록 회로(13)의 각각은 거기에 접속된 비트 라인의 데이터 상태를 감지함과 동시에 거기에 접속된 비트 라인에 데이터를 기록하기 위한 회로를 내장하고 있다. 따라서, 각각의 감지/기록 회로(13)는 입력 데이터 버스(38) 및 출력 데이터 버스(20)를 경유하여 입/출력 회로(28)와 연락 관계를 유지한다. 이러한 감지 및 기록 동작을 위한 회로부를 포함한 감지/기록 회로(13)의 구성은 이하에서 좀 더 상세히 설명하는데, 본 발명의 목적을 위해서는 다른 구조의 감지 증폭기를 대신에 사용하고 별도의 기록 및 감지 회로를 포함시킬 수도 있다. 제2도의 구성에 의하면, 서브-어레이(12n)내의 각각의 열은 단일의 감지/기록 회로(13)와 관련을 갖게 됨으로써 단하나의 데이터 단자(DQ)와 관련을 갖도록 되어 있다. 서브-어레이(12)내의 특정 열에 개개의 감지/기록 회로(13)를 할당하는 것은 레이 아웃 측면에서 종래의 어떤 방법으로도 수행할 수 있다. 예를 들어, 하나의 서브-어레이(12)내의 128개 열을 각기 16개의 열로 이루어지는 8개의 인접 블록으로 그룹화하고, 한 블록내의 각 열을 동일 감지/기록 회로(13) 및 데이터 단자(DQ)에 관련시킬 수 있으며, 또한 이와는 달리 8개의 인접 열로 이루어지는 한 그룹내의 각 열을 다른 감지/기록 회로(13) 및 데이터 단자(DQ)에 할당할 수도 있다.

열 디코더(18)는, 어드레스 단자(A0-A16)에 수취되는 열 어드레스의 값에 따라, 버스(COL) (COL_)상에 선택 신호를 제공하여 서브-어레이(12)에 공급한다. 서브-어레이(12n)에 있어서, 각각의 버스(COL)(COL_)는 128개의 라인을 포함하는데, 이는 서브-어레이(12n)내의 열의 개수가 128개이기 때문이다. 이에 따라, 서브-어레이(12n)내의 각 열 n은 라인(COL)(COL_)을 통하여 선택 신호를 수신한다. 제3도에는, 열 디코더(18)의 출력이 메모리(1)의 모든 열에 관하여 도시되어 있다. 제3도는, 열 선택 라인(COL_)이 각각 인버터(19)에 의해 반전된 후 1024개의 진수 및 보수 라인(COL)(COL_)을 발생시키는 것을 도시하고 있는데, 각각의 라인(COL)(COL_) 쌍은 메모리(1) 내의 1024개 열중의 하나에 관련되어 있으며, 128쌍의 라인(COL)(COL_)으로 이루어지는 각각의 연이은 그룹은 하나의 서브-어레이(12)마다 할당되어 있다.

또한, 제3도에 도시한 바와 같이, 열 디코더(18)는 어드레스 천이 검출 회로(26)로부터 신호를 수신한다. 어드레스 천이 검출회로(26)는, 이하에서 상세히 설명하는 바와 같이, 어드레스 단자(A0-A16)중의 하나에서의 천이가 검출됨에 따라 라인(ATD)에 펄스를 제공한다. 본 발명의 실시예에서, 열 디코더(18)는, 라인(ATD)에 펄스가 제공되는 것에 응답하여 모든 열들이 선택되지 않도록(즉, 모른 라인 COL_은 "하이"상태로 구동되고 모든 라인 COL_은 인버터 19의 동작에 의해 "로우"상태로 구동되도록)구성되어 있다. 어드레스 천이 검출회로(26)에 의한 이러한 열 디코더(18)의 제어는 메모리(1)의 모든 서브-어레이(12) 내부의 모든 열들을 프리챠지 및 등화시키는 역할을 한다.

열 디코더(18)는 아울러 감지/기록 회로(13)에 일정한 제어 신호를 출력하는데, 이 신호는 제2도에서 버스(BLKCTRL)로 표시되어 있다. 버스(BLKCTRL)상의 신호는 3개의 최상위 열 어드레스 비트(A4-A6)로부터 발생되며, 따라서 선택된 서브-어레이(12)와 관련된 감지/기록 회로(13)만이 동작 구동되어 판독 또는 기록 동작을 수행할 수 있게 된다. 버스(BLKCTRL)상의 신호는 또한 타이밍 제어 회로(22)에서 발생되는 타이밍 신호로부터 부분적으로 생성되는데, 이는 종래의 방법대로 '판독 및 기록 동작을 제어하기 위함이다. 감지/기록 회로(13)의 동작에 관련된 버스(BLKCTRL)상의 일정한 신호에 관해서는 이후에 제5도를 참조하여 상세히 설명하기로 한다.

이리하여, 다시 제2도에서, 열 어드레스 값이 서브-어레이(12n)내에 선택열들이 존재함을 나타내고 있을때에는, 열 디코더(18)는 8개의 라인(COL_)(COL)에 선택 신호를 발생하여 서브-어레이(12n)내의 8개의 열에 공급하게 된다. 아울러, 열 디코더(18)는 버스(BLKCTRL)상에 적당한 감지 증폭기의 제어 신호를 출력함으로써, 감지/기록 회로(13)가 서브-어레이(12n)내의 선택된 비트 라인쌍에 연결되어 소정의 동작을 수행할 수 있게 된다.

다음은 제4도를 참조하여, 메모리(1)의 서브-어레이(12)의 내부에 있는 하나의 열의 구성을 설명한 것이다. 제4도에서 블럭 형태로 도시된 메모리 셀(30)은 본 실시예에서는 예컨대 교차 결합된 n 채널 인버터들과 저항성 부하로 구성된 종래의 정적 RAM셀로 되어 있다. 각각의 셀은 n채널 통과 트랜지스터(31)들을 경유하여 진수 및 보수 비트 라인(BL)(BL_)에 결합되어 있다. 통과 트랜지스터(31)들의 게이트들은 행 라인(RL)들에 의해 제어되며, 메로리 회로에 있어서 통상적으로 행하여지는 바와같이, 하나의 행 라인(RL)의 동작에 의해 각 쌍의 비트 라인(BL)(BL_)에는 단 하나의 메모리 셀(30)이 결합되도록 되어 있다. 앞에서도 설명한 바와 같이, 각 서브-어레이(12)내에는 1024개의 행이 있으므로, 각 열에는 1024개의 메모리 셀(30)이 존재하며, 이들 각각의 메모리 셀은 제4도에 나타내는 바와같이 행 라인(RL₀-RL₁₀₂₃)을 통하여 선택될 수 있게 된다.

비트 라인(BL)(BL_)은 각각 P 채널 트랜지스터(32)의 드레인 단자에 접속되며, 이들 P 채널 트랜지스터(32)의 소스 단자들은 프리챠지 전압(이 경우에는 Vcc로 되어 있음)에 연결되어 있고, 또한 이들 트랜지스터(32)의 게이트들은 열 디코더(18)로부터의 라인(COLn)에 의해 제어되도록 되어 있다. 이리하여, 열 디코더(18)로부터의 라인(COLn)이 열의 비선택 상태를 나타내는 "로우" 논리 레벨로 되어 있을때, 트랜지스터(32)들은 비트 라인(BL)(BL_)들을 프리챠지시키게 된다. 그리고 p 채널 등화 트랜지스터(32)는 비트 라인(BL)(BL_)사이에 접속되는 소스-드레인 통로를 구비하는 한편 열 디코더(18)로부터의 라인(COLn)에 접속되는 게이트를 구비하고 있으므로, 라인(COLn)이 "로우" 레벨로 되어 있는 기간동안(즉, 트랜지스터 32를 통하여 프리챠지를 행하는 기간동안)에 비트 라인(BL)(BL_)은 각기 동일 전위(여기서는 Vcc로 되어 있음)로 등화된다.

본 발명의 실시예에 의하면, 메모리(1)내의 열 "n"이 프리챠지 및 등화를 동작 구동시키는 라인(COLn)의 신호는 열 어드레스 값으로부터 디코드되도록 되어 있다(즉, 이것은 선택 라인 COLn의 논리적 보수에 해당하는 것이다). 따라서 열 "n"이 선택되지 않는 기간에, 열 "n"의 관련 비트 라인(BL)(BL_)들은 서로 프리챠지 및 등화되도록 되어 있다. 제1도의 메모리(1)에 있어서, 이는 선택 열들을 포함하고 있지않은 서브-어레이(12)내의 모든 열과, 선택 서브-어레이(12)내의 모든 비선택 열(이 경우에는 8개의 열을 제외한 모든 열)이 그의 프리챠지 및 등화 상태에 있음을 의미한다. 이와 같은 디코드된 프리챠지 및 등화의 이점에 관해서는 뒤에서 좀 더 상세히 설명하기로 한다.

각각의 비트 라인(BL)(BL_)은 또한 통과 게이트(36)들에 접속되어 있는데, 이들 각각의 통과 게이트(36)는 p채널 트랜지스터(36p)와 n채널 트랜지스터(36n)로 이루어져 이들의 소스-드레인 통로는 병렬로 접속되어 있다. 입/출력라인(21j)(21j_)은 각각 비트 라인(BL)(BL_)에 대하여 통과 게이트(36)의 반대측에 접속되어 있다. 상기한 n채널 트랜지스터(36n)들의 게이트는 라인(COLn)에 접속되고, 상기한 p채널 트랜지스터(36p)들의 게이트는 라인(COLn_)에 접속되어 있으며, 따라서 하나의 열이 선택될때(즉, 라인 COLn은 "하이"상태로 라인 COLn_는 "로우" 상태로 될때) 상기한 열에 대한 트랜지스터(36n)(36p)는 "턴-온"되는 한편, 상기한 열이 선택되지 않을 때에는(즉, 라인 COLn이 "로우"상태로, 라인 COLn_이 "하이"상태로 될때에는), 트랜지스터(36n)(36p)는 "턴-오프"된다. 이리하여, 라인(COLn)(COLn_)상에 나타낸대로 열이 선택되면, 통과 게이트(36)는 비트 라인(BL)(BL_)의 상태를 각각 입/출력 라인(21j)(21j_)에 전송한다. 제4도의 열은 입/출력 라인(21j)(21j_)에 의해 나타난 바와같이, j번째의 감지/기록 회로(13)에 관련되어 있다. 그런데, j번째의 감지 증폭기(13)와 관련된 서브-어레이(12n)내에 있는 각각의 열도 역시 입/출력 라인(21j)(21j_)에 접속되는 통과 게이트(36)를 가지는데, 어느 하나의 주어진 열 어드레스 값에 대하여 상기한 열 들 중에서 단 하나의 열만이 열 디코더(18)에 의해 선택되므로, 비선택 열들의 통과 게이트(36)가 "오프" 상태에 있을때, 입/출력 라인(21j)(21j_)상에서 버스의 충돌은 일어나지 않게 된다.

한편, 본 발명의 실시예에서는, 제1메모리 셀(30)들이 비트 라인(BL)(BL_)에 접속되는 지점과, 통과 게이트(36), 프리챠지 트랜지스터(32), 등화 트랜지스터(34)의 공통 마디 사이에, 퓨즈(33)가 비트 라인(BL)(BL_)에 대하여 직렬로 접속되어 있다. 이하에서 설명하는 바와같이, 본 발명의 실시예에 따른 열의 구성과 제어 방식에 의하면, 단지 2개의 퓨즈(33)를 개방시키는 것만으로, 메모리의 잔여 부분으로부터 고장 열을 효율적으로 그리고 효과적으로 제거해낼 수 있게 된다.

다음은 제5도를 참조하여, 기록 및 판독 통로를 포함하여, 감지/기록 회로(13)의 구성을 설명한 것이다. 상보적인 입/출력 라인(21j)(21j_)들은 각기 하나의 p채널 프리챠지 트랜지스터(42)의 드레인에 접속되어 있으며, 트랜지스터(42)들의 소스는 모두 입/출력 라인(21j)(21j_)들에 대한 프리챠지 전압(여기서는 Vcc로 되어 있음)에 접속되어 있다. 또한, 입/출력 라인(21j)(21j_)들은 서로 p채널 등화 트랜지스터(41)에 의해 접속되어 있다. 트랜지스터(41)(42)들의 게이트는 라인(IOEQ)에 접속되어 있는데, 이는 ATD 회로(26)에 의해 검출되는 어드레스 천이에 응답하여, 혹은 입/출력 라인(21)들의 등화가 요구되는 주기 기간중의 기타 이벤트에 응답하여 타이밍 제어 회로(22)에 의해 형성되도록 되어 있다.

감지/기록 회로(13j)의 판독측에 있어서, 입/출력 라인(21j)(21j_)들은 각기 하나의 p채널 통과 트랜지스터(43)에 접속되어 있으며, 이들 각각의 통과 트랜지스터(43)의 게이트들은 분리 신호(ISO)에 의해 제어되도록 되어 있다. 따라서, 입/출력 라인(21j)(21j_)들은 "하이" 논리 레벨의 분리 신호(ISO)에 의해 판독 회로로부터 분리되는 한편, "로우" 논리 레벨의 분리 신호(ISO)에 의해 판독 회로에 접속되도록 되어 있다. 입/출력 라인(21j)(21j_)들에 대하여 통과 트랜지스터(43)의 반대측에 있는 상보적인 라인들은 제5도에서 각각 감지마디(SN)(SN_)로 표시되어 있다.

그리고, 감지/기록 회로(13)내의 감지 증폭기(48)가, 이하에서 설명하는 바와 같이, 동적인 형태로 동작하게 될때, 감지 마디(SN)(SN_)들은 그 주기의 적당한 부분에 있어서 바람직하게 프리챠지 및 등화된다. p채널 프리챠지 트랜지스터(46)들은 각기 전원(Vcc)과 감지 마디(SN)(SN_)사이에 접속되는 소스-드레인 통로를 구비하고 있다. 등화 트랜지스터(45)는 p채널 트랜지스터로서, 그의 소스-드레인 통로는 감지 마디(SN)(SN_) 사이에 접속되어 있다. 트랜지스터(45)(46)들의 게이트는 모두 라인(SAEQ)에 의해 제어되며, 이 라인(SAEQ)은, "로우" 논리 레벨로 될때, 비트 라인(BL)(BL_) 및 입/출력 라인(21j)(21j_)에 대하여 상술한 것과 유사한 방법으로, 감지 마디(SN)(SN_)를 프리챠지 및 등화시키게 된다.

감지 증폭기(48)는 교차 결합형 인버터로 구성되는 통상의 CMOS래치로 되어 있으며, 이 교차 결합형 래치들의 입력 및 출력은 종래의 방식으로 감지 마디(SN)(SN_)에 접속되어 있다. n채널 풀-다운 트랜지스터(47)는 감지 증폭기(48)내의 n채널 트랜지스터들의 소스와 접지 사이에 접속되는 소스-드레인 통로를 구비하는 동시에, 라인(SCLK)에 의해 제어되는 게이트를 구비하고 있다.

풀-다운 트랜지스터(47)는 감지 증폭기(48)의 동적인 제어를 제공하므로, 감지 마디(SN)(SN_)에 대한 감지 동작은 동적인 형태로 수행된다. 동적 RAM에서 이미 잘 알려진 바와같이, 이러한 구성에 있어서의 동적인 감지는 통과 트랜지스터(43)에 의해 감지 마디(SN)(SN_)와 입/출력 라인(21j)(21j_)이 서로 접속되는 시점에서 당초에는 "턴-오프"되어 있던 풀-다운 트랜지스터(47)에 의해 제어되는데, 동작 주기의 이 부분동안에 감지 증폭기(48)에는 감지 마디(SN)(SN_) 사이의 작은 차동 전압이 제공된다. 이 작은 차동 전압의 발생이후, 라인(SCLK)은 "하이"상태로 구동되며, 이에 따라 감지 증폭기(48)내의 풀-다운 트랜지스터들의 소스는 접지로 하강된다. 이에 의해 감지 증폭기(48)는 감지 마디(SN)(SN_)상에 큰 차동 신호를 제공하여, 감지 마디(SN)(SN_)의 감지 상태를 래치할 수 있게 된다.

이러한 구성에 있어서, 감지 마디(SN)(SN_)는 RS 플립플롭(50)에 의해 출력버스(20)에 연통되며, 따라서 플립플롭(50)의 세트 입력은 감지 마디(SN_)를 수취하는 한편, 플립플롭(50)의 리세트 입력은 감지 마디(SN)를 수취하게 된다. 플립플롭(50)의 Q-출력은 인버터(49)를 경유하여 출력 버스(20)의 라인(20j)에 접속되어 있다. 인버터(49)는 출력 버스(20)에 전송된 논리 상태를, 본 설명중에 지정한 비트 라인(BL)(BL_)의 극성에 일치시키게 된다. 인버터(49)는 열 디코더(18)에 의해 제어되는 제어 입력(제5도에서 라인 BLK로 표시됨)을 구비하고 있으며, 따라서 감지/기록 회로(13j)와 관련된 서브-어레이(12)가 열 디코더(18)에 의해 선택되지 않을 때에는 인버터(49)는 "트라이 상태"로 된다.

여기서 주목할 것은, 메모리(1)내에는 또하나의 감지/기록 회로(13j)가 존재하며, 이는 제5도의 감지/기록 회로(13j)와 유사한 방법으로 출력 버스 라인(20j)과 관련을 맺고 있다. 상기한 또하나의 감지/기록 회로는 다른 서브-어레이(12)에 관한 것이다. 이 출력 버스(20)의 라인과 관련된 모든 감지/기록 회로(13j)는 출력 OR 결합 형태로 접속되어 있다. 따라서, 감지/기록 회로(13j)의 판독측에 제공되는 제어 신호(ISO)(SAEQ_)(SCLK)들은, 본 실시예에 있어서는, 바람직하게는 타이밍 제어 회로(22)와 협력하여 열 디코더(18)에서 발생되도록 되어 있다. 이러한 제어 신호들의 발생에 의하면, (라인 ISO가 "하이"상태로, 라인 SAEQ_ 및 SCLK가 "로우"상태로 유지될때)비선택 서브-어레이(12)와 감지/기록 회로(13j)는 동작 구동되지 않고, 그들의 감지 마디(SN)(SN_)를 Vcc로 등화 및 프리챠지된 상태로 유지함으로써 출력버스(20)상의 버스 충돌을 방지할 수 있게 된다.

한편, 감지/기록 회로(13j)의 기록측을 보면, 입력 버스(38)로부터 나온 라인(38j)과, 열 디코더(18)에서 인출된 기록 제어 신호(WRSEL)는 NAND 게이트(54T)(54C)의 입력에 인가된다(단, 라인 38j는 NAND 게이트 54C에 접속되기 전에 인버터 53에 의해 반전되도록 되어 있다). 기록 제어 신호(WRSEL)는, 감지/기록 회로(13j)에 관련된 서브-어레이(12)의 선택 신호와, 타이밍 제어 회로(22)로부터 인출된 적절한 타이밍 신호와의 논리 "곱" 기능에 따라 발생됨으로써, 본 기술분야에서 이미 주지된 바와같이 주기중의 적당한 시간에 기록 동작을 수행할 수 있게 한다.

NAND 게이트(54T)의 출력은 n채널 풀-다운 트랜지스터(57T)와 푸쉬-풀 형태의 접속된 p채널 풀업 트랜지스터(56T)의 게이트를 제어하는 한편, NAND게이트(54T)의 출력은 또한 p채널 풀업 트랜지스터(56C)와 푸쉬-풀 형태로 접속된 n채널 풀 다운 트랜지스터(57C)와 게이트에 인버터(55T)를 통하여 접속되어 있다. 유사한 방법으로, NAND게이트(54C)의 출력은 풀업 트랜지스터(56C)의 게이트에 곧 바로 접속되어 있는 한편, 풀 다운 트랜지스터(57T)의 게이트에 인버터(55C)를 통하여 접속되어 있다. 트랜지스터(56T)(57T)의 드레인은 입/출력 라인(21j)을 구동하는 반면, 트랜지스터(56C)(57C)의 드레인은 입/출력 라인(21j_)을 구동하게 된다.

이에 따라, 감지/기록 회로(13j)의 출력측은 "트라이 상태" 구동기의 상보적인 쌍으로서 작용하게 된다. 이 구동기들은, 기록 제어 라인(WRSEL)이 "로우" 논리 레벨로 됨에 따라, 입/출력 라인(21j)(21j_)에 "고" 임피던스 상태를 나타내는데, 이때 "로우" 논리 레벨의 기록 제어 라인은 NAND 게이트(54T)(54C)의 출력을 "하이" 논리 레벨로 만들어줌으로써 트랜지스터(56T)(56C)(57T)(57C)를 모두 "턴-오프"시킨다. 물론, 기록 제어 라인(WRSEL)은 판독 기록 기간에는 "로우"로 논리 레벨로 되는 것이다. 기록 주기 기간에는 감지/기록 회로(13j)와 관련된 서브-어레이 이외의 다른 서브-어레이(12)에 가해지는 것이다.

본 실시예에 있어서는, 또한 감지/기록 회로(13j)의 기록측에는 소스 풀로워들이 설치되어 있다. n채널 트랜지스터(60T)는 입/출력 라인(21j)에 접속되는 소스 단자를 구비한 동시에 Vcc로 바이어스된 드레인 단자를 구비하고 있으며, 트랜지스터(60T)의 게이트는 인버터(55C)(59C)에 의해 두번 반전된 NAND게이트(54C)의 출력에 의해 제어된다. 또한, n채널 트랜지스터(60C)도, 마찬가지로, 입/출력 라인(21j_)에 접속된 소스를 구비하는 동시에 Vcc로 바이어스된 드레인을 구비하며, 인버터(55T)(59T)에 의해 두번 반전된 NAND게이트(54T)의 출력에 의해 제어되는 게이트를 구비하고 있다.

트랜지스터(60T)(60C)로 이뤄지는 소스 플로워들은 기록 동작 이후 판독 동작 이전에(흔히 이 기간은 "기록 회복"기간으로 칭함) 입/출력 라인(21j)(21j_)의 풀업 동작을 지원하기 위해서 설치되어 있다. 동작시, 기록 동작 기간중에, 풀 다운 트랜지스터(57)에 의해 "로우" 레벨로 구동되는 입/출력 라인(21j)(21j_)들도 역시 (인버터 59로부터 반전에 기인하여) 그의 관련 소스 풀로워 트랜지스터(60)를 "오프"시키게 되는데, 풀업 트랜지스터(56)에 의해 "하이" 레벨로 구동되는 다른 입/출력 라인에 대한 소스 풀로워 트랜지스터(60)는 "온"상태로 된다. 기록 동작의 종말에서, 기록 제어 라인(WRSEL)이 "로우" 논리 레벨로 복귀될 때, 모든 NAND 게이트(54)의 출력은 "하이"상태로 되며, 따라서 사전에는 "온"되어 있지 않던 소스 풀로워 트랜지스터(60)는 "턴-온"된다. 이는 그의 관련 입/출력 라인(21j)을 그의 이전의 "로우" 레벨에서 전압 Vcc-Vt(Vt는 트랜지스터 60의 임계 전압임)을 풀업시킨다. 일단 "턴-온"된 프리챠지 트랜지스터(42)는 입/출력 라인(21j)21j_)을 Vcc로 완전하게 풀업시키며, 이와 같이 일단 입/출력 라인(21j)(21j_)의 전압이 Vcc-Vt 이상의 전압에 도달하게 되면, 트랜지스터(60)는 더 이상 작용하지 않게 된다.

여기서, 모든 소스 풀로워 트랜지스터(60)들은 판독 동작 기간 중에는 "턴-온"상태로 유지되도록 되어 있다. 따라서, 입/출력 라인(21j)(21j_)들은, 그 전압이 Vcc-Vt레벨 이하로 떨어지지 않도록 크램프된다. 그런데, 본 실시예에 있어서, Vt의 크기는 1.25[V]정도로 되어 있다. 입/출력 라인(21)과 비트 라인(BL)(BL_)은 Vcc로 프라챠지 되기 때문에, 비트 라인(BL)(BL_)에 접속된 선택 메모리 셀(30)은 입/출력 라인(21j)(21j_)에 Vt정도의 차동 전압을 발생한다. 이 차동 전압은 감지 증폭기(48)에서 용이하게 감지된다. 이와 같이, 소스 폴로워 트랜지스터(60)의 설치에 의하면, 판독 동작에는 거의 영향을 주지 않고 기록 회복 동작을 개선할 수 있게 된다.

다음은 제6도를 참조하여, 판독 동작을 수행함에 있어서 상기한 구성을 가진 메모리(1)의 동작을 상세히 설명한 것이다. 제6도에 도시된 순서의 최기에, 메모리(1)의 열 어드레스 단자(A0-A6)에 값 m이 제공된다. 따라서, 열 어드레스 값 m와 관련된 메모리(1) 내의 열 들(본 실시예에서 상기한 열의 갯수는 8개로 되어 있음)에 대하여, 라인(COLm_)은 "로우" 논리 레벨로 되어 열 m에 관련된 통과트랜지스터(36p)를 "턴-온"시키게 되며, 또한 라인(COLm)은 "하이" 논리 레벨로 되어 프리챠지 및 등화트랜지스터(32)(34)를 "턴-오프"시키는 동시에 열 m과 관련된 통과 트랜지스터(36n)를 "턴-온"시키도록 되어 있다. 그 결과, 열 m에 있어서 선택된 형에 있는 메모리 셀(30)내에 저장된 논리 상태는 제6도에 도시한 바와 같이 비트 라인(BLm)(BLm_)상에 차동 신호로서 그의 논리상태를 제공하게 된다. (위에 언급한 바와 같이, 소스 폴로워 트랜지스터 60이 사용되는 경우에 있어서는, 상기한 차동 신호는 트랜지스터 60의 임계 전압 정도의 크기를 갖는다.)

아울러, 이 기간 동안에는, 선택 열 m이 위치한 서브-어레이(12)와 관련한 감지/기록 회로(13)에 대하여, 라인(IOEQ_)(SAEQ_)은 제6도에 나타낸 것처럼 모두 "하이" 논리 레벨로 된다. 선택 서브-어레이(12)과 관련된 감지/기록 회로(13)에 대하여, 라인(ISO)은 "로우" 논리 레벨로 유지되므로, 각각의 입/출력 라인(21)은 관련 감지/기록 회로(13) 내의 감지마디(SN)에 접속된다. 바람직하게는, 감지 증폭기(48)가 감지마디(SN)(SN_)에 충분한 차동 전압을 나타낸 이후에, 라인(ISO)은 "하이" 논리 레벨로 복귀하여, 라인(SCLK)이 "하이" 레벨로 상승하는 것에 동기하여 감지 증폭기(48)의 부하를 감소시킨다. 따라서, 비트 라인(BLm)(BLm_)의 논리 상태는 제5도에 도시한 회로에 의하여, 입/출력 라인(21)을 경유하여 출력 버스(20)에 전송된다. 관련 감지/기록 회로(13)내의 감지 증폭기(48)의 동작을 제어하는 라인(SCLK)은 감지 동작의 종료후 곧 바로 "로우" 논리 레벨로 복귀하여, 감지/기록 회로(13)내의 R/S 플립플롭(50)의 래치 동작은 출력 버스(20)에 적절한 데이터 상태를 유지하게 된다.

본 실시예에 따른 메모리(1)에 있어서 열 디코드에 의한 등화로 인하여, 열 어드레스 m과 관련된 열을 제외한 모든 열은 프리챠지 및 등화 상태에 있게 되는데, 다시 말해서 열 디코더(18)에 의해 인버터(19)를 경유하여 COL라인이 "로우" 논리 레벨로 구동됨에 따라 트랜지스터(32)(34)는 "턴-온"된다. 프리챠지 및 등화상태에 있는 비선택 열에는, 선택 열 m이 위치한 서브-어레이(12)에는 들어있지 않은 모든 열이 포함되어 있고, 아울러 선택 열 m이 위치한 동일 서브-어레이(12)내의 비선택 열도 포함되어 있다. 제6도에서, 이러한 비선택 열은 각기 "로우" 및 "하이" 논리 상태로 된 라인(COLn)(COLn_)으로 도시되어 있는바, 이와 관련된 비트 라인들은 Vcc로 프리챠지 되어 서로 등화된다. 따라서 본 실시예에서는, 단지 8개의 열(선택 열 어드레스 값과 관련된 것)만이 활성 주기 기간중에 프리챠지 및 등화되지 않게 된다.

그런데, 선택 열 m이 위치한 동일 서브-어레이(12)에 있어서는, 행 어드레스와 관련된 행 라인(RL)만이 활성화된다. 따라서, 메모리 셀(30)들은 선택 열 m뿐만 아니라 선택 서브-어레이(12)내의 비선택 열에 대한 비트 라인(BL)(BL_)과 전송관계를 갖게된다. 그런데, 특히 각 쌍의 비트 라인(BL)(BL_)과 관련된 1024개의 셀을 구비한 메모리(1)에 있어서, 비트 라인들의 용량은 메모리 셀의 구동 능력에 비하여 매우 큰 값(4pF 정도의 값)으로 되어 있다. 이와 같은 큰 용량으로 인하여, 비트 라인(BL)(BL_)의 AC부하는 선택기간과 마찬가지로 프리챠지 및 등화 기간에도 메모리 셀(30)에 나타난다. DC의 경우에 있어서는, p채널 프리챠지 트랜지스터(32)의 사용으로 말미암아, 선택 행에 있는 상위 측의 메모리 셀(30)은 프리챠지 및 등화 동작에 영향을 받지 않게 된다. 따라서, 선택 서브-어레이(12)내에 있는 선택 행의 비선택 열에 위치한 메모리 셀들의 데이터 보존성과 셀의 안정성은 본 발명에 따른 열 디코드에 의한 등화에 의해 거의 영향을 받지 않게 된다.

본 실시예에서, 열 어드레스 부분에 대한 값 n을 포함한 새로운 어드레스로써 어드레스 단자(A0-A6)에 주어지는 어드레스에 있어서 천이가 일어날때, 어드레스 천이 검출회로(26)에 의해 라인(ATD)에 하나의 펄스가 출력된다. 라인(ATD)상에 펄스로 인하여, 열 디코더(18)는 모든 라인(COL)(COL_)을 각각 "오프" 상태(즉, "로우" 논리 레벨 및 "하이" 논리 레벨)로 구동시키게 된다. 따라서, 가장 나중에 선택된 열과 관련된 라인(COLm)은 "로우" 레벨로 구동되며, 라인(COLm_)은 "하이" 레벨로 구동된다. 그 결과, 비트 라인(BLm)(BLm_)은 그 관련된 열에 있는 "턴-온"된 프리챠지 트랜지스터(32)를 통하여 Vcc로 프리챠지되며, 역시 "턴-온"된 등화 트랜지스터(34)를 통하여 서로 등화된다. 그리고, 이전에 선택되지 않았던 열 내의 라인(COL)(COL_)은 라인(ATD)의 펄스 지속기간에는 비활성 상태(즉, 각기 "로우"상태 및 "하이"상태)로 남아 있게 된다.

결과적으로, 라인(ATD)상의 펄스는 모든 감지/기록 회로(13)에 대한 제어 신호로 하여금 프리챠지 및 등화 동작을 개시하도록 만든다. 제6도에서, 라인(IOEQ_)(SAEQ_)은 "로우" 논리 레벨로 구동된다. 따라서, 입/출력 라인(21)(21_)은 Vcc로 프리챠지되어 ATD 펄스 기간 동안에 등화되며, 감지/기록 회로(13)의 판독측에 있는 감지마디(SN)(SN_)는 제6도에 도시한 바와 같이 된다.

제6도의 예에서, 주어지는 차기 어드레스는 그 관련된 8개의 열을 선택하기 위한 열 어드레스 값 n을 포함하는데, 이 열과 관련된 동작 신호는 제6도에 나타나 있다. 열 m에 관해서는, 어드레스 천이 이후에는 더 이상 선택되지 않기 때문에, ATD라인 상의 펄스가 종료된 뒤에는 라인(COLm)은 "로우"상태로, 라인(COLm_)은 "하이" 상태로 유지된다.

라인(ATD)상의 펄스 종료시, 그리고 어드레스 값의 디코딩을 위한 소요 시간이 지난 다음에는, 라인(COLn_)은 열 디코더(18)에 의해 "로우" 상태로 구동되며, 라인(COLn_)은 열 디코더(18)에 의해 인버터(19)를 경유하여 "하이"상태로 구동된다. 아울러, 해당 행 라인도 활성화되어 선택 행 내의 메모리 셀(30)을 그의 관련된 비트 라인(BL)(BL_)에 접속한다. 따라서, 열 n과 관련된 비트 라인(BL)(BL_)은 선택 행 내의 열 n에 있는 메모리 셀(30)에 의해 차동적으로 구동된다. 즉, 비트 라인(BLn)(BLn_)이 등화됨으로 인하여 메모리 셀(30)이 차동 신호를 제공할 수 없었던 이전의 주기와는 달리, 이번 주기에서는 선택 행 내의 메모리 셀(30)이 비트 라인(BL)(BL_)상에 차동 신호를 제공할 수 있게 되는데, 그 이유는 프리챠지 트랜지스터(32) 및 등화 트랜지스터(34)가 "오프"되기 때문이다. 이 차동 신호의 크기는, 감지/기록 회로(13j)내의 소스 폴로워 트랜지스터(60)로 인하여, 이 트랜지스터(60)의 임계 전압 정도의 크기를 갖게 된다.

라인(ATD)상의 펄스의 종료에 응답하여, 라인(IOEQ_)(SAEQ_)은 열 디코더(18)에 의해 "햐이" 레벨로 구동됨으로써, 입/출력 라인(21)(21_) 및 감지마디(SN)(SN_)가 비트 라인(BL)(BL_)상의 차동신호에 응답하여 동작할 수 있도록 한다. 이에따라 제6도에 나타낸 바와 같이, 차동 신호가 감지마디(SN)(SN_)에 출현될 수 있게 된다. 이러한 차동 신호의 출현 이후 적당한 시간에, 라인(SCLK)은 열 디코더(18) 및 타이밍 제어 회로(22)에 의해 "하이" 레벨로 구동되므로, 감지/기록 회로(13)내의 감지 증폭기(48)는 감지마디(SN)(SN_)에 보다 큰 차동 신호를 출현시키게 된다. 이 신호는, 앞에서도 설명한 바와 같이, RS 플립플롭(50)을 통하여 출력 버스(20)에 전송된다.

기록 동작은, 제6도에 관련하여 설명한 판독 동작에서와 동일한 방법으로 발생하는 열 선택, 프리챠지 및 등화를 위한 타이밍에 있어서, 제5도와 관련하여 위에서 설명한 방식대로 수행될 수 있게 된다. 그런데, 기록 동작 기간에는 라인(ISO)이 "하이" 논리 레벨로 구동되어 통과 게이트(43)을 "턴-오프"시키게 되므로, 감지/기록 회로(13)의 기록측에 의해 기록되는 데이터는 감지 증폭기(48)에 의해 감지되지 않고 상기 기록 동작 기간에 출력 버스(20)로 출력되지 않게 된다.

본 실시예에 따라, 비트 라인의 프리챠지 및 등화 동작이 열 디코더의 완전한 제어하에 있는 메모리(1)의 구성은, 열 어드레스의 값에 근거하여, 종래의 구조에 비하여 유익한 혜택을 제공하게 된다.

상기한 잇점중의 첫째는, 한 주기내에서 선택되는 열 만이 프리챠지 및 등화 동작을 필요로 하므로, 프리챠지 및 등화 동작을 위해 인출되는 활성 전류가 훨씬 감소되는 점이다. 하나의 서브-어레이 혹은 블럭 내의 모든 열에 대하여 제어 해제하도록 된 종래의 구조에서는 한 주기의 종료시 128개의 열이 프리챠지 및 등화되도록 되어 있던 것에 대하여, 상기한 본 실시예에서는 단지 8개의 열만이 한 주기의 종료시 프리챠지 및 등화된다. 비선택 열의 선택 행에 있는 메모리 셀을 비트 라인에 접속시키는 것만으로도, 등화 소자는 다른 열의 비트 라인에 큰 차동 전압이 형성되는 것을 방지하게 된다. 그 결과, 워드 라인이 "턴-오프"될 때 한 주기의 종료시 나타나는 프리챠지 및 등화 동작의 과도 현상은 극히 낮아져, 선택 열은 그들의 비트 라인 상에 상당히 큰 차동 전압을 갖게 된다. 이와 같이, 등화시 상당히 큰 차동 전압을 갖게되는 열의 갯수가 감소됨으로 인하여, 프리챠지 및 등화 트랜지스터(본 실시예에서는 트랜지스터 32 및 34에 해당함)의 게이트를 구동하는데 필요한 구동 회로로 줄어들게 된다. 아울러, 메모리(1)에서 발생되는 과도 현상은, 프리챠지 및 등화 동작을 수행하는데 소요되는 순시 전류가 상당히 줄어들기 때문에, 역시 상당히 줄어들게 된다.

제2의 잇점으로서, 본 발명의 실시예는 선택 열에 대하여 여러가지 장점을 제공한다. 비선택 열은 활동적으로 프리챠지 및 등화되므로, 비트 라인 상에 있는 정적 부하나 기타 부하가 제어 해제되지 않은 비선택열에 대하여 풀업시킬 필요가 없게 된다. 따라서, 본 발명에 따른 비트 라인(BL)(BL_)으로서 선택 열과 관련을 갖는 것은 선택 메모리 셀을 위 비트 라인에 접속시키는 통과 트랜지스터(31)가 동작구동되기 전에, 플로팅된다. 이로 말미암아, 메모리 셀(30)은 판독동작시, 플로팅 비트 라인(BL)(BL_)에 접속되어 있는 풀업 또는 기타 DC부하에 역작용을 일으키지 않고 상기 비트 라인(BL)(BL_)에 차동 전압을 형성한다. 마찬가지로, 기록 회로는 DC부하에 대하여 역작용을 일으키지 않고, 따라서 DC전류의 흐름을 유발하지 않고 비트 라인(BL)(BL_)에 기록 동작을 수행할 수 있게 된다. 이러한 선택 비트 라인(BL)(BL_)의 플로팅은 열 어드레스에 따라 비선택 비트 라인의 프리챠지 및 등화를 제어하는 것에 의해 가능하여 지는데, 이에 의해 비선택 비트 라인은 플로팅 되지 않게 된다.

아울러, 이러한 열디코더에 의한 등화 및 프리챠지 동작의 제어로 인하여 그리고 비트 라인 부하나 풀업이 제거된 덕택으로, 1차 메모리 어레이 내의 고장열을 교체하는데 사용할 수 있는 용장 열을 포함하고 있는 메모리에 있어서는, 어느 하나의 열에 대한 선택 기피를 효과적으로 용이하게 할 수 있게 된다. 제4도에서 알 수 있는 바와 같이, 비트 라인(BL)(BL_)이 제1메모리 셀(30)에 접속되는 지점과, 비트 라인(BL)(BL_)이 통과 게이트(36), 프리챠지 트랜지스터(32) 및 등화 트랜지스터(34)사이에 접속된 지점 사이에 연결되어 있는 단 한쌍의 퓨즈(33) 만을 개방시키는 것만으로, 상기한 열이 메모리의 잔여 부분에 대하여 연락 관계를 유지하는 것을 불능시킬 수 있다. 상기한 열이 용장 열로 대체되는 경우처럼, 퓨즈(33)가 개방되면, 비트 라인(BL)(BL_)은 플로팅 상태로 유지된다. 그 결과, 이 열의 고장이 전원마디(Vcc) 또는 전원마디(Vss)중의 어느 하나 혹은 몇 개의 다른 바이어스 라인에 대한 단락 회로에 의해 야기되는 것이면, 이 열에는 DC 전류가 인출되지 않게 된다. 종래의 메모리에 있어서, 특히 비트 라인이 감지 증폭기 및 메모리의 잔여 부분에 접속하는 지점의 반대 측에서 비트 라인이 풀업부하를 포함하도록 구성된 메모리에 있어서는, 이러한 비트 라인의 차단은, 본 실시예에서처럼 단 한쌍의 퓨즈(33)를 개방하는 것에 의해 달성되지 않고, 두쌍의 퓨즈의 개방을 필요로 한다. 따라서, 본 발명의 실시예에 의하면, 고장으로 인한 교체시 단 한쌍의 퓨즈만을 사용하여 비트 라인을 차단함으로써, 그 고장 비트 라인에 DC전류가 인출되지 않게된다.

다음은 제7도를 참조하여, 제1도의 메모리와 같은 메모리에 있어서 최악의 경우에 일어나는 기록 동작에 관하여 설명한 것이다. 메모리(1)에 대하여 앞에서 설명한 바와 같이, 또한 열 어드레스에 따라 비트 라인 프리챠지 및 등화신호를 얻지 않는 종래의 메모리에 있어서도 그러하듯이, 기록 동작기간에 데이터 입력단자의 데이터 상태가 변화되는 순서(이는 동일 선택 열에 서로 상반되는 데이터 상태를 연속적으로 기록할 때 야기됨)는, 데이터 설정시간[즉, 유효 데이터가 기록 동작구동 신호의 종료 이전에 출현되어야 할 시간]의 변수에 대하여 최악의 경우의 조건에 해당한다. 제7도는 종래의 메모리에 있어서 이러한 최악의 경우의 조건을 예시한 것이다.

제7도의 예에서, 설명의 편의상 제5도의 구성을 참조하여 보면, 입력 버스 라인(38j)은 기록 주기의 초기에는 "하이" 논리 레벨로 된다. 따라서, 제5도의 감지/기록 회로(13)의 기록측 동작에 의해, 입/출력 라인(21j)(21j_)은 각각 "하이" 및 "로우" 상태로 되는바, 입/출력 라인(21j)을 Vcc근처로, 입/출력 라인(21j_)은 Vss근처로 된다. 아울러, 이 기간 동안에는 제7도에 도시한 바와 같이, 기록 동작구동 단자(W_)는 "로우" 논리 레벨로 되어, "기록 동작이 일어나도록 되어 있음"을 나타낸다. 메모리(1)와 같은 정적 판독/기록 메모리에서 통상 그러하듯이, 기록 동작구동 신호(W_)의 상승 단부 이전의 데이터 설정기간(이는 보통 t_ds로 표시함)에 유효한 데이터가 실제로 선택 메모리 셀에 기록되는 데이터 상태이다.

제7도에서, 데이터 입력 단자의 천이는 기록/주기 기간에 일어나는 바, 예컨대 입력 데이터 라인(38j)은 "하이" 상태에서 "로우"상태로 천이한다. 상기한 메모리(1)와 유사한 종래의 메모리에 있어서, 기록 논리는 정적 논리이므로, 입력 라인(38j)이 천이를 할때 입/출력 라인(21j)(21j_)도 그에 상응하여 천이를 하게 된다. 그런데, 감지/기록 회로(13)의 기록측과, 입/출력 라인(21j)(21j_)과, 통과 트랜지스터(36)를 통해 상기한 입/출력 라인에 접속되는 선택 열의 비트 라인(BL)(BL_)상의 기생 저항으로 인하여, 입력 데이터 버스 라인(38j)의 천이에 응답한 입/출력 라인(21j)(21j_)의 천이에는 제7도에 도시한 바와 같이 약간의 시간이 걸린다. 특히, 입/출력 라인(21j)(21j_)에 있어서 "로우"에서 "하이"로의 천이는 "하이"에서 "로우"로의 천이보다 더 느리게 되는데, 그 이유는 n 채널 트랜지스터의 구동 능력이 p 채널 트랜지스터의 구동 능력보다 높게 되어 있고, 게다가 감지/기록 회로(13)내의 상기한 두개의 트랜지스터 도전형에 대한 기생 부하의 차이가 레이 아웃으로부터 야기될 수 있기 때문이다. 입/출력 라인(21j)(21j_)에 의해 구동되는 선택 비트 라인(BL)(BL_)에 접속되는 선택 메모리 셀(30)은, 비트 라인(BL)(BL_)중에서 그 전압 레벨이 하강하는 것(이 경우에는 입/출력 라인 21j에 관련된 비트 라인 BL이 이것에 해당함)의 전압이 충분히 낮아져 거기에 접속되어 있는 n 채널 메모리 셀 트랜지스터들을 "턴-오프"시키게 되는 시점에서, 상태 변화를 일으키게 된다. 제7도에서, 이것은 입력 데이터 버스 라인(38j)의 천이 이후의 시간 t_f에 일어나는바, 이때 입/출력 라인(21j)은 n채널 메모리 셀 트랜지스터의 임계 전압 V_tn이하로 떨어지게 된다.

그런데, 만약 기록 동작이 대략 t_f에서 정지한다고 하면, 선택 메모리 셀(30)에 기록될 상태는 좋지 않은 안정도를 갖게 될 것이다. 이미 잘 알려진 바와 같이, 정적 RAM, 특히 폴리실리콘 부하 저항을 가진 정적 RAM에서는, 비트 라인(BL)(BL_)중에서 고전위 것의 전압이 셀에 기록될 때, 메모리 셀이 안정도가 증가한다. n채널 통과 트랜지스터(31)가 사용되는 제4도의 구성에서, 행 라인(RL)이 Vcc이상의 전압으로 승압되지 않는다고 가정하면, 메모리 셀에 기록될 수 있는 가장 높은 전압은 Vcc-Vt의 값(여기서 Vt₃₁은 n채널 통과 트랜지스터 31의 임계 전압임)이다. 제7도에서, 입/출력 라인(21j)이 상기한 레벨에 도달함으로써 선택 열의 비트 라인(BL)에 가장 높은 사용가능한 전압을 제공할 수 있는 시간은 t_ds로 표시되는데, 기록 동작 구동 단자(W_)가 이 시간까지 천이를 일으키지 않는 한, 선택 메모리 셀(30)에는 가장 안정된 전압이 기록될 수 있게 된다.

제7도에서 알 수 있는 바와 같이, (입/출력 라인 21j 및 21j_와 비트 라인 BL 및 BL_을 포함한) 기록 통로의 직렬 기생 저항은 바로 데이터 설정 기간 t_ds에 영향을 미친다. 이 규정 시간은 일반적으로 정적 RAM에 대한 기록 주기 시간을 설정함에 있어서 제한 요소가 되고 있다. 따라서, 기록 통로의 직렬 기생 저항은 바로 메모리에 대한 데이터 기록 속도에 영향을 미치고 있는 것이다.

제8도를 보면, 데이터 설정 시간(t_ds)을 개선하기 위한 회로를 포함한, 본 발명의 제2실시예에 따른 메모리(100)가 블럭 형태로 도시되어 있다. 이 제2실시예에 따른 메모리(100)는 제1도의 메모리(1)과 유사하게 구성되어 있으며, 그 유사한 구성은 동일 참조 번호로 표기되어 있다. 또한, 메모리(1)에 비하여 개선된 메모리(100)의 구조는 상기한 바와 같은 열 디코드에 의한 등화 기능을 채용하고 있지 않은 종래의 메모리에 구현되어 여러가지 유익한 잇점을 제공할 수 있다. 상기한 종래의 메모리들은 예컨대 한 주기의 종료시 메모리내의 모든 열에 있어서 비트 라인의 프리챠지 및 등화를 발생시키는 것을 포함하며, 타임 종료 혹은 비트 라인 부하를 이용하여 비선택 비트 라인들의 플로팅이 이루어지지 않도록 한 것이었다. 따라서, 데이터 설정 시간의 개선 회로와 열 디코드에 의한 비트 라인의 등화(회로)의 조합은, 이하에서 설명하는 바와 같이, 모든 이점을 제공할 수 있다고 확신된다.

제8도에서, 메모리(100)는 어드레스 천이 검출 회로(26)와 더불어, 데이터 천이 검출(DTD) 회로(62)를 포함하고 있다. DTD 회로(62)는 개개의 입/출력 단자(DQ)에 접속되는 입력을 구비한 동시에, 기록 동작 구동 단자(W_)에 접속되는 제어 입력을 구비하고 있다. DTD 회로(62)의 출력은, 이하에서 설명하는 바와 같이, 열 디코더(18)에 전송된다. DTD 회로(62)는 ATD 회로(26)와 유사한 방식으로 구성되어, 기록 동작 기간(이 모드는 단자 W_에 의해 DTD 회로 62에 표시됨)에 어느 입/출력 단자(DQ)에서의 천이를 검출하여 그의 출력 라인(DTD)에 하나의 펄스를 발생시키도록 되어 있다. 이하에서 좀 더 상세히 설명하는 바와 같이, 기록 동작 기간 중의 데이터 천이 검출은 선택 열에 있는 비트 라인(BL) (BL_)의 프리챠지 및 등화를 제어하는데 사용된다.

다음은 제9도를 참조하여, DTD 회로(62)에서 나온 라인(DTD)상의 데이터 천이 신호에 응답한 열 프리챠지 및 등화의 제어 과정을 설명한 것이다. 제3도와 관련하여 앞에서 설명한 실시예에서와 같이, 열 디코더(18)는 어드레스 단자(A0-A6)에 입력되는 열 어드레스의 값에 따라 열 선택 신호(COL₀_)(COL₁₀₂₃_)를 발생하며, 아울러 ATD 회로(26)열 디코더(18)에 제어 입력을 부여하므로, 위에서 설명한 바와 같이 모든 열 선택 라인(COL_)은 어드레스 천이의 검출에 따라 동작 불능(즉, "하이" 논리 레벨로)된다.

제9도에는, DTD회로(62)가 (입/출력 회로 28에 접속되어 있는) 각각의 입/출력 단자(DQ)로부터의 입력과, 기록 동자 구동 단자(W_)로부터의 제어 입력을 수신하고 있는 것이 도시되어 있다. 위에서 설명한 바와 같이, DTD 회로(62)는, 기록 동작 구동 단자(W_)가 "로우"상태로 되어 있는 기간에 어느 하나의 입/출력 단자(DQ)에서의 천이에 응답하여 라인(DTD)상에 "하이"논리 레벨의 펄스를 발생한다. DTD 회로(62)의 출력 라인(DTD)은 OR게이트(64)의 일 입력에 접속되어 있는 한편, OR 게이트(64)의 다른 입력은 ATD 회로(26)로부터의 라인(ATD)을 수신하도록 되어 있다. 이 실시예에서, OR 게이트(64)의 출력은 열 디코더(18)를 제어함으로써, 기록 동작 기간 중에 어드레스 천이가 일어나거나 데이터 천이가 일어나는 경우에는 1024개의 열을 모두 비선택 상태로 된다.

그 결과, 선택 서브-어레이(12)내의 선택 열에 있는 비트 라인(BL)(BL_)들은 기록 동작 중에 일어나는 데이터 천이에 응답하여 프리챠지 및 등화된다. 데이터 천이에 따라 발생되는 라인(DTD)상에 발생되는 펄스의 폭은 어드레스 천이에 따라 라인(ATD)상에 발생되는 펄스의 폭보다 짧게 되어 있으므로, 기록 동작에 있어서의 선택 열에 있는 비트 라인의 프리챠지 및 등화는 어드레스 천이에 따라 발생되는 제반 동작보다 더욱 신속하게 수행될 수 있다.

본 실시예에 의한 메모리(100)내의 한 열의 구조는 제4도에 관하여 설명한 것과 동일하게 할 수도 있다. 또한, 이 실시예에서, 메모리(100)의 감지/기록 회로(13)의 구조는 전술한 메모리(1)내의 감지/기록 회로의 구조 뿐만 아니라 제5도에 관하여 설명한 것과도 동일하게 할 수 있다.

제8도 및 제9도에 도시된 바와 같은 메모리(100)내의 열 구조에 의하면, 이전에 선택되어 있던 열에 있는 프리챠지 트랜지스터(32)와 등화 트랜지스터(34)는, 어느 하나의 입/출력 단자(DQ)의 천이 검출에 응답하여 라인(COLn)이 "로우"상태로 하강함에 따라, "턴-온"되도록 되어 있다. 따라서, 프리챠지 트랜지스터(32)는 라인(DTD)상의 펄스 지속 기간 동안에 비트 라인(BL)(BL_)과 입/출력 라인(21j)(21j_)을 Vcc로 끌어올리는 역할을 한다. 이는, 이하에서 제10도의 타이밍 챠트에 관해 설명하는 바와 같이, 상승하는 비트 라인이 전압 Vcc-Vt에 도달하는 시점을 앞당기는 작용을 한다.

제10도에서, 예시된 기록 주기(여기서 기록 동작 구동 단자 W_는 "로우" 논리 레벨을 가짐)는, 입력 버스 라인(38j)이 얼마동안 "하이" 논리 레벨로 되어, 이에 따라 라인(DTD)이 "로우" 논리 레벨로 되어 있는 상태에서 개시된다. 선택열 "n"에 있어서, 라인(COLn_)은 "로우" 논리 레벨로, 라인(COLn)은 "하이" 논리 레벨로 되어 있다. 따라서, 선택 열에 대한 비트 라인(BL)(BL_)은 그와 관련된 입/출력 라인(21j)(21j_)에 접속된다. 입력 버스 라인(38j)의 상태로 인하여, 입/출력 라인(21j)은 Vss근처의 "로우"는 논리 레벨로 되는바, 라인(COLn_)은 "로우" 레벨로, 그리고 라인(COLn)은 "하이" 레벨로 유지된 채로, 입/출력 라인(21j)(21j_)의 상태는 통과 트랜지스터(36n)(36p)를 통하여 비트 라인(BL)(BL_)에 전송된다.

이어서, 입력 데이터 버스 라인(38j)은 그 관련 입/출력 단자(DQ)에서의 천이에 응답하여 "하이" 레벨에서 "로우"레벨로 천이한다. 위에서 설명한 바와 같이, DTD 회로(62)는 이 천이에 응답하여 라인(DTD)상에 펄스를 출력하게 되는데, 이 펄스는 제9도에 도시한 바와 같이 OR 게이트(64)를 경유하여 열 디코더(18)에 전송된다. 그런데, 열 디코더(18)는, 라인(ATD) 혹은 라인(DTD)상에 펄스가 존재하면, 아무런 열도 선택하지 않게 되므로, 라인(DTD)상에 펄스가 나타나는 것에 응답하여 모든 라인(COLn)은 열 디코더(18)에 의해 "로우"레벨로 하강된다. 이를 말미암아, 선택 열에 대한 프리챠지 트랜지스터(32) 및 등화 트랜지스터(34)는 "턴-온"되도록 되어 있다. 이리하여 비트 라인(BL)(BL_)은 프리챠지 트랜지스터(32)를 통하여 모두 Vcc로 풀업된 다음, 짧은 DTD 펄수의 종료 시점에 있어서는, (상기 열 어드레스 값이 변하지 않았기 때문에) 상기한 선택 열에 대한 통과 게이트(36)에 의해 입/출력 라인(21j)(21j_)에 다시 접속된다. 여기서 주목할 것은, 메모리(1)내의 등화 동작(예컨대, 라인 IOEQ)의 제어하에 트랜지스터 42에 의해 행하여지는 입/출력 라인 21j의 등화 동작)은 데이터 천이의 결과로서는 동작 구동되지 않도록 되어 있으며, 오히려 앞에서 설명한 바와 같은 식으로, 열 디코더(18)와 타이밍 제어 회로(22)와 어드레스 천이 검출 회로(26)에 제어되도록 되어 있다. 한편, 기록 동작 기간 중에 데이터 천이에 의해 동작 구동되는 등화 지속 기간은 한 주기의 종료 시점에서 어드레스 천이에 의해 동작 구동되는 완전한 비트 라인의 등화 지속 기간(약 16nsec정도)에 비하여 훨씬 짧게(즉, 약 7nsec정도로)되어 있다. 이는, 기록 동작 기간 중의 데이터 천이의 결과로서 화에 의해 비트 라인(BL)(BL_)을 동일한 전압으로 구동하는 것만으로 상당한 효과가 발생되는 점에 기인하고 있다. 그런데, 완전한 등화는 가급적 한 주기의 종료 시점에서 이루어지는 것이 바람직한데, 그 이유는 그 다음 동작으로서, 가능한 한 낮은 차동 비트 라인 전압을 요구하는 판독 동작이 올 수 있기 때문이다. 또한, 기록 주기 중의 데이터 천이시 제공되는 짧은 등화 동작의 기간도 역시 짧게 주어진 기록 동작 기간의 범위내에서 이루어지게 할 수 있고 (예컨대, 7nsec의 등화 동작은 25nsec의 기록 동작 내에서 이루어질 수 있다), 반면에 완전한 등화는 기록 동작을 이완시켜 규정된 설정 시간 내에 이루어질 가능성은 없을 것이다.

비트 라인(BL)(BL_)이 풀업 효과는 제10도에 도시된 입/출력 라인(21j)(21j_)에서 나타날 수 있다. 비트 라인(BL)(BL_)의 풀업은 입/출력 라인(21j)(21j_)중에서 전압 상승 하는 것(제10도에서는 입/출력 라인 21j_가 이것에 해당함)을 지원한다. 아울러, 등화 트랜지스터(34)는 감지/기록 회로(13)내의 기록 구동기(56)나 등화 트랜지스터(41)보다 비트 라인(BL)(BL_)에 더욱 가까이 배치될 수 있기 때문에, 이와 같은 근접 배치에 따른 기생 부하의 감소로 인하여 등화 트랜지스터(34)는 보다 효율적인 회복을 제공할 수 있게 된다. 따라서, 입력 데이터 버스 라인(38j)의 천이 이후 입/출력 라인(21j_)을 Vcc-Vt₃₁의 전압 레벨까지 상승시키는데 소요되는 시간(이 시간은 데이터 설정 시간 t_ds에 상당함)은 전술한 제7도의 실시예의 것으로부터 줄어들게 된다. 이에 의해 메모리(100)는 본 실시예에서와 같은 데이터 천이 검출에 의한 제어 기능을 포함하고 있는 유사한 메모리에 비하여, 단축된 데이터 설정 시간으로 계속해서 동작할 수 있게 된다.

물론, 이와 같은 비트 라인(BL)(BL_)의 풀업은(본 실시예에서) 입/출력 라인(21j)의 "하이" 레벨에서 "로우"레벨로의 천이 동작과는 반대가 된다. 따라서, 입력 데이터 버스 라인(38j)의 천이 후 입/출력 라인(21j)이 전압 V_tn에 도달하는 시간은 제7도의 실시예의 것보다 지연된다. 위에서도 언급한 바와 같이, (예컨대 트랜지스터 57T 및 57C와 같은) n채널 트랜지스터의 구동 능력은 (예컨대 트랜지스터 56T 및 56C와 같은) p채널 트랜지스터의 구동 능력(아울러 프리챠지 트랜지스터 32의 구동 능력)에 비하여 크기 때문에, 플로팅 입/출력 라인의 방전은 대체로 이를 "하이" 레벨로 풀업시키는 것보다 빨리 수행된다. 따라서, 본 실시예에 의한 비트 라인(BL)(BL_)의 프리챠지는 "하이" 레벨에서 "로우" 레벨로의 천이를 이완시키게 되지만, 상기의 천이가 이완되는 정도는, 기본적인 시뮬레이션 및 설계의 선택에 의해, "로우"레벨에서 "하이"레벨로의 천이가 완료되는 것과 거의 동시적으로 일어날 수 있도록 제한할 수 있다. 예를 들어, DTD 펄스의 지속 기간은, "입/출력 라인(21)이 "하이"에서 "로우"로의 천이를 지나치게 이완시키는 일이 없이 "로우"에서 "하이"로의 천이를 지원할 수 있도록 풀업되는 시간상의 길이를 최적화시킬 수 있도록 설정할 수 있다.

또한, 입력 데이터 버스 라인(38j)이 천이를 하고 있는 시점에서, 다른 선택 열 중의 일부 혹은 전부에 대한 입력 데이터가 천이를 일이키지 않을 수도 있다. 라인(COL)은 이 열들과 관련된 비트 라인(BL)(BL_)과 마찬가지로 프리챠지시키게 된다. 그런데, 이들열에 대한 입/출력 라인(21)상에서는 아무런 천이가 일어나지 않으므로, 프리챠지 동작의 유일한 효과는 입/출력 라인(21)중에서 전위가 낮은 것을 약간 풀업시키는 것이다. 라인(COL)상에서 펄스가 종료되는 시점에서, 저전위의 입/출력 라인이 풀업되는 정도는 감지/기록 회로(13)의 기록측의 동작에 의해 신속하게 해소될 것이다.

본 발명의 특징을 이용하는 것으로서, 선택 열에 대한 데이터 천이를 지원하기 위한 많은 변형예가 있을 수 있다. 예컨대, 비트 라인들의 프리챠지는 Vcc/2와 같은 중간 레벨의 전압으로도 될 수 있는바, 이 경우 데이터 천이에 따른 프리챠지 및 등화의 효과는, 입/출력 라인(21)과 상기한 중간 레벨의 전압 사이의 차동 전압이 감축된 관계로 정도는 약하지만, 입/출력 라인(21)들의 모든 천이를 지원하게 된다. 또한, 본 기술 분야에서 통상의 지식을 가진 자라면, 본 명세서 및 첨부 도면을 참조하여 기타 다른 대안을 용이하게 실시할 수 있을 것이다.

지금까지는 본 발명의 바람직한 실시예에 관해서 설명하였지만, 역시 본 기술분야에서 통상의 지식을 가진 자에게는, 본 명세서 및 첨부 도면을 참조할 때, 본 발명의 잇점과 장점을 갖는 상기한 실시예의 변형예 및 대안들은 자명한 것이라고 본다. 이와 같은 변형예 및 대안이 연이은 특허청구의 범위에 기재된 본 발명의 범위내에 속함은 물론이다.

Claims

다수의 행 및 열로 배열된 메모리셀 어레이; 각 쌍이 상기 열들중 하나와 조합되고, 차동 신호를 전송하기 위한 복수의 비트 라인 쌍; 각 프리챠지 트랜지스터가 상기 비트 라인중 하나와 조합되고, 그의 조합된 비트라인과 프리챠지 전압간에 접속된 도전로, 및 제어단자를 갖는 복수의 프리챠지 트랜지스터; 입력데이터를 수신하기 위한 제1입력단자; 상기 제1입력단자와 상기 어레이간에 결합되고, 기록동작시 선택된 열의 비트라인에 입력데이터를 전송하기 위한 기록 회로; 기록 동작을 인에이블(enable)시키는 기록 인에이블 신호를 수신하기 위한 기록 인에이블 단자; 상기 제1입력단자에 결합된 제1입력을 갖고, 상기 제1입력단자에서 상기 입력 데이터의 천이를 검출하기 위한 데이터 천이 검출회로; 및 상기 기록회로가 상기 천이 후 상기 제1입력단자에서 수신된 입력데이터에 대응하는 입력데이터를 상기 선택된 열의 비트 라인에 전송하기 전의 기간동안 상기 기록 인에이블 단자에서 기록 인에이블 신호의 수신시 발생하는 입력 데이터의 천이에 응답하여 상기 선택된 열의 프리챠지 트랜지스터가 도통되도록, 상기 데이터 천이 검출회로에 응답하여 상기 프리챠지 트랜지스터의 제어 단자를 제어하기 위한 수단을 구비하는 것을 특징으로 하는 집적회로의 메모리.
제1항에 있어서, 각각 한쌍의 비트라인과 조합되고, 조합된 비트 라인들간에 접속된 도전로, 및 제어 단자를 갖는 복수의 등화 트랜지스터를 더 포함되며, 상기 등화 트랜지스터의 각각이 상기 입력 데이터의 천이에 응답하여 도통되도록, 상기 제어 수단이 상기 검출수단에 응답하여 상기 등화 트랜지스터의 제어단자를 제어하는 것을 특징으로 하는 집적회로의 메모리.
제1항에 있어서, 입력데이터를 수신하기 위한 제2입력단자를 더 포함하는 것을 특징으로 하는 집적회로의 메모리.
제3항에 있어서, 상기 데이터 천이 검출회로는 상기 제2입력단자에서 입력데이터의 천이를 검출하기 위해, 상기 제2입력단자에 결합된 상기 제2입력을 갖는 것을 특징으로 하는 집적회로의 메모리.
제1항에 있어서, 상기 제어 수단은, 그에 제공된 열 어드레스에 응답하여, 상기 어레이에 있어서의 열을 선택하기 위한 복수의 출력을 갖고 또한 제어 입력을 가지며, 이 열 디코더의 복수의 출력의 각각이 프리챠지 트랜지스터중 하나의 제어 단자에 결합되는 열 디코더; 및 상기 입력 데이터의 천이를 검출하는 상기 검출수단에 응답하여, 상기 열 디코더가 상기 선택된 열의 프리챠지 트랜지스터를 도통시키도록, 상기 검출수단으로 부터 신호를 수신하기 위한 입력을 갖고, 상기 열 디코더의 상기 제어 입력에 결합된 출력을 갖는 프리챠지 제어회로를 포함하는 것을 특징으로 하는 집적회로의 메모리.
제5항에 있어서, 상기 열 디코더의 출력들이, 상기 열 디코더에 의해 선택되지 않은 열의 프리챠지 트랜지스터를 도통시키는 것을 특징으로 하는 집적회로의 메모리.
제5항에 있어서, 상기 어드레스 신호를 수신하기 위한 어드레스 단자; 및 상기 어드레스 단자에 결합된 입력 및 상기 프리챠지 제어회로에 결합된 출력을 갖고, 상기 어드레스 단자에서 천이를 검출하기 위한 어드레스 천이 검출회로를 더 포함하며, 상기 프리챠지 제어회로는, 상기 열 디코더의 제어 입력에 신호를 제공하여, 천이를 검출하는 상기 어드레스 천이 검출회로에 응답하여 상기 프리챠지 트랜지스터를 도통시키는 것을 특징으로 하는 집적회로의 메모리.
다수의 행 및 열로 배열된 메모리셀 어레이; 각 쌍이 상기 열의 하나와 조합되고, 차동 신호를 전송하기 위한 복수의 비트 라인쌍; 각 프리챠지 트랜지스터가 상기 비트 라인중 하나와 조합되고, 그의 조합된 비트라인과 프리챠지 전압간에 접속된 도전로, 및 제어단자를 갖는 복수의 프리챠지 트랜지스터; 입력데이터를 수신하기 위한 수단; 상기 수신 수단과 상기 어레이간에 결합되고, 기록동작시 선택된 열의 비트라인에 입력데이터를 전송하기 위한 기록 회로; 기록 동작이 행해지는 것을 나타내는 기록 인에이블 신호를 수신하기 위한 기록 인에이블 단자; 상기 수신 수단에 의해 수신된 입력 데이터의 천이를 검출하기 위한 수단; 상기 기록 인에이블 신호와 조합하여 발생하는 상기 입력데이터의 천이에 따라 상기 선택된 열의 프리챠지 트랜지스터가 도통되도록, 상기 검출 수단에 응답하여 상기 프리챠지 트랜지스터의 제어 단자를 제어하기 위한 수단을 구비하며, 상기 제어수단은, 그에 제공된 열 어드레스에 응답하여, 상기 어레이에 있어서의 열을 선택하기 위한 복수의 출력을 갖고 또한 제어 입력을 가지며, 이 열 디코더의 복수의 출력의 각각이 프리챠지 트랜지스터중 하나의 제어 단자에 결합되는 열 디코더; 상기 입력 데이터의 천이를 검출하는 상기 검출수단에 응답하여, 상기 열 디코더가 상기 선택된 열의 프리챠지 트랜지스터를 도통시키도록, 상기 검출수단으로 부터 신호를 수신하기 위한 입력을 갖고, 또한 상기 열 디코더의 상기 제어 입력에 결합된 출력을 갖는 프리챠지 제어회로; 어드레스 신호를 수신하기 위한 어드레스 단자; 및 상기 어드레스 단자에 결합된 입력 및 상기 프리챠지 제어회로에 결합된 출력을 갖고, 상기 어드레스 단자에서 천이를 검출하기 위한 어드레스 천이 검출회로를 포함하며, 상기 프리챠지 제어회로는, 상기 열 디코더의 제어 입력에 신호를 제공하여, 천이를 검출하는 상기 어드레스 천이 검출회로에 응답하여 상기 프리챠지 트랜지스터를 도통시키고, 상기 어드레스 천이 검출회로는 상기 열 디코더에 결합된 출력을 가지며, 이에 따라 상기 어드레스 단자에서의 천이에 응답하여 상기 모든 프리챠지 트랜지스터를 도통시키는 것을 특징으로 하는 집적회로의 메모리.
제8항에 있어서, 상기 기록 회로는 상기 어레이에 대한 데이터의 전송을 위해 입/출력 라인에 접속되며, 각각, 조합된 입/출력 라인과 프리챠지 전압간에 접속된 도전로를 갖고 또한 제어단자를 갖는 입/출력 프리챠지 트랜지스터; 및 상기 입/출력 프리챠지 트랜지스터의 제어 단자에 결합된 출력, 및 상기 어드레스 천이 검출회로에 결합된 입력을 가지며, 이에 따라 상기 입/출력 프리챠지 트랜지스터가 상기 어드레스 단자에서의 천이에 따라 도통되도록 되는, 타이밍 제어 회로를 더 포함하는 것을 특징으로 하는 직접회로의 메모리.
다수의 행 및 열로 배열된 복수의 메모리셀을 구비하고, 상기 각 열이 차동 신호를 전송하기 위한 한쌍의 비트 라인과 조합되어 있는, 집적회로의 메모리를 동작시키는 방법에 있어서, 열 어드레스에 응답하여 상기 메모리의 열을 선택하는 단계; 데이터 입력 단자에서 입력 데이터의 제1논리 상태를 수신하는 단계; 기록 동작을 인에이블시키는 기록 인에이블 신호를 수신하는 단계; 상기 기록 인에이블 신호의 수신시, 상기 데이터 입력 단자에서 입력 데이터의 제2논리 상태를 수신하는 단계; 상기 기록 인에이블 신호와 조합되어 입력 데이터의 상기 제2논리 상태를 수신함에 따라, 상기 선택된 열과 조합된 비트 라인을 프리챠지 전압과 결합시키는 단계; 및 상기 선택된 열의 비트 라인상에, 상기 데이터 입력단자에서 수신된 입력 데이터의 상기 제2논리 상태에 대응하는 데이터 상태를 제공하는 단계를 포함하는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제10항에 있어서, 상기 기록 인에이블 신호는 펄스인 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제11항에 있어서, 상기 결합 단계는 상기 기록 인에이블 신호 펄스의 종료에 앞서 상기 입력 데이터의 상기 제2논리 상태를 수신함에 따라 행해지는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제10항에 있어서, 상기 메모리는 상기 입력 데이터 단자와 입/출력 버스간에 결합된 기록 회로를 더 포함하고; 새로운 어드레스 신호를 수신함에 따라, 상기 입/출력 버스의 라인들을 프리챠지 전압에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제13항에 있어서, 상기 선택된 열의 비트라인들을 상기 입/출력 버스에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제14항에 있어서, 상기 열중 선택되지 않은 열의 비트라인들을 상기 프리챠지 전압에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제11항에 있어서, 상기 기록 인에이블 신호와 조합되어 입력 데이터의 상기 제2논리 상태를 수신함에 따라. 상기 선택된 열과 조합된 비트 라인들을 서로 결합시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제10항에 있어서, 상기 기록 인에이블 신호는 펄스이고; 상기 결합 단계는 상기 기록 인에이블 신호 펄스의 종료에 앞서 상기 입력 데이터의 상기 제2논리 상태를 수신함에 따라 행해지는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.
제17항에 있어서, 상기 데이터 상태 제공 단계는 상기 기록 인에이블 신호의 종료에 따라 행해지는 것을 특징으로 하는 집적회로의 메모리를 동작시키는 방법.