JPH04298892A - 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ - Google Patents
書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリInfo
- Publication number
- JPH04298892A JPH04298892A JP3327275A JP32727591A JPH04298892A JP H04298892 A JPH04298892 A JP H04298892A JP 3327275 A JP3327275 A JP 3327275A JP 32727591 A JP32727591 A JP 32727591A JP H04298892 A JPH04298892 A JP H04298892A
- Authority
- JP
- Japan
- Prior art keywords
- input
- memory
- write
- column
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 4
- 230000008859 change Effects 0.000 title description 3
- 230000004044 response Effects 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 32
- 230000015654 memory Effects 0.000 claims description 183
- 230000007704 transition Effects 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 17
- 230000008878 coupling Effects 0.000 claims 5
- 238000010168 coupling process Methods 0.000 claims 5
- 238000005859 coupling reaction Methods 0.000 claims 5
- 230000003068 static effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 238000011067 equilibration Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ回路に関
するものであって、更に詳細には、半導体メモリ回路の
列アーキテクチャに関するものである。
するものであって、更に詳細には、半導体メモリ回路の
列アーキテクチャに関するものである。
【０００２】
【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）、ＦＩＦＯ、二重ポートメモリ及びマイクロプ
ロセサを包含する回路及びこの様なメモリが内部に組込
まれているその他の論理装置などのようなスタチックメ
モリセルを使用する従来のメモリ回路は、通常、行及び
列の形態に組織化されている。これらの従来のメモリに
おいては、通常行アドレス値からデコードされる行選択
ラインがその行アドレス値に関連する多数のメモリセル
の各々を一対のビットラインへ接続し、各対のビットラ
インは一列のメモリセルと関連している。読取り動作期
間中、そのビットライン対は、センスアンプ又はその他
の出力回路に対して、選択された行内にあるそれと関連
する列内のメモリセル内に格納されているデータ状態に
対応する差信号を通信する。逆に、書込み動作期間中、
該ビットライン対は、入力回路からの差信号を、選択さ
れた行内にあるそれと関連する列内のメモリセルへ通信
即ち供給する。
ＲＡＭ）、ＦＩＦＯ、二重ポートメモリ及びマイクロプ
ロセサを包含する回路及びこの様なメモリが内部に組込
まれているその他の論理装置などのようなスタチックメ
モリセルを使用する従来のメモリ回路は、通常、行及び
列の形態に組織化されている。これらの従来のメモリに
おいては、通常行アドレス値からデコードされる行選択
ラインがその行アドレス値に関連する多数のメモリセル
の各々を一対のビットラインへ接続し、各対のビットラ
インは一列のメモリセルと関連している。読取り動作期
間中、そのビットライン対は、センスアンプ又はその他
の出力回路に対して、選択された行内にあるそれと関連
する列内のメモリセル内に格納されているデータ状態に
対応する差信号を通信する。逆に、書込み動作期間中、
該ビットライン対は、入力回路からの差信号を、選択さ
れた行内にあるそれと関連する列内のメモリセルへ通信
即ち供給する。
【０００３】特定のメモリ回路の性能における重要なフ
ァクタは、読取り動作及び書込み動作を信頼性を持って
実施することが可能な速度である。この様な動作の信頼
性は、ビットラインにより通信される差信号が可及的に
大きい場合に改善される。読取り動作の場合、センスア
ンプ又はその他の回路は、ビットライン間の差電圧が大
きい場合に、データ状態をより正確に読取ることが可能
である。特に、メモリセルが抵抗負荷（該負荷における
抵抗値は可及的に高いものであり、例えばテラΩの程度
とすることが可能である）を有する交差結合型インバー
タとして従来の如くに製造される場合には、セルのノイ
ズ免疫性は、書込み動作期間中に、ビットライン上に大
きな差電圧を供給することにより改善される。従って、
この様なメモリにおけるビットラインの電圧スイング即
ち振れは、好適には、可及的に大きなものであり、且つ
可及的に短い時間で発生するものである。
ァクタは、読取り動作及び書込み動作を信頼性を持って
実施することが可能な速度である。この様な動作の信頼
性は、ビットラインにより通信される差信号が可及的に
大きい場合に改善される。読取り動作の場合、センスア
ンプ又はその他の回路は、ビットライン間の差電圧が大
きい場合に、データ状態をより正確に読取ることが可能
である。特に、メモリセルが抵抗負荷（該負荷における
抵抗値は可及的に高いものであり、例えばテラΩの程度
とすることが可能である）を有する交差結合型インバー
タとして従来の如くに製造される場合には、セルのノイ
ズ免疫性は、書込み動作期間中に、ビットライン上に大
きな差電圧を供給することにより改善される。従って、
この様なメモリにおけるビットラインの電圧スイング即
ち振れは、好適には、可及的に大きなものであり、且つ
可及的に短い時間で発生するものである。
【０００４】迅速に電圧の振れを発生させるためにこの
様なメモリ回路のビットラインを制御する従来の技術は
、各動作の前に、各ビットライン対を既知の電圧へプレ
チャージし且つ平衡化（又、等化とも呼ばれる）を包含
している。この様な従来技術におけるプレチャージ動作
及び平衡化は、クロック信号により行なわれ、該クロッ
ク信号は全てのビットラインに対し同時にプレチャージ
及び平衡化を行なわせるものであって、それは、例えば
、Ｍｉｎａｔｏ ｅｔａｌ．著「２０ナノ秒の６４Ｋ
ＣＭＯＳ ＳＲＡＭ（Ａ ２０ ｎｓ ６
４Ｋ ＣＭＯＳ ＳＲＡＭ）」、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、１９８４年ＩＥＥＥ・イ
ンターナショナル・ソリッドステート・サーキッツ・コ
ンフェレンス（ＩＥＥＥ，１９８４）、ｐｐ．２２２−
２３頁の文献に記載されている。この様に、ビットライ
ンは、相継ぐサイクルにおいて、一つの差状態から他の
差状態へ完全な遷移を行なう必要はなく、回路の性能を
著しく改良している。従来、ビットラインは例えばＶｃ
ｃ供給電圧などのような高電圧へプレチャージされ、且
つ各対内の二つのビットライン間に接続されているトラ
ンジスタがターンオンされてこれら二つのビットライン
を平衡化させ、それらが同一の電圧にプレチャージされ
ることを確保する。
様なメモリ回路のビットラインを制御する従来の技術は
、各動作の前に、各ビットライン対を既知の電圧へプレ
チャージし且つ平衡化（又、等化とも呼ばれる）を包含
している。この様な従来技術におけるプレチャージ動作
及び平衡化は、クロック信号により行なわれ、該クロッ
ク信号は全てのビットラインに対し同時にプレチャージ
及び平衡化を行なわせるものであって、それは、例えば
、Ｍｉｎａｔｏ ｅｔａｌ．著「２０ナノ秒の６４Ｋ
ＣＭＯＳ ＳＲＡＭ（Ａ ２０ ｎｓ ６
４Ｋ ＣＭＯＳ ＳＲＡＭ）」、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、１９８４年ＩＥＥＥ・イ
ンターナショナル・ソリッドステート・サーキッツ・コ
ンフェレンス（ＩＥＥＥ，１９８４）、ｐｐ．２２２−
２３頁の文献に記載されている。この様に、ビットライ
ンは、相継ぐサイクルにおいて、一つの差状態から他の
差状態へ完全な遷移を行なう必要はなく、回路の性能を
著しく改良している。従来、ビットラインは例えばＶｃ
ｃ供給電圧などのような高電圧へプレチャージされ、且
つ各対内の二つのビットライン間に接続されているトラ
ンジスタがターンオンされてこれら二つのビットライン
を平衡化させ、それらが同一の電圧にプレチャージされ
ることを確保する。
【０００５】上述した如きスタチックメモリ回路におけ
る読取り動作の場合、ビットラインをＶｃｃへプレチャ
ージし且つ平衡化させ、次いで該ビットラインを選択さ
れた行内のメモリセルに対して応答させるために解放さ
せることが望ましい。選択された行内のメモリセルは、
ビットライン対におけるビットライン上に差信号を供給
し、その格納されたデータ状態を通信する。プレチャー
ジ及び平衡化の後のビットラインの解放は、選択された
メモリセルが、ビットラインのプレチャージ及び平衡化
から反対即ち対立を発生することなしに、差電圧を確立
することを可能とする。従来の書込み動作は、ビットラ
イン対内のプレチャージされたビットラインの一方を接
地へ放電させる書込み回路により実施される。このこと
は、更に、ビットラインのプレチャージ及び平衡化の解
放の後に行なわれ、従って書込み回路は放電用ビットラ
インをプレチャージ電圧へ向けてプルせんとするスタチ
ック負荷に対向してビットラインを放電させる必要性は
ない。
る読取り動作の場合、ビットラインをＶｃｃへプレチャ
ージし且つ平衡化させ、次いで該ビットラインを選択さ
れた行内のメモリセルに対して応答させるために解放さ
せることが望ましい。選択された行内のメモリセルは、
ビットライン対におけるビットライン上に差信号を供給
し、その格納されたデータ状態を通信する。プレチャー
ジ及び平衡化の後のビットラインの解放は、選択された
メモリセルが、ビットラインのプレチャージ及び平衡化
から反対即ち対立を発生することなしに、差電圧を確立
することを可能とする。従来の書込み動作は、ビットラ
イン対内のプレチャージされたビットラインの一方を接
地へ放電させる書込み回路により実施される。このこと
は、更に、ビットラインのプレチャージ及び平衡化の解
放の後に行なわれ、従って書込み回路は放電用ビットラ
インをプレチャージ電圧へ向けてプルせんとするスタチ
ック負荷に対向してビットラインを放電させる必要性は
ない。
【０００６】特にスタチックＲＡＭの場合に言えること
であるが、重要な書込みサイクルタイミングパラメータ
は、書込みイネーブルパルスの終了前に有効な入力デー
タが存在せねばならない時間であり、このパラメータは
通常データセットアップ時間と呼ばれる。このタイミン
グパラメータは、一般的に、メモリを組込んだシステム
の性能に影響を与える。なぜならば、メモリの入力端へ
接続されたデータバスは、しばしば、それに対しての入
力データを担持するのみならず、メモリからのデータを
も担持することがあり、又はシステム内の他の回路間で
データを通信することがあるからである。その結果、シ
ステム性能及び柔軟性は、メモリ装置に対してのデータ
セットアップ時間を短くすることにより改善される。
であるが、重要な書込みサイクルタイミングパラメータ
は、書込みイネーブルパルスの終了前に有効な入力デー
タが存在せねばならない時間であり、このパラメータは
通常データセットアップ時間と呼ばれる。このタイミン
グパラメータは、一般的に、メモリを組込んだシステム
の性能に影響を与える。なぜならば、メモリの入力端へ
接続されたデータバスは、しばしば、それに対しての入
力データを担持するのみならず、メモリからのデータを
も担持することがあり、又はシステム内の他の回路間で
データを通信することがあるからである。その結果、シ
ステム性能及び柔軟性は、メモリ装置に対してのデータ
セットアップ時間を短くすることにより改善される。
【０００７】しかしながら、従来のＳＲＡＭ等のような
多くのメモリにおいては、デバイスの外部端子とデータ
が書込まれるべき列との間の書込み経路内に著しい寄生
抵抗及び容量が存在する場合がある。寄生インピーダン
スの効果は、勿論、印加されたデータに応答するノード
のスイッチング動作を遅延させることであり、このよう
なスイッチング動作はデバイスの外部端子におけるデー
タの変化の結果として発生するものである。書込み動作
は書込みイネーブルパルスの終了により制御されるので
、書込みイネーブルパルスの終了が内部的に通信される
ような時間において全ての必要な内部ノードにおいて有
効な入力データが存在せねばならない。従って、書込み
経路における寄生インピーダンスはデータセットアップ
時間の重要なパラメータに影響を与える。なぜならば、
このデータセットアップ時間明細は、書込み経路におけ
る寄生インピーダンスにより発生される内部遅延を考慮
せねばならないからである。
多くのメモリにおいては、デバイスの外部端子とデータ
が書込まれるべき列との間の書込み経路内に著しい寄生
抵抗及び容量が存在する場合がある。寄生インピーダン
スの効果は、勿論、印加されたデータに応答するノード
のスイッチング動作を遅延させることであり、このよう
なスイッチング動作はデバイスの外部端子におけるデー
タの変化の結果として発生するものである。書込み動作
は書込みイネーブルパルスの終了により制御されるので
、書込みイネーブルパルスの終了が内部的に通信される
ような時間において全ての必要な内部ノードにおいて有
効な入力データが存在せねばならない。従って、書込み
経路における寄生インピーダンスはデータセットアップ
時間の重要なパラメータに影響を与える。なぜならば、
このデータセットアップ時間明細は、書込み経路におけ
る寄生インピーダンスにより発生される内部遅延を考慮
せねばならないからである。
【０００８】
【発明が解決しようとする課題】本発明は、書込み動作
期間中のデータセットアップ時間を減少させた回路を提
供することを目的とする。本発明の別の目的とするとこ
ろは、書込み動作において入力データの遅い変化を可能
とするそのような回路を提供することである。本発明の
更に別の目的とするところは、メモリにおける平衡化制
御と列プレチャージとが共同して動作するそのような回
路を提供することである。
期間中のデータセットアップ時間を減少させた回路を提
供することを目的とする。本発明の別の目的とするとこ
ろは、書込み動作において入力データの遅い変化を可能
とするそのような回路を提供することである。本発明の
更に別の目的とするところは、メモリにおける平衡化制
御と列プレチャージとが共同して動作するそのような回
路を提供することである。
【０００９】
【課題を解決するための手段】本発明は、書込み動作期
間中に入力データの遷移を検知することに応答してメモ
リ内の列に対しプレチャージ及び平衡化信号を供給する
ことによりメモリ回路内に組込むことが可能である。こ
の信号は、アドレス遷移検知回路と同様に構成されたデ
ータ遷移検知回路により発生させることが可能である。 このデータ遷移検知回路の出力は、既にプレチャージさ
れていないメモリ内の各列に対するプレチャージ及び平
衡化トランジスタへ送信される。ビットラインのプレチ
ャージ及び平衡化は、書込み動作期間中の反対のデータ
状態の入力データの通信を高速化させ、書込みを安全に
実施するのに必要なデータセットアップ時間を減少させ
ている。
間中に入力データの遷移を検知することに応答してメモ
リ内の列に対しプレチャージ及び平衡化信号を供給する
ことによりメモリ回路内に組込むことが可能である。こ
の信号は、アドレス遷移検知回路と同様に構成されたデ
ータ遷移検知回路により発生させることが可能である。 このデータ遷移検知回路の出力は、既にプレチャージさ
れていないメモリ内の各列に対するプレチャージ及び平
衡化トランジスタへ送信される。ビットラインのプレチ
ャージ及び平衡化は、書込み動作期間中の反対のデータ
状態の入力データの通信を高速化させ、書込みを安全に
実施するのに必要なデータセットアップ時間を減少させ
ている。
【００１０】
【実施例】図１を参照すると、本発明の好適実施例を組
込んだ集積回路メモリ１のブロック図が示されている。 メモリ１は、集積回路メモリであり、例えば、２２０即
ち１，０４８，５７６個の格納位置乃至はビットを持っ
たスタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１は幅広ワードメモリで
あり、２１７即ち１２８ｋ個の各々が８ビットのアドレ
ス可能な位置を有すべく組織化されたメモリである。従
って、例えば、読取り動作において、メモリ位置の一つ
へアクセスすると、８個のデータビットが８個の入力／
出力端子ＤＱ上に表われる。この実施例においてはメモ
リ１の電気的な構成は１０２４個の列からなる１０２４
個の行であり、各通常のメモリ動作においては８個の列
がアクセスされる。
込んだ集積回路メモリ１のブロック図が示されている。 メモリ１は、集積回路メモリであり、例えば、２２０即
ち１，０４８，５７６個の格納位置乃至はビットを持っ
たスタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１は幅広ワードメモリで
あり、２１７即ち１２８ｋ個の各々が８ビットのアドレ
ス可能な位置を有すべく組織化されたメモリである。従
って、例えば、読取り動作において、メモリ位置の一つ
へアクセスすると、８個のデータビットが８個の入力／
出力端子ＤＱ上に表われる。この実施例においてはメモ
リ１の電気的な構成は１０２４個の列からなる１０２４
個の行であり、各通常のメモリ動作においては８個の列
がアクセスされる。
【００１１】メモリ１の実施例においては、メモリアレ
イは８個のサブアレイ１２０ 乃至１２７ に分割され
ており、その各々は１０２４個の行と１２８個の列とを
有している。メモリ１は、ユニークなメモリアドレスを
特定するために必要とされる１７個のアドレスビットを
受取るために１７個のアドレス端子Ａ０乃至Ａ１６を有
している。従来の態様においては、これらの１７個のア
ドレス端子からの信号は、アドレスバッファ（不図示）
によりバッファされる。この様なバッファ動作の後に、
アドレス端子のうちの１０個（Ａ７乃至Ａ１６）に対応
する信号が行デコーダ１４により受取られ、行デコーダ
１４により付勢されるべき１０２４個の行のうちの一つ
を選択する。
イは８個のサブアレイ１２０ 乃至１２７ に分割され
ており、その各々は１０２４個の行と１２８個の列とを
有している。メモリ１は、ユニークなメモリアドレスを
特定するために必要とされる１７個のアドレスビットを
受取るために１７個のアドレス端子Ａ０乃至Ａ１６を有
している。従来の態様においては、これらの１７個のア
ドレス端子からの信号は、アドレスバッファ（不図示）
によりバッファされる。この様なバッファ動作の後に、
アドレス端子のうちの１０個（Ａ７乃至Ａ１６）に対応
する信号が行デコーダ１４により受取られ、行デコーダ
１４により付勢されるべき１０２４個の行のうちの一つ
を選択する。
【００１２】図１は、サブアレイ１２の互いの、且つ行
デコーダ１４に対しての相対的な物理的位置を概略示し
ている。後に更に詳細に説明する如く、サブアレイ１２
内の一行のメモリセルの選択は行ラインにより行なわれ
、該行ラインのうちの一つは端子Ａ７乃至Ａ１６におけ
る行アドレスの値に従って行デコーダ１４から駆動され
る。行デコーダ１４が中央に位置されており且つその両
側にサブアレイ１２が配置されている図１に示した如き
構成においては、最大列アドレスビット（この実施例に
おいてはアドレス端子Ａ６）も行デコーダ１４によりデ
コードされることが望ましく、従って行ラインは、この
最大列アドレスビットに従って、中央に位置された行デ
コーダ１４の一方の側においてのみ付勢させることが可
能である。行ラインの付勢により、メモリセルの内容が
従来の態様でそれらの対応するビットラインへ接続され
る。センス／書込み回路１３が、サブアレイ１２内のビ
ットライン上のデータ状態を検知し且つ格納し外部的に
供給された入力データを選択したメモリセルへ通信即ち
送給するために設けられている。注意すべきことである
が、本発明に基づいて、多くの従来の構成のセンス／書
込み回路１３をメモリ１において使用することが可能で
あり、その様な構成は、各ビットライン対に対して１個
のセンスアンプを割当てるもの、又は複数個のビットラ
イン対に対して１個のセンスアンプを割当て検知される
べきビットライン対の選択が列アドレスに従って列デコ
ーダ１８により行なわれるものなどを包含している。 更に、別々の書込み経路及び書込み回路を設けることも
可能である。
デコーダ１４に対しての相対的な物理的位置を概略示し
ている。後に更に詳細に説明する如く、サブアレイ１２
内の一行のメモリセルの選択は行ラインにより行なわれ
、該行ラインのうちの一つは端子Ａ７乃至Ａ１６におけ
る行アドレスの値に従って行デコーダ１４から駆動され
る。行デコーダ１４が中央に位置されており且つその両
側にサブアレイ１２が配置されている図１に示した如き
構成においては、最大列アドレスビット（この実施例に
おいてはアドレス端子Ａ６）も行デコーダ１４によりデ
コードされることが望ましく、従って行ラインは、この
最大列アドレスビットに従って、中央に位置された行デ
コーダ１４の一方の側においてのみ付勢させることが可
能である。行ラインの付勢により、メモリセルの内容が
従来の態様でそれらの対応するビットラインへ接続され
る。センス／書込み回路１３が、サブアレイ１２内のビ
ットライン上のデータ状態を検知し且つ格納し外部的に
供給された入力データを選択したメモリセルへ通信即ち
送給するために設けられている。注意すべきことである
が、本発明に基づいて、多くの従来の構成のセンス／書
込み回路１３をメモリ１において使用することが可能で
あり、その様な構成は、各ビットライン対に対して１個
のセンスアンプを割当てるもの、又は複数個のビットラ
イン対に対して１個のセンスアンプを割当て検知される
べきビットライン対の選択が列アドレスに従って列デコ
ーダ１８により行なわれるものなどを包含している。 更に、別々の書込み経路及び書込み回路を設けることも
可能である。
【００１３】アクティブ即ち活性動作期間中に消費され
る電力を減少させるために、この実施例においては、各
活性なサイクル期間中にサブアレイ１２のうちの一つの
みが付勢状態に維持され、付勢された状態に維持される
サブアレイ１２の選択は所望のメモリアドレス（即ち、
列アドレスのうちの３ビット）により決定される。この
ことは、サブアレイ１２の間に設けられており且つ行デ
コーダ１４とサブアレイ１２３ 及び１２４ との間に
も設けられているリピータ１６により行なわれる。リピ
ータ１４は、選択された行ラインの付勢状態を通過させ
、選択したサブアレイ１２に対して選択された行ライン
の付勢状態をラッチし、且つ選択されていないサブアレ
イ１２に対する行ラインを脱付勢化させる。この構成は
、アクセスされたメモリ位置の８個の全てのビットが同
一のサブアレイ１２内に位置されることを必要とする。
る電力を減少させるために、この実施例においては、各
活性なサイクル期間中にサブアレイ１２のうちの一つの
みが付勢状態に維持され、付勢された状態に維持される
サブアレイ１２の選択は所望のメモリアドレス（即ち、
列アドレスのうちの３ビット）により決定される。この
ことは、サブアレイ１２の間に設けられており且つ行デ
コーダ１４とサブアレイ１２３ 及び１２４ との間に
も設けられているリピータ１６により行なわれる。リピ
ータ１４は、選択された行ラインの付勢状態を通過させ
、選択したサブアレイ１２に対して選択された行ライン
の付勢状態をラッチし、且つ選択されていないサブアレ
イ１２に対する行ラインを脱付勢化させる。この構成は
、アクセスされたメモリ位置の８個の全てのビットが同
一のサブアレイ１２内に位置されることを必要とする。
【００１４】注意すべきことであるが、本発明の目的の
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されねばならないこと、
又はラッチされたリピータ１６がサブアレイ１２の間に
設けられることが基本的でも必要なものでもない。１９
９０年９月２６日付で出願され且つ本願出願人に譲渡さ
れている米国特許出願第５８８，５７７号に記載されて
いる如く、この様な構成は、ワードライン又は複数個の
メタルレベル構成のタイムアウトに付随する欠点なしで
、アクティブな電力散逸を減少させるので、好適である
。
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されねばならないこと、
又はラッチされたリピータ１６がサブアレイ１２の間に
設けられることが基本的でも必要なものでもない。１９
９０年９月２６日付で出願され且つ本願出願人に譲渡さ
れている米国特許出願第５８８，５７７号に記載されて
いる如く、この様な構成は、ワードライン又は複数個の
メタルレベル構成のタイムアウトに付随する欠点なしで
、アクティブな電力散逸を減少させるので、好適である
。
【００１５】残りの７個のアドレス端子（Ａ０乃至Ａ６
）に対応する信号は、列デコーダ１８により受取られ、
リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７
を介してサブアレイ１２の一つの選択を維持する。 列デコーダ１８は、更に、従来の態様において、列アド
レス値の残部に応答して、選択したサブアレイ１２内の
所望の列を選択する。行デコーダ１４及び列デコーダ１
８に対するアドレス値の通信のために単一のラインが示
されているが、従来の多くのメモリにおける如く、デコ
ード動作を簡単化するために、各アドレスビットの真値
及び補元値の両方をアドレスバッファからデコーダへ交
互に通信即ち送給させることが可能である。本発明の実
施例に基づくメモリ１内には、更に、入力／出力回路２
８が設けられており、それは、８ビット出力バス２０及
び８ビット入力バス３８を介して列デコーダ１８と連結
されており、且つ書込みイネーブル端子Ｗ＿及び出力イ
ネーブル端子ＯＥを有する入力／出力端子ＤＱと連結さ
れている。入力／出力回路２８は、メモリ１へ供給され
るアドレス値に従って選択されたメモリセルと入力／出
力端子ＤＱとの間の通信を与え且つそれを制御するため
の従来の回路を有しており、従ってその詳細な説明は割
愛する。注意すべきことであるが、入力／出力幅に関し
且つ共通の入力／出力端子ではなく専用の端子を有する
メモリ１のその他の多くの別の構成のものも本発明を使
用することが可能である。
）に対応する信号は、列デコーダ１８により受取られ、
リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７
を介してサブアレイ１２の一つの選択を維持する。 列デコーダ１８は、更に、従来の態様において、列アド
レス値の残部に応答して、選択したサブアレイ１２内の
所望の列を選択する。行デコーダ１４及び列デコーダ１
８に対するアドレス値の通信のために単一のラインが示
されているが、従来の多くのメモリにおける如く、デコ
ード動作を簡単化するために、各アドレスビットの真値
及び補元値の両方をアドレスバッファからデコーダへ交
互に通信即ち送給させることが可能である。本発明の実
施例に基づくメモリ１内には、更に、入力／出力回路２
８が設けられており、それは、８ビット出力バス２０及
び８ビット入力バス３８を介して列デコーダ１８と連結
されており、且つ書込みイネーブル端子Ｗ＿及び出力イ
ネーブル端子ＯＥを有する入力／出力端子ＤＱと連結さ
れている。入力／出力回路２８は、メモリ１へ供給され
るアドレス値に従って選択されたメモリセルと入力／出
力端子ＤＱとの間の通信を与え且つそれを制御するため
の従来の回路を有しており、従ってその詳細な説明は割
愛する。注意すべきことであるが、入力／出力幅に関し
且つ共通の入力／出力端子ではなく専用の端子を有する
メモリ１のその他の多くの別の構成のものも本発明を使
用することが可能である。
【００１６】メモリ１は、更に、タイミング制御回路２
２を有しており、それは、従来の態様で、メモリサイク
ル期間中に、メモリ１の種々の部分の動作を制御する。 注意すべきことであるが、タイミング制御回路２２は、
通常、図１に示唆した如く、回路の特定のブロックでは
なく、通常、メモリ１内の種々の部分の動作を制御する
ためにメモリ１内に分散されている。タイミング制御回
路２２は、例えば、メモリ１の動作をイネーブル及びデ
ィスエーブルさせる端子ＣＥからの信号を受取る。図１
に示した如く、タイミング制御回路２２からのラインＳ
ＥＬは、上掲の米国特許出願第５８８，５７７号に記載
される如く、リピータ１６を制御するためにリピータ１
６へ接続されている。
２を有しており、それは、従来の態様で、メモリサイク
ル期間中に、メモリ１の種々の部分の動作を制御する。 注意すべきことであるが、タイミング制御回路２２は、
通常、図１に示唆した如く、回路の特定のブロックでは
なく、通常、メモリ１内の種々の部分の動作を制御する
ためにメモリ１内に分散されている。タイミング制御回
路２２は、例えば、メモリ１の動作をイネーブル及びデ
ィスエーブルさせる端子ＣＥからの信号を受取る。図１
に示した如く、タイミング制御回路２２からのラインＳ
ＥＬは、上掲の米国特許出願第５８８，５７７号に記載
される如く、リピータ１６を制御するためにリピータ１
６へ接続されている。
【００１７】更に注意すべきことであるが、あるスタチ
ックメモリの場合には、タイミング制御回路２２及び列
デコーダなどのようなその他の回路ブロックは、アドレ
ス遷移検知回路２６に従って応答し、アドレス端子Ａ０
乃至Ａ１６における遷移に応答して、メモリ１の動作を
ダイナミックに制御する。１９９０年１０月２２日付で
出願され本願出願人に譲渡されている米国特許出願第６
０１，２８７号は、このアドレス遷移検知回路２４とし
て使用することの可能なアドレス遷移検知回路を記載し
ており、且つアドレス端子Ａ０乃至Ａ１６において受取
られたアドレス信号のバッファ動作に対する適用を記載
している。注意すべきことであるが、アドレス遷移検知
に従うその様な制御は、以下に説明する如く、ビットラ
インのプレチャージ及び平衡化を制御するために、本発
明の実施例において好適なものである。更に注意すべき
ことであるが、上掲の米国特許出願第５８８，５７７号
に記載される如く、１サイクル内においてダイナミック
に実施されるリピータ１６を制御するためにアドレス遷
移検知を使用することも好適である。
ックメモリの場合には、タイミング制御回路２２及び列
デコーダなどのようなその他の回路ブロックは、アドレ
ス遷移検知回路２６に従って応答し、アドレス端子Ａ０
乃至Ａ１６における遷移に応答して、メモリ１の動作を
ダイナミックに制御する。１９９０年１０月２２日付で
出願され本願出願人に譲渡されている米国特許出願第６
０１，２８７号は、このアドレス遷移検知回路２４とし
て使用することの可能なアドレス遷移検知回路を記載し
ており、且つアドレス端子Ａ０乃至Ａ１６において受取
られたアドレス信号のバッファ動作に対する適用を記載
している。注意すべきことであるが、アドレス遷移検知
に従うその様な制御は、以下に説明する如く、ビットラ
インのプレチャージ及び平衡化を制御するために、本発
明の実施例において好適なものである。更に注意すべき
ことであるが、上掲の米国特許出願第５８８，５７７号
に記載される如く、１サイクル内においてダイナミック
に実施されるリピータ１６を制御するためにアドレス遷
移検知を使用することも好適である。
【００１８】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖｃｃからのバイアス電圧を受取り（勿論、不
図示の接続によりメモリ１の他の部分における如く）、
且つラインＰＯＲ上に信号を発生し、メモリ１が初期的
にパワーアップした時にＶｃｃ電源が十分なレベルに到
達したことを表わし、メモリ１の部分が不定の即ち不所
望の状態にパワーアップすることを防止する。以下に説
明する如く、且つ１９９０年８月１７日付で出願し本願
出願人に譲渡されている米国特許出願第５６９，０００
号に記載される如く、パワーオンリセット回路２４も、
同様に、図１におけるタイミング制御回路２２に対する
ラインＰＯＲの接続によって示される如く、メモリ１の
他の部分を制御することが可能である。上掲の米国特許
出願第５６９，０００号もパワーオンリセット回路２４
の好適な形態を記載しているが、本発明の目的のために
は、従来のパワーオンリセットを使用することも可能で
ある。
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖｃｃからのバイアス電圧を受取り（勿論、不
図示の接続によりメモリ１の他の部分における如く）、
且つラインＰＯＲ上に信号を発生し、メモリ１が初期的
にパワーアップした時にＶｃｃ電源が十分なレベルに到
達したことを表わし、メモリ１の部分が不定の即ち不所
望の状態にパワーアップすることを防止する。以下に説
明する如く、且つ１９９０年８月１７日付で出願し本願
出願人に譲渡されている米国特許出願第５６９，０００
号に記載される如く、パワーオンリセット回路２４も、
同様に、図１におけるタイミング制御回路２２に対する
ラインＰＯＲの接続によって示される如く、メモリ１の
他の部分を制御することが可能である。上掲の米国特許
出願第５６９，０００号もパワーオンリセット回路２４
の好適な形態を記載しているが、本発明の目的のために
は、従来のパワーオンリセットを使用することも可能で
ある。
【００１９】上述した如く、電力消費を減少させるため
に、三つの最大桁列アドレスビットに従って選択した８
個のサブアレイ１２のうちの一つのみを本実施例に基づ
くメモリ１が付勢させる。この実施例においては、リピ
ータ１６はサブアレイ１２の間に設けられると共に行デ
コーダ１４とサブアレイ１２３及び１２４ の各々との
間にも設けられており、選択されたサブアレイ１２内の
付勢された行ラインの印加を維持し、且つ、所定時間の
後に、他のサブアレイ１２内の行ラインを脱付勢化させ
る。この様に、列アドレス（特に、三つの最大桁ビット
）がワードラインの印加を制御し、従って選択されたサ
ブアレイ１２内のワードラインの部分のみが全体的なメ
モリ動作サイクルに対して付勢される。列デコーダ１８
は、更に、該列アドレスのその他のビットの値に従って
、選択されたサブアレイ１２内の１２８個の列のうちの
８個を選択する。本実施例においては、アクティブな電
力散逸を減少させる目的のために、所望のメモリビット
に関連する選択されたサブアレイ１２内のセンス／書込
み回路１３のみが付勢される。列デコーダ１８によりそ
のように選択されたセンス／書込み回路１３は、状態に
より、バス２０又はバス３８を介して入力／出力回路２
８と通信状態即ち連結された状態とされ、それにより、
選択されたメモリセルからのデータの読取り又は該セル
へのデータの書込みを従来の態様で実施することが可能
である。前掲の米国特許出願第５８８，５７７号は、リ
ピータ１６の構成及び動作に関する詳細な説明を与えて
いる。
に、三つの最大桁列アドレスビットに従って選択した８
個のサブアレイ１２のうちの一つのみを本実施例に基づ
くメモリ１が付勢させる。この実施例においては、リピ
ータ１６はサブアレイ１２の間に設けられると共に行デ
コーダ１４とサブアレイ１２３及び１２４ の各々との
間にも設けられており、選択されたサブアレイ１２内の
付勢された行ラインの印加を維持し、且つ、所定時間の
後に、他のサブアレイ１２内の行ラインを脱付勢化させ
る。この様に、列アドレス（特に、三つの最大桁ビット
）がワードラインの印加を制御し、従って選択されたサ
ブアレイ１２内のワードラインの部分のみが全体的なメ
モリ動作サイクルに対して付勢される。列デコーダ１８
は、更に、該列アドレスのその他のビットの値に従って
、選択されたサブアレイ１２内の１２８個の列のうちの
８個を選択する。本実施例においては、アクティブな電
力散逸を減少させる目的のために、所望のメモリビット
に関連する選択されたサブアレイ１２内のセンス／書込
み回路１３のみが付勢される。列デコーダ１８によりそ
のように選択されたセンス／書込み回路１３は、状態に
より、バス２０又はバス３８を介して入力／出力回路２
８と通信状態即ち連結された状態とされ、それにより、
選択されたメモリセルからのデータの読取り又は該セル
へのデータの書込みを従来の態様で実施することが可能
である。前掲の米国特許出願第５８８，５７７号は、リ
ピータ１６の構成及び動作に関する詳細な説明を与えて
いる。
【００２０】勿論、メモリ１の多数の変形例を本発明に
関して使用することが可能である。この様な変形例とし
ては、例えば、単一のビットが通常動作において入力さ
れるか又は出力される場合のバイワン（ｂｙ−ｏｎｅ）
メモリなどがある。更に、各サブアレイが入力／出力端
子の一つと関連しているワイドワード（ｗｉｄｅ−ｗｏ
ｒｄ）メモリ、及び通常動作期間中にアレイ全体が付勢
されるメモリなども代替的に使用することが可能である
。上述した如く、勿論、例えば、ダイナミックＲＡＭ、
ＥＰＲＯＭ、埋め込み型メモリ、二重ポートＲＡＭ、Ｆ
ＩＦＯなどのその他のタイプのメモリも本発明に適用す
ることが可能である。
関して使用することが可能である。この様な変形例とし
ては、例えば、単一のビットが通常動作において入力さ
れるか又は出力される場合のバイワン（ｂｙ−ｏｎｅ）
メモリなどがある。更に、各サブアレイが入力／出力端
子の一つと関連しているワイドワード（ｗｉｄｅ−ｗｏ
ｒｄ）メモリ、及び通常動作期間中にアレイ全体が付勢
されるメモリなども代替的に使用することが可能である
。上述した如く、勿論、例えば、ダイナミックＲＡＭ、
ＥＰＲＯＭ、埋め込み型メモリ、二重ポートＲＡＭ、Ｆ
ＩＦＯなどのその他のタイプのメモリも本発明に適用す
ることが可能である。
【００２１】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成のものを本発明と
共に代替的に使用することが可能である。例えば、二つ
の行デコーダ１４をメモリ１内に組込むことが可能であ
り、その各々が、メモリの半分に対する行ライン信号の
印加を制御する。一つ又は複数個の行デコーダ１４は、
図１に示した如く、サブアレイ１２の中間に配置させる
代わりに、それと関連するサブアレイ１２の一方の側に
沿って配置させることも可能である。メモリ１の特定の
レイアウトは、特定のメモリ設計及び製造プロセスに対
して興味のある特定のパラメータに従って当業者により
決定することが可能なものである。
１２のその他の物理的及び電気的構成のものを本発明と
共に代替的に使用することが可能である。例えば、二つ
の行デコーダ１４をメモリ１内に組込むことが可能であ
り、その各々が、メモリの半分に対する行ライン信号の
印加を制御する。一つ又は複数個の行デコーダ１４は、
図１に示した如く、サブアレイ１２の中間に配置させる
代わりに、それと関連するサブアレイ１２の一方の側に
沿って配置させることも可能である。メモリ１の特定の
レイアウトは、特定のメモリ設計及び製造プロセスに対
して興味のある特定のパラメータに従って当業者により
決定することが可能なものである。
【００２２】次に、図２を参照すると、サブアレイ１２
の一つに対する列アーキテクチャが更に詳細に示されて
いる。リピータ１６ｎ は、サブアレイ１２ｎ へのバ
スＲＬ内に行ラインを発生させ、本実施例においてはバ
ス内のこの様な行ラインは１０２４個の数であり、サブ
アレイ１２の各々は１０２４行のメモリセルを有してい
る。
の一つに対する列アーキテクチャが更に詳細に示されて
いる。リピータ１６ｎ は、サブアレイ１２ｎ へのバ
スＲＬ内に行ラインを発生させ、本実施例においてはバ
ス内のこの様な行ラインは１０２４個の数であり、サブ
アレイ１２の各々は１０２４行のメモリセルを有してい
る。
【００２３】前述した如く、メモリ１のこのバイエイト
（ｂｙ−ｅｉｇｈｔ）実施例において選択されたメモリ
位置の全ての８個のビットが、アクティブな電力散逸を
減少させるために、同一のサブアレイ１２から選択され
る。従って、図２を参照すると、８個のセンス／書込み
回路１３がサブアレイ１２ｎ に対して設けられており
、それらの各々がサブアレイ１２ｎ 内の選択された列
から一対のＩ／Ｏライン２１を介して差信号を受取る。 本実施例においては、図２におけるセンス／書込み回路
１３の各々は、それに対して接続されたビットラインの
データ状態をセンス即ち検知し、且つそれに対して接続
されたビットラインへデータを書込むための回路を有し
ている。従って、センス／書込み回路１３の各々は、入
力データバス３８及び出力データバス２０の両方を介し
て入力／出力回路２８と通信状態即ち連結されている。 この様なセンス及び書込み回路を有するセンス／書込み
回路１３の構成については更に詳細に後述する。注意す
べきことであるが、本発明の目的のためには、別々の書
込み及びセンス回路を包含するその他のセンスアンプ構
成のものも代替的に使用することが可能である。図２の
コンフィギュレーション即ち形態の結果として、サブア
レイ１２ｎ における各列は、単一のセンス／書込み回
路１３と関連しており、従って単一のデータ端子ＤＱと
関連している。サブアレイ１２内の特定の列に対して個
々のセンス／書込み回路１３を割当てることは、レイア
ウトのための任意の便宜的な態様で行なうことが可能で
ある。 例えば、サブアレイ１２内の１２８個の列は、各々が１
６個の列からなる８個の隣接したブロックへグループ化
させることが可能であり、一つのブロック内の各列は同
一のセンス／書込み回路１３及びデータ端子ＤＱと関連
しており、又、別法として、８個の隣接する列からなる
一つのグループ内の各列を異なったセンス／書込み回路
１３及びデータ端子ＤＱへ割当てることが可能である。
（ｂｙ−ｅｉｇｈｔ）実施例において選択されたメモリ
位置の全ての８個のビットが、アクティブな電力散逸を
減少させるために、同一のサブアレイ１２から選択され
る。従って、図２を参照すると、８個のセンス／書込み
回路１３がサブアレイ１２ｎ に対して設けられており
、それらの各々がサブアレイ１２ｎ 内の選択された列
から一対のＩ／Ｏライン２１を介して差信号を受取る。 本実施例においては、図２におけるセンス／書込み回路
１３の各々は、それに対して接続されたビットラインの
データ状態をセンス即ち検知し、且つそれに対して接続
されたビットラインへデータを書込むための回路を有し
ている。従って、センス／書込み回路１３の各々は、入
力データバス３８及び出力データバス２０の両方を介し
て入力／出力回路２８と通信状態即ち連結されている。 この様なセンス及び書込み回路を有するセンス／書込み
回路１３の構成については更に詳細に後述する。注意す
べきことであるが、本発明の目的のためには、別々の書
込み及びセンス回路を包含するその他のセンスアンプ構
成のものも代替的に使用することが可能である。図２の
コンフィギュレーション即ち形態の結果として、サブア
レイ１２ｎ における各列は、単一のセンス／書込み回
路１３と関連しており、従って単一のデータ端子ＤＱと
関連している。サブアレイ１２内の特定の列に対して個
々のセンス／書込み回路１３を割当てることは、レイア
ウトのための任意の便宜的な態様で行なうことが可能で
ある。 例えば、サブアレイ１２内の１２８個の列は、各々が１
６個の列からなる８個の隣接したブロックへグループ化
させることが可能であり、一つのブロック内の各列は同
一のセンス／書込み回路１３及びデータ端子ＤＱと関連
しており、又、別法として、８個の隣接する列からなる
一つのグループ内の各列を異なったセンス／書込み回路
１３及びデータ端子ＤＱへ割当てることが可能である。
【００２４】アドレス端子Ａ０乃至Ａ６において受取ら
れる列アドレスの値に応答して、列デコーダ１８はバス
ＣＯＬ及びＣＯＬ＿上のセレクト（選択）信号をサブア
レイ１２へ供給する。サブアレイ１２ｎ の場合、バス
ＣＯＬ及びＣＯＬ＿の各々は１２８本のラインを有して
いる。なぜならば、サブアレイ１２ｎ 内の列の数が１
２８だからである。従って、サブアレイ１２ｎ 内の各
列ｎは、ラインＣＯＬｎ 上の選択信号とその補元ＣＯ
Ｌｎ ＿を受取る。図３を参照すると、列デコーダ１８
の出力が、メモリ１内の全ての列に対して示されている
。図３は、列選択ラインＣＯＬ＿が各々インバータ１９
により反転され、１０２４個の真及び補元ラインＣＯＬ
およびＣＯＬ＿を発生し、その各対がメモリ１内の１０
２４個の列の一つと関連しており、且つ１２８対のライ
ンＣＯＬ及びＣＯＬ＿からなる各隣接するグループがサ
ブアレイ１２に対して割当てられていることを示してい
る。
れる列アドレスの値に応答して、列デコーダ１８はバス
ＣＯＬ及びＣＯＬ＿上のセレクト（選択）信号をサブア
レイ１２へ供給する。サブアレイ１２ｎ の場合、バス
ＣＯＬ及びＣＯＬ＿の各々は１２８本のラインを有して
いる。なぜならば、サブアレイ１２ｎ 内の列の数が１
２８だからである。従って、サブアレイ１２ｎ 内の各
列ｎは、ラインＣＯＬｎ 上の選択信号とその補元ＣＯ
Ｌｎ ＿を受取る。図３を参照すると、列デコーダ１８
の出力が、メモリ１内の全ての列に対して示されている
。図３は、列選択ラインＣＯＬ＿が各々インバータ１９
により反転され、１０２４個の真及び補元ラインＣＯＬ
およびＣＯＬ＿を発生し、その各対がメモリ１内の１０
２４個の列の一つと関連しており、且つ１２８対のライ
ンＣＯＬ及びＣＯＬ＿からなる各隣接するグループがサ
ブアレイ１２に対して割当てられていることを示してい
る。
【００２５】更に、図３に示される如く、列デコーダ１
８は、更に、アドレス遷移検知回路２６から信号を受取
る。以下に更に詳述する如く、アドレス遷移検知回路２
６は、アドレス端子Ａ０乃至Ａ６の何れか一つにおける
遷移を検知することに応答して、ラインＡＴＤ上にパル
スを供給する。本発明のこの実施例においては、列デコ
ーダ１８は、ラインＡＴＤ上のパルスに応答して、全て
の列が非選択状態となる（即ち、全てのラインＣＯＬ＿
が高状態へ駆動され、全てのラインＣＯＬはインバータ
１９の動作により低状態へ駆動される）ように構成され
ている。この様なアドレス検知回路２６による列デコー
ダ１８の制御は、メモリ１の全てのサブアレイ１２内の
全ての列をプレチャージし且つ平衡化させるべく機能す
る。
８は、更に、アドレス遷移検知回路２６から信号を受取
る。以下に更に詳述する如く、アドレス遷移検知回路２
６は、アドレス端子Ａ０乃至Ａ６の何れか一つにおける
遷移を検知することに応答して、ラインＡＴＤ上にパル
スを供給する。本発明のこの実施例においては、列デコ
ーダ１８は、ラインＡＴＤ上のパルスに応答して、全て
の列が非選択状態となる（即ち、全てのラインＣＯＬ＿
が高状態へ駆動され、全てのラインＣＯＬはインバータ
１９の動作により低状態へ駆動される）ように構成され
ている。この様なアドレス検知回路２６による列デコー
ダ１８の制御は、メモリ１の全てのサブアレイ１２内の
全ての列をプレチャージし且つ平衡化させるべく機能す
る。
【００２６】列デコーダ１８は、更に、センス／書込み
回路１３に対してある種の制御信号を供給し、この様な
信号は図２においてバスＢＬＫＣＴＲＬによって示され
ている。バスＢＬＫＣＴＲＬ上の信号は、３個の最大桁
列アドレスビットＡ４乃至Ａ６から発生され、従って選
択されたサブアレイ１２と関連するセンス／書込み回路
１３のみがイネーブルされて読取り動作及び書込み動作
を実施する。バスＢＬＫＣＴＲＬ上の信号は、更に、従
来の態様で読取り動作及び書込み動作のタイミングを制
御するために、タイミング及び制御回路２２により発生
されるタイミング信号から部分的に発生される。バスＢ
ＬＫＣＴＲＬ上のこれらの信号のあるものは、図５に示
したセンス／書込み回路１３の動作に関連して更に詳細
に説明する。
回路１３に対してある種の制御信号を供給し、この様な
信号は図２においてバスＢＬＫＣＴＲＬによって示され
ている。バスＢＬＫＣＴＲＬ上の信号は、３個の最大桁
列アドレスビットＡ４乃至Ａ６から発生され、従って選
択されたサブアレイ１２と関連するセンス／書込み回路
１３のみがイネーブルされて読取り動作及び書込み動作
を実施する。バスＢＬＫＣＴＲＬ上の信号は、更に、従
来の態様で読取り動作及び書込み動作のタイミングを制
御するために、タイミング及び制御回路２２により発生
されるタイミング信号から部分的に発生される。バスＢ
ＬＫＣＴＲＬ上のこれらの信号のあるものは、図５に示
したセンス／書込み回路１３の動作に関連して更に詳細
に説明する。
【００２７】従って、図２を再度参照すると、列アドレ
ス値が、サブアレイ１２ｎ 内に選択された列が存在す
ることを表わす場合には、列デコーダ１８が、サブアレ
イ１２ｎ 内の８個の列に対して８本のラインＣＯＬ＿
及びＣＯＬ上に選択信号を供給する。列デコーダ１８は
、更に、バスＢＬＫＣＴＲＬ上に適宜のセンスアンプ制
御信号を供給し、センス／書込み回路１３をしてサブア
レイ１２ｎ 内の選択したビットライン対と通信させ且
つ所望の動作を実施させる。
ス値が、サブアレイ１２ｎ 内に選択された列が存在す
ることを表わす場合には、列デコーダ１８が、サブアレ
イ１２ｎ 内の８個の列に対して８本のラインＣＯＬ＿
及びＣＯＬ上に選択信号を供給する。列デコーダ１８は
、更に、バスＢＬＫＣＴＲＬ上に適宜のセンスアンプ制
御信号を供給し、センス／書込み回路１３をしてサブア
レイ１２ｎ 内の選択したビットライン対と通信させ且
つ所望の動作を実施させる。
【００２８】次いで、図４を参照すると、メモリ１のサ
ブアレイ１２内の一つの列の構成が示されている。図４
においてブロック形態で示したメモリセル３０は、この
実施例においては、従来のスタチックＲＡＭセルであり
、例えば、抵抗負荷を有する交差結合したＮチャンネル
インバータから構成されている。各セルは、Ｎチャンネ
ルパストランジスタ３１を介して、真及び補元ビットラ
インＢＬ及びＢＬ＿へ結合されている。パストランジス
タ３１のゲートは行ラインＲＬによって制御され、メモ
リ回路において公知の如く、メモリセル３０の一つのみ
が行ラインＲＬの動作により各対のビットラインＢＬ及
びＢＬ＿へ結合される。上述した如く、各サブアレイ１
２内には１０２４個の行が存在しているので、各列内に
は１０２４個のメモリセル３０が存在しており、その各
々は、図４に示した如く、行ラインＲＬ０ 乃至ＲＬ１
０２３を介して選択することが可能である。
ブアレイ１２内の一つの列の構成が示されている。図４
においてブロック形態で示したメモリセル３０は、この
実施例においては、従来のスタチックＲＡＭセルであり
、例えば、抵抗負荷を有する交差結合したＮチャンネル
インバータから構成されている。各セルは、Ｎチャンネ
ルパストランジスタ３１を介して、真及び補元ビットラ
インＢＬ及びＢＬ＿へ結合されている。パストランジス
タ３１のゲートは行ラインＲＬによって制御され、メモ
リ回路において公知の如く、メモリセル３０の一つのみ
が行ラインＲＬの動作により各対のビットラインＢＬ及
びＢＬ＿へ結合される。上述した如く、各サブアレイ１
２内には１０２４個の行が存在しているので、各列内に
は１０２４個のメモリセル３０が存在しており、その各
々は、図４に示した如く、行ラインＲＬ０ 乃至ＲＬ１
０２３を介して選択することが可能である。
【００２９】ビットラインＢＬ及びＢＬ＿は、各々、Ｐ
チャンネルトランジスタ３２のドレインへ接続されてお
り、トランジスタ３２のソースはプレチャージ電圧へ接
続されており、該プレチャージ電圧は、この場合には、
Ｖｃｃであり、且つトランジスタ３２のゲートは列デコ
ーダ１８からのラインＣＯＬｎ により制御される。従
って、トランジスタ３２は、列デコーダ１８からのライ
ンＣＯＬｎ が低論理レベルにあり、その列が選択され
ていないことを表わす場合に、ビットラインＢＬ及びＢ
Ｌ＿をプレチャージ即ち予備的に充電させる。Ｐチャン
ネル平衡化トランジスタ３４は、そのソース対ドレイン
経路をビットラインＢＬとＢＬ＿との間に接続しており
、且つそのゲートを列デコーダ１８からのラインＣＯＬ
ｎ へ接続しており、従ってラインＣＯＬｎ が低状態
にある期間中（即ち、トランジスタ３２を介してのプレ
チャージ期間中）、ビットラインＢＬ及びＢＬ＿は同一
の電位（この場合は、Ｖｃｃ）へ平衡化される。
チャンネルトランジスタ３２のドレインへ接続されてお
り、トランジスタ３２のソースはプレチャージ電圧へ接
続されており、該プレチャージ電圧は、この場合には、
Ｖｃｃであり、且つトランジスタ３２のゲートは列デコ
ーダ１８からのラインＣＯＬｎ により制御される。従
って、トランジスタ３２は、列デコーダ１８からのライ
ンＣＯＬｎ が低論理レベルにあり、その列が選択され
ていないことを表わす場合に、ビットラインＢＬ及びＢ
Ｌ＿をプレチャージ即ち予備的に充電させる。Ｐチャン
ネル平衡化トランジスタ３４は、そのソース対ドレイン
経路をビットラインＢＬとＢＬ＿との間に接続しており
、且つそのゲートを列デコーダ１８からのラインＣＯＬ
ｎ へ接続しており、従ってラインＣＯＬｎ が低状態
にある期間中（即ち、トランジスタ３２を介してのプレ
チャージ期間中）、ビットラインＢＬ及びＢＬ＿は同一
の電位（この場合は、Ｖｃｃ）へ平衡化される。
【００３０】注意すべきことであるが、本発明のこの実
施例によれば、メモリ１内の列ｎのプレチャージ及び平
衡化をイネーブルさせるラインＣＯＬｎ 上の信号は、
列アドレス値からデコードされる（即ち、それは、選択
ラインＣＯＬｎ ＿の論理的補元乃至は補数である）。 従って、列ｎが非選択状態即ち選択されていない状態に
ある期間中、そのビットラインＢＬ及びＢＬ＿は互いに
プレチャージされ且つ平衡化される。図１のメモリ１の
場合、このことは、選択された列を包含することのない
サブアレイ１２内の全ての列、及び選択されたサブアレ
イ１２内の全ての非選択状態にある列（この場合は、８
個の列を除いた全て）がそれらのプレチャージ及び平衡
化状態にあることを意味している。このデコードされた
プレチャージ及び平衡化の利点について以下に詳細に説
明する。
施例によれば、メモリ１内の列ｎのプレチャージ及び平
衡化をイネーブルさせるラインＣＯＬｎ 上の信号は、
列アドレス値からデコードされる（即ち、それは、選択
ラインＣＯＬｎ ＿の論理的補元乃至は補数である）。 従って、列ｎが非選択状態即ち選択されていない状態に
ある期間中、そのビットラインＢＬ及びＢＬ＿は互いに
プレチャージされ且つ平衡化される。図１のメモリ１の
場合、このことは、選択された列を包含することのない
サブアレイ１２内の全ての列、及び選択されたサブアレ
イ１２内の全ての非選択状態にある列（この場合は、８
個の列を除いた全て）がそれらのプレチャージ及び平衡
化状態にあることを意味している。このデコードされた
プレチャージ及び平衡化の利点について以下に詳細に説
明する。
【００３１】ビットラインＢＬ及びＢＬ＿の各々は、更
に、パスゲート３６へ接続されており、各パスゲート３
６はＰチャンネルトランジスタ３６ｐ及びＮチャンネル
トランジスタ３６ｎを有しており、該トランジスタのソ
ース対ドレイン経路は並列に接続されている。入力／出
力ライン２１ｊ 及び２１ｊ ＿は、それぞれ、ビット
ラインＢＬ及びＢＬ＿からパスゲート３６の反対側で接
続されている。トランジスタ３６ｎのゲートはラインＣ
ＯＬｎ へ接続されており、且つトランジスタ３６ｐの
ゲートはラインＣＯＬｎ ＿へ接続されており、従って
、一列に対するトランジスタ３６ｎ及び３６ｐは、その
列が選択された場合（ラインＣＯＬｎ が高状態で且つ
ラインＣＯＬｎ ＿が低状態）にオンであり、且つ一列
に対するトランジスタ３６ｎ及び３６ｐは、その列が非
選択状態にある場合（ラインＣＯＬｎ が低状態で且つ
ラインＣＯＬｎ ＿が高状態）にオフである。従って、
パスゲート３６は、その列がラインＣＯＬｎ 及びＣＯ
Ｌｎ ＿上で表わされる如く選択される場合に、ビット
ラインＢＬ及びＢＬ＿の状態を、それぞれ、入力／出力
ライン２１ｊ 及び２１ｊ ＿へ通信させる。図４の列
は、入力／出力ライン２１ｊ 及び２１ｊ ＿により表
わされる如く、ｊ番目のセンス／書込み回路１３と関連
している。注意すべきことであるが、ｊ番目のセンスア
ンプ１３と関連するサブアレイ１２ｎ 内の列の各々は
、更に、それらのパスゲート３６を入力／出力ライン２
１ｊ 及び２１ｊ＿へ接続させている。これらの列のう
ちの一つのみが与えられた列アドレス値に対して列デコ
ーダ１８により選択されるに過ぎないので、入力／出力
ライン２１ｊ 及び２１ｊ ＿上でバスコンフリクト即
ちバス競合が発生することはない（なぜならば、非選択
状態の列はそれらのパスゲート３６をオフ状態とさせる
からである）。
に、パスゲート３６へ接続されており、各パスゲート３
６はＰチャンネルトランジスタ３６ｐ及びＮチャンネル
トランジスタ３６ｎを有しており、該トランジスタのソ
ース対ドレイン経路は並列に接続されている。入力／出
力ライン２１ｊ 及び２１ｊ ＿は、それぞれ、ビット
ラインＢＬ及びＢＬ＿からパスゲート３６の反対側で接
続されている。トランジスタ３６ｎのゲートはラインＣ
ＯＬｎ へ接続されており、且つトランジスタ３６ｐの
ゲートはラインＣＯＬｎ ＿へ接続されており、従って
、一列に対するトランジスタ３６ｎ及び３６ｐは、その
列が選択された場合（ラインＣＯＬｎ が高状態で且つ
ラインＣＯＬｎ ＿が低状態）にオンであり、且つ一列
に対するトランジスタ３６ｎ及び３６ｐは、その列が非
選択状態にある場合（ラインＣＯＬｎ が低状態で且つ
ラインＣＯＬｎ ＿が高状態）にオフである。従って、
パスゲート３６は、その列がラインＣＯＬｎ 及びＣＯ
Ｌｎ ＿上で表わされる如く選択される場合に、ビット
ラインＢＬ及びＢＬ＿の状態を、それぞれ、入力／出力
ライン２１ｊ 及び２１ｊ ＿へ通信させる。図４の列
は、入力／出力ライン２１ｊ 及び２１ｊ ＿により表
わされる如く、ｊ番目のセンス／書込み回路１３と関連
している。注意すべきことであるが、ｊ番目のセンスア
ンプ１３と関連するサブアレイ１２ｎ 内の列の各々は
、更に、それらのパスゲート３６を入力／出力ライン２
１ｊ 及び２１ｊ＿へ接続させている。これらの列のう
ちの一つのみが与えられた列アドレス値に対して列デコ
ーダ１８により選択されるに過ぎないので、入力／出力
ライン２１ｊ 及び２１ｊ ＿上でバスコンフリクト即
ちバス競合が発生することはない（なぜならば、非選択
状態の列はそれらのパスゲート３６をオフ状態とさせる
からである）。
【００３２】本発明のこの実施例においては、更に、ヒ
ューズ３３が設けられており、それは、メモリセル３０
のうちの最初のものがビットラインＢＬ及びＢＬ＿へ接
続可能な点とパスゲート３６とプレチャージトランジス
タ３２と平衡化トランジスタ３４との共通ノードとの間
においてビットラインＢＬ及びＢＬ＿と直列して接続さ
れている。以下の説明から理解される如く、本発明のこ
の実施例における列の構成及び制御は、これら二つのヒ
ューズ３３を単に開放させることにより、メモリの残部
から欠陥性の列を効率的に且つ実効的に除去することを
可能としている。
ューズ３３が設けられており、それは、メモリセル３０
のうちの最初のものがビットラインＢＬ及びＢＬ＿へ接
続可能な点とパスゲート３６とプレチャージトランジス
タ３２と平衡化トランジスタ３４との共通ノードとの間
においてビットラインＢＬ及びＢＬ＿と直列して接続さ
れている。以下の説明から理解される如く、本発明のこ
の実施例における列の構成及び制御は、これら二つのヒ
ューズ３３を単に開放させることにより、メモリの残部
から欠陥性の列を効率的に且つ実効的に除去することを
可能としている。
【００３３】次に、図５を参照すると、読取り経路と書
込み経路との両方を包含するセンス／書込み回路１３の
構成について説明する。相補的入力／出力ライン２１ｊ
及び２１ｊ ＿は、各々、Ｐチャンネルプレチャージ
トランジスタ４２のドレインへ接続されており、トラン
ジスタ４２のソースは、両方とも、入力／出力ライン２
１ｊ 及び２１ｊ ＿に対するプレチャージ電圧（この
場合はＶｃｃ）へ接続されている。入力／出力ライン２
１ｊ 及び２１ｊ ＿は、更に、Ｐチャンネル平衡化ト
ランジスタ４１により互いに接続されている。トランジ
スタ４１及び４２のゲートは、ラインＩＯＥＱ＿へ接続
されており、それは、ＡＴＤ回路２６により検知された
アドレス遷移に応答して、又は入力／出力ライン２１の
平衡化が所望されるサイクル期間中のその他のイベント
に応答して、タイミング制御回路２２により発生される
。
込み経路との両方を包含するセンス／書込み回路１３の
構成について説明する。相補的入力／出力ライン２１ｊ
及び２１ｊ ＿は、各々、Ｐチャンネルプレチャージ
トランジスタ４２のドレインへ接続されており、トラン
ジスタ４２のソースは、両方とも、入力／出力ライン２
１ｊ 及び２１ｊ ＿に対するプレチャージ電圧（この
場合はＶｃｃ）へ接続されている。入力／出力ライン２
１ｊ 及び２１ｊ ＿は、更に、Ｐチャンネル平衡化ト
ランジスタ４１により互いに接続されている。トランジ
スタ４１及び４２のゲートは、ラインＩＯＥＱ＿へ接続
されており、それは、ＡＴＤ回路２６により検知された
アドレス遷移に応答して、又は入力／出力ライン２１の
平衡化が所望されるサイクル期間中のその他のイベント
に応答して、タイミング制御回路２２により発生される
。
【００３４】センス／書込み回路１３ｊ の読取り側に
おいて、入力／出力ライン２１ｊ 及び２１ｊ ＿は、
各々、Ｐチャンネルパストランジスタ４３へ接続されて
おり、パストランジスタ４３の各々は、そのゲートが分
離信号ＩＳＯにより制御される。従って、入力／出力ラ
イン２１ｊ 及び２１ｊ ＿は、高論理レベルにあるラ
インＩＳＯにより読取り回路から分離させ、且つ低論理
レベルにあるラインＩＳＯによりそれに接続させること
が可能である。入力／出力ライン２１ｊ 及び２１ｊ
＿からのパストランジスタ４３の反対側における相補的
なラインは、図５において、それぞれ、センスノードＳ
Ｎ及びＳＮ＿として示されている。
おいて、入力／出力ライン２１ｊ 及び２１ｊ ＿は、
各々、Ｐチャンネルパストランジスタ４３へ接続されて
おり、パストランジスタ４３の各々は、そのゲートが分
離信号ＩＳＯにより制御される。従って、入力／出力ラ
イン２１ｊ 及び２１ｊ ＿は、高論理レベルにあるラ
インＩＳＯにより読取り回路から分離させ、且つ低論理
レベルにあるラインＩＳＯによりそれに接続させること
が可能である。入力／出力ライン２１ｊ 及び２１ｊ
＿からのパストランジスタ４３の反対側における相補的
なラインは、図５において、それぞれ、センスノードＳ
Ｎ及びＳＮ＿として示されている。
【００３５】センスノードＳＮ及びＳＮ＿は、更に、好
適には、以下に説明する如く、センス／書込み回路１３
内のセンスアンプ４８はダイナミックな態様で動作する
ので、サイクルの適宜の部分における期間中にプレチャ
ージされ且つ平衡化される。Ｐチャンネルプレチャージ
トランジスタ４６は、各々、それらのソース対ドレイン
経路を、それぞれ、ＶｃｃとセンスノードＳＮ及びＳＮ
＿との間に接続している。平衡化トランジスタ４５はＰ
チャンネルトランジスタであり、そのソース対ドレイン
経路はセンスノードＳＮとＳＮ＿との間に接続されてい
る。トランジスタ４５及び４６のゲートは、全てライン
ＳＡＥＱ＿により制御され、それは、低レベルにあると
、ビットラインＢＬ及びＢＬ＿及び入力／出力ライン２
１ｊ 及び２１ｊ ＿に関して上述したのと同一の態様
で、センスノードＳＮ及びＳＮ＿をプレチャージすると
共に平衡化させる。
適には、以下に説明する如く、センス／書込み回路１３
内のセンスアンプ４８はダイナミックな態様で動作する
ので、サイクルの適宜の部分における期間中にプレチャ
ージされ且つ平衡化される。Ｐチャンネルプレチャージ
トランジスタ４６は、各々、それらのソース対ドレイン
経路を、それぞれ、ＶｃｃとセンスノードＳＮ及びＳＮ
＿との間に接続している。平衡化トランジスタ４５はＰ
チャンネルトランジスタであり、そのソース対ドレイン
経路はセンスノードＳＮとＳＮ＿との間に接続されてい
る。トランジスタ４５及び４６のゲートは、全てライン
ＳＡＥＱ＿により制御され、それは、低レベルにあると
、ビットラインＢＬ及びＢＬ＿及び入力／出力ライン２
１ｊ 及び２１ｊ ＿に関して上述したのと同一の態様
で、センスノードＳＮ及びＳＮ＿をプレチャージすると
共に平衡化させる。
【００３６】センスアンプ４８は交差結合したインバー
タから構成される従来のＣＭＯＳラッチであり、該交差
結合したラッチの入力端及び出力端は従来の態様でセン
スノードＳＮ及びＳＮ＿へ接続されている。Ｎチャンネ
ルプルダウントランジスタ４７は、そのソース対ドレイ
ン経路を、センスアンプ４８内のＮチャンネルトランジ
スタのソースと接地との間に接続しており、且つそのゲ
ートはラインＳＣＬＫにより制御される。
タから構成される従来のＣＭＯＳラッチであり、該交差
結合したラッチの入力端及び出力端は従来の態様でセン
スノードＳＮ及びＳＮ＿へ接続されている。Ｎチャンネ
ルプルダウントランジスタ４７は、そのソース対ドレイ
ン経路を、センスアンプ４８内のＮチャンネルトランジ
スタのソースと接地との間に接続しており、且つそのゲ
ートはラインＳＣＬＫにより制御される。
【００３７】プルダウントランジスタ４７はセンスアン
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ＿の検知動作はダイナミックな態様で実施
される。ダイナミックＲＡＭにおいて公知の如く、この
構成におけるダイナミック検知動作は、パストランジス
タ４３がセンスノードＳＮ及びＳＮ＿を入力／出力ライ
ン２１ｊ 及び２１ｊ ＿へ接続させる時に初期的にオ
フであるトランジスタ４７で制御され、このサイクル部
分の期間中、センスアンプ４８はセンスノードＳＮとＳ
Ｎ＿との間の小さな差電圧が供給される。この小さな差
電圧を発生した後に、ラインＳＣＬＫは高状態へ駆動さ
れ、従ってセンスアンプ４８におけるプルダウントラン
ジスタのソースは接地へプルされる。このことは、セン
スアンプ４８をしてセンスノードＳＮ及びＳＮ＿上に大
きな差信号を発生させ、且つセンスノードＳＮ及びＳＮ
＿の検知された状態をラッチする。
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ＿の検知動作はダイナミックな態様で実施
される。ダイナミックＲＡＭにおいて公知の如く、この
構成におけるダイナミック検知動作は、パストランジス
タ４３がセンスノードＳＮ及びＳＮ＿を入力／出力ライ
ン２１ｊ 及び２１ｊ ＿へ接続させる時に初期的にオ
フであるトランジスタ４７で制御され、このサイクル部
分の期間中、センスアンプ４８はセンスノードＳＮとＳ
Ｎ＿との間の小さな差電圧が供給される。この小さな差
電圧を発生した後に、ラインＳＣＬＫは高状態へ駆動さ
れ、従ってセンスアンプ４８におけるプルダウントラン
ジスタのソースは接地へプルされる。このことは、セン
スアンプ４８をしてセンスノードＳＮ及びＳＮ＿上に大
きな差信号を発生させ、且つセンスノードＳＮ及びＳＮ
＿の検知された状態をラッチする。
【００３８】この構成においては、センスノードＳＮ及
びＳＮ＿はＲ−Ｓフリップフロップ５０により出力バス
２０へ連結され、フリップフロップ５０のセット入力端
はセンスノードＳＮ＿を受取り、且つフリップフロップ
５０のリセット入力端はセンスノードＳＮを受取る。フ
リップフロップ５０のＱ＿出力端は、インバータ４９を
介して、出力バス２０のライン２０ｊ へ接続される。 インバータ４９は、出力バス２０へ通信された論理状態
を、本説明において指定したビットラインＢＬ及びＢＬ
＿の極性と一貫性のあるものとさせる。インバータ４９
は、好適には、列デコーダ１８により制御される制御入
力端を有しており（図５のラインＢＬＫ上に示してある
）、従ってインバータ４９は、センス／書込み回路１３
ｊ が関連するサブアレイ１２が列デコーダ１８により
選択されない場合に、トライステート状態となる。
びＳＮ＿はＲ−Ｓフリップフロップ５０により出力バス
２０へ連結され、フリップフロップ５０のセット入力端
はセンスノードＳＮ＿を受取り、且つフリップフロップ
５０のリセット入力端はセンスノードＳＮを受取る。フ
リップフロップ５０のＱ＿出力端は、インバータ４９を
介して、出力バス２０のライン２０ｊ へ接続される。 インバータ４９は、出力バス２０へ通信された論理状態
を、本説明において指定したビットラインＢＬ及びＢＬ
＿の極性と一貫性のあるものとさせる。インバータ４９
は、好適には、列デコーダ１８により制御される制御入
力端を有しており（図５のラインＢＬＫ上に示してある
）、従ってインバータ４９は、センス／書込み回路１３
ｊ が関連するサブアレイ１２が列デコーダ１８により
選択されない場合に、トライステート状態となる。
【００３９】注意すべきことであるが、メモリ１内には
センス／書込み回路１３ｊ のその他のものが存在して
おり、且つ図５のセンス／書込み回路１３ｊ と同一の
態様であるが異なったサブアレイ１２に対して出力バス
ライン２０ｊ と関連している。出力バス２０のこのラ
インと関連するセンス／書込み回路１３ｊ の全てはワ
イヤードＯＲの態様で接続されている。従って、センス
／書込み回路１３ｊ の読取り側へ送給される制御信号
ＩＳＯ、ＳＡＥＱ＿、ＳＣＬＫは、好適には、この実施
例においては、タイミング制御回路２２と関連して列デ
コーダ１８により発生される。これらの制御信号のこの
様な発生は、サブアレイ１２の非選択状態にあるものと
関連するセンス／書込み回路１３ｊ のものは、それら
のセンスノードＳＮ及びＳＮ＿を平衡化され且つＶｃｃ
へプレチャージされた状態に維持し、出力バス２０上で
のバス競合を防止するために、イネーブルされることは
ない（ラインＩＳＯを高状態に維持し、且つラインＳＡ
ＥＱ＿及びＳＣＬＫを低状態に維持することにより）こ
ととしている。
センス／書込み回路１３ｊ のその他のものが存在して
おり、且つ図５のセンス／書込み回路１３ｊ と同一の
態様であるが異なったサブアレイ１２に対して出力バス
ライン２０ｊ と関連している。出力バス２０のこのラ
インと関連するセンス／書込み回路１３ｊ の全てはワ
イヤードＯＲの態様で接続されている。従って、センス
／書込み回路１３ｊ の読取り側へ送給される制御信号
ＩＳＯ、ＳＡＥＱ＿、ＳＣＬＫは、好適には、この実施
例においては、タイミング制御回路２２と関連して列デ
コーダ１８により発生される。これらの制御信号のこの
様な発生は、サブアレイ１２の非選択状態にあるものと
関連するセンス／書込み回路１３ｊ のものは、それら
のセンスノードＳＮ及びＳＮ＿を平衡化され且つＶｃｃ
へプレチャージされた状態に維持し、出力バス２０上で
のバス競合を防止するために、イネーブルされることは
ない（ラインＩＳＯを高状態に維持し、且つラインＳＡ
ＥＱ＿及びＳＣＬＫを低状態に維持することにより）こ
ととしている。
【００４０】次に、センス／書込み回路１３ｊ の書込
み側を検討すると、入力バス３８からのライン３８ｊ
及び列デコーダ１８からの書込み制御信号ＷＲＳＥＬは
、ＮＡＮＤゲート５４Ｔ及び５４Ｃへの入力端により受
取られる（ライン３８ｊ は、ＮＡＮＤゲート５４Ｃへ
接続される前に、インバータ５３により反転される）。 書込み制御信号ＷＲＳＥＬは、公知の如く、サイクル内
の適宜の時間において書込み動作を実施するためにタイ
ミング制御回路２２からの適宜のタイミング信号と共に
、センス／書込み回路１３ｊ と関連するサブアレイ１
２の選択の論理的ＡＮＤに従って発生される。
み側を検討すると、入力バス３８からのライン３８ｊ
及び列デコーダ１８からの書込み制御信号ＷＲＳＥＬは
、ＮＡＮＤゲート５４Ｔ及び５４Ｃへの入力端により受
取られる（ライン３８ｊ は、ＮＡＮＤゲート５４Ｃへ
接続される前に、インバータ５３により反転される）。 書込み制御信号ＷＲＳＥＬは、公知の如く、サイクル内
の適宜の時間において書込み動作を実施するためにタイ
ミング制御回路２２からの適宜のタイミング信号と共に
、センス／書込み回路１３ｊ と関連するサブアレイ１
２の選択の論理的ＡＮＤに従って発生される。
【００４１】ＮＡＮＤゲート５４Ｔの出力は、Ｎチャン
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力は
、更に、インバータ５５Ｔを介して、Ｎチャンネルプル
ダウントランジスタ５７Ｃのゲートへ接続されており、
該トランジスタ５７Ｃはプシュプル態様でＰチャンネル
プルアップトランジスタ５６Ｃと接続されている。 同様に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップ
トランジスタ５６Ｃのゲートへ直接的に接続されており
、且つ、インバータ５５Ｃを介して、プルダウントラン
ジスタ５７Ｔのゲートへ接続されている。トランジスタ
５６Ｔ及び５７Ｔのドレインは入力／出力ライン２１ｊ
を駆動し、且つトランジスタ５６Ｃ及び５７Ｃのドレ
インは入力／出力ライン２１ｊ ＿を駆動する。
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力は
、更に、インバータ５５Ｔを介して、Ｎチャンネルプル
ダウントランジスタ５７Ｃのゲートへ接続されており、
該トランジスタ５７Ｃはプシュプル態様でＰチャンネル
プルアップトランジスタ５６Ｃと接続されている。 同様に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップ
トランジスタ５６Ｃのゲートへ直接的に接続されており
、且つ、インバータ５５Ｃを介して、プルダウントラン
ジスタ５７Ｔのゲートへ接続されている。トランジスタ
５６Ｔ及び５７Ｔのドレインは入力／出力ライン２１ｊ
を駆動し、且つトランジスタ５６Ｃ及び５７Ｃのドレ
インは入力／出力ライン２１ｊ ＿を駆動する。
【００４２】従って、センス／書込み回路１３ｊ の書
込み側は、相補的な対のトライステートドライバとして
動作する。該ドライバは、書込み制御ラインＷＲＳＥＬ
が低論理レベルにあることに応答して入力／出力ライン
２１ｊ 及び２１ｊ ＿に対して高インピーダンス状態
を与える。なぜならば、これにより、ＮＡＮＤゲート５
４Ｔ及び５４Ｃの両方の出力端を高論理レベルとさせ、
トランジスタ５６Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てを
ターンオフさせるからである。勿論、書込み制御ライン
ＷＲＳＥＬは、読取りサイクル期間中、及びセンス／書
込み回路１３ｊ と関連するもの以外のサブアレイ１２
に対しての書込みサイクル期間中、低論理レベルにある
。
込み側は、相補的な対のトライステートドライバとして
動作する。該ドライバは、書込み制御ラインＷＲＳＥＬ
が低論理レベルにあることに応答して入力／出力ライン
２１ｊ 及び２１ｊ ＿に対して高インピーダンス状態
を与える。なぜならば、これにより、ＮＡＮＤゲート５
４Ｔ及び５４Ｃの両方の出力端を高論理レベルとさせ、
トランジスタ５６Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てを
ターンオフさせるからである。勿論、書込み制御ライン
ＷＲＳＥＬは、読取りサイクル期間中、及びセンス／書
込み回路１３ｊ と関連するもの以外のサブアレイ１２
に対しての書込みサイクル期間中、低論理レベルにある
。
【００４３】この好適実施例によれば、センス／書込み
回路１３ｊ の書込み側にソースホロワが設けられてい
る。Ｎチャンネルトランジスタ６０Ｔは、そのソースを
入力／出力ライン２１ｊ へ接続しており且つそのドレ
インをＶｃｃへバイアスしており、トランジスタ６０Ｔ
のゲートは、インバータ５５Ｃ及び５９Ｃにより２度反
転された後にＮＡＮＤゲート５４Ｃの出力により制御さ
れる。同様に、Ｎチャンネルトランジスタ６０Ｃは、そ
のソースを入力／出力ライン２１ｊ ＿へ接続しており
、且つそのドレインをＶｃｃへバイアスさせており、ト
ランジスタ６０Ｔのゲートは、インバータ５５Ｔ及び５
９Ｔにより２度反転された後に、ＮＡＮＤゲート５４Ｔ
の出力により制御される。
回路１３ｊ の書込み側にソースホロワが設けられてい
る。Ｎチャンネルトランジスタ６０Ｔは、そのソースを
入力／出力ライン２１ｊ へ接続しており且つそのドレ
インをＶｃｃへバイアスしており、トランジスタ６０Ｔ
のゲートは、インバータ５５Ｃ及び５９Ｃにより２度反
転された後にＮＡＮＤゲート５４Ｃの出力により制御さ
れる。同様に、Ｎチャンネルトランジスタ６０Ｃは、そ
のソースを入力／出力ライン２１ｊ ＿へ接続しており
、且つそのドレインをＶｃｃへバイアスさせており、ト
ランジスタ６０Ｔのゲートは、インバータ５５Ｔ及び５
９Ｔにより２度反転された後に、ＮＡＮＤゲート５４Ｔ
の出力により制御される。
【００４４】トランジスタ６０Ｔ及び６０Ｃのソースホ
ロワは、書込み動作の後で読取り動作の前に（しばしば
、「書込み回復」と呼称される）において入力／出力ラ
イン２１ｊ 及び２１ｊ ＿のプルアップを助けるため
に設けられている。動作について説明すると、書込み動
作期間中、プルダウントランジスタ５７により低レベル
へ駆動される入力／出力ライン２１ｊ及び２１ｊ ＿の
一方は、更に、その関連するソースホロワトランジスタ
６０をオフさせ（インバータ５９からの反転により）、
ソースホロワトランジスタ６０は、そのプルアップ装置
５６により高状態へ駆動される他の入力／出力ラインに
対してオンである。書込み制御ラインＷＲＳＥＬが書込
み動作の終了時に低論理レベルへ復帰すると、ＮＡＮＤ
ゲート５４の両方の出力は高状態であり、従って、以前
にオンでなかったトランジスタ６０はターンオンされる
。このことは、それと関連する入力／出力ライン２１ｊ
をその前の低レベルから電圧Ｖｃｃ−Ｖｔ （Ｖｔ
はトランジスタ６０のスレッシュホールド電圧）へ向け
てプルアップする。プレチャージトランジスタ４２は、
１度ターンオンされると、入力／出力ライン２１ｊ 及
び２１ｊ ＿をＶｃｃへ完全にプルアップし、入力／出
力ライン２１ｊ 及び２１ｊ ＿の電圧がＶｃｃ−Ｖｔ
より高い電圧に到達すると、トランジスタ６０はその
他の効果を有するものではない。
ロワは、書込み動作の後で読取り動作の前に（しばしば
、「書込み回復」と呼称される）において入力／出力ラ
イン２１ｊ 及び２１ｊ ＿のプルアップを助けるため
に設けられている。動作について説明すると、書込み動
作期間中、プルダウントランジスタ５７により低レベル
へ駆動される入力／出力ライン２１ｊ及び２１ｊ ＿の
一方は、更に、その関連するソースホロワトランジスタ
６０をオフさせ（インバータ５９からの反転により）、
ソースホロワトランジスタ６０は、そのプルアップ装置
５６により高状態へ駆動される他の入力／出力ラインに
対してオンである。書込み制御ラインＷＲＳＥＬが書込
み動作の終了時に低論理レベルへ復帰すると、ＮＡＮＤ
ゲート５４の両方の出力は高状態であり、従って、以前
にオンでなかったトランジスタ６０はターンオンされる
。このことは、それと関連する入力／出力ライン２１ｊ
をその前の低レベルから電圧Ｖｃｃ−Ｖｔ （Ｖｔ
はトランジスタ６０のスレッシュホールド電圧）へ向け
てプルアップする。プレチャージトランジスタ４２は、
１度ターンオンされると、入力／出力ライン２１ｊ 及
び２１ｊ ＿をＶｃｃへ完全にプルアップし、入力／出
力ライン２１ｊ 及び２１ｊ ＿の電圧がＶｃｃ−Ｖｔ
より高い電圧に到達すると、トランジスタ６０はその
他の効果を有するものではない。
【００４５】注意すべきことであるが、ソースホロワト
ランジスタ６０の両方は、読取り動作期間中オン状態を
維持する。従って、入力／出力ライン２１ｊ 及び２１
ｊ ＿はクランプされ、従ってそれらの電圧はＶｃｃ−
Ｖｔ のレベル以下に降下することはできない。しかし
ながら、注意すべきことであるが、本実施例におけるＶ
ｔ は１．２５Ｖのオーダーである。入力／出力ライン
２１及びビットラインＢＬ及びＢＬ＿はＶｃｃへプレチ
ャージ即ち予備充電が行なわれるので、ビットラインＢ
Ｌ及びＢＬ＿へ接続されている選択されたメモリセル３
０は、入力／出力ライン２１ｊ 及び２１ｊ ＿間にＶ
ｔ のオーダーの差電圧を発生させる。この差電圧は、
センスアンプ４８により容易に検知することが可能であ
る。従って、ソースホロワトランジスタ６０を設けるこ
とにより、読取り動作にほとんど影響を与えることなし
に、改良した書込み回復を与えることが可能である。
ランジスタ６０の両方は、読取り動作期間中オン状態を
維持する。従って、入力／出力ライン２１ｊ 及び２１
ｊ ＿はクランプされ、従ってそれらの電圧はＶｃｃ−
Ｖｔ のレベル以下に降下することはできない。しかし
ながら、注意すべきことであるが、本実施例におけるＶ
ｔ は１．２５Ｖのオーダーである。入力／出力ライン
２１及びビットラインＢＬ及びＢＬ＿はＶｃｃへプレチ
ャージ即ち予備充電が行なわれるので、ビットラインＢ
Ｌ及びＢＬ＿へ接続されている選択されたメモリセル３
０は、入力／出力ライン２１ｊ 及び２１ｊ ＿間にＶ
ｔ のオーダーの差電圧を発生させる。この差電圧は、
センスアンプ４８により容易に検知することが可能であ
る。従って、ソースホロワトランジスタ６０を設けるこ
とにより、読取り動作にほとんど影響を与えることなし
に、改良した書込み回復を与えることが可能である。
【００４６】次に、図６を参照すると、読取り動作を実
施する場合に上述した如く構成されたメモリ１の動作に
ついて詳細に説明する。図６に示したシーケンスの開始
時において、値ｍがメモリ１の列アドレス端子Ａ０乃至
Ａ６へ供給される。従って、列アドレス値ｍと関連する
メモリ１内の列に対して（この様な列は本発明のこの実
施例においては８である）、ラインＣＯＬｍ ＿が低論
理レベルにあり、列ｍと関連するパストランジスタ３６
ｐをターンオンさせ、ラインＣＯＬｍ も高論理レベル
にあり、プレチャージ及び平衡化トランジスタ３２及び
３４をターンオフさせ、且つ列ｍと関連するパストラン
ジスタ３６ｎをターンオンさせる。従って、列ｍにおけ
るメモリセル３０内に格納される論理状態で選択された
行内にあるものは、図６に示した如く、ビットラインＢ
Ｌｍ 及びＢＬｍ ＿上の差信号として、その論理状態
を与える（上述した如く、ソースホロワトランジスタ６
０が使用される場合には、この差信号はトランジスタ６
０のスレッシュホールド電圧の程度である）。
施する場合に上述した如く構成されたメモリ１の動作に
ついて詳細に説明する。図６に示したシーケンスの開始
時において、値ｍがメモリ１の列アドレス端子Ａ０乃至
Ａ６へ供給される。従って、列アドレス値ｍと関連する
メモリ１内の列に対して（この様な列は本発明のこの実
施例においては８である）、ラインＣＯＬｍ ＿が低論
理レベルにあり、列ｍと関連するパストランジスタ３６
ｐをターンオンさせ、ラインＣＯＬｍ も高論理レベル
にあり、プレチャージ及び平衡化トランジスタ３２及び
３４をターンオフさせ、且つ列ｍと関連するパストラン
ジスタ３６ｎをターンオンさせる。従って、列ｍにおけ
るメモリセル３０内に格納される論理状態で選択された
行内にあるものは、図６に示した如く、ビットラインＢ
Ｌｍ 及びＢＬｍ ＿上の差信号として、その論理状態
を与える（上述した如く、ソースホロワトランジスタ６
０が使用される場合には、この差信号はトランジスタ６
０のスレッシュホールド電圧の程度である）。
【００４７】更に、この時間期間中に、ラインＩＯＥＱ
＿及びＳＡＥＱ＿（図６に示した如く）は、全て、選択
された列ｍが位置されているサブアレイ１２と関連する
センス／書込み回路１３に対して高論理レベルにある。 選択されたサブアレイ１２と関連するセンス／書込み回
路１３の場合、ラインＩＳＯは低論理レベルのままであ
り、従って入力／出力ライン２１の各々は、関連するセ
ンス／書込み回路１３内のセンスノードＳＮへ接続され
る。好適には、センスアンプ４８がセンスノードＳＮと
ＳＮ＿との間に十分な差電圧を発生した後に、ラインＩ
ＳＯが高論理レベルへ復帰して、ラインＳＣＬＫが高状
態へ移行する場合に、センスアンプ４８上の負荷を減少
させる。従って、ビットラインＢＬｍ 及びＢＬｍ ＿
上の論理状態が、入力／出力ライン２１を介して、図５
に示した回路に従って、出力バス２０へ通信される。注
意すべきことであるが、関連するセンス／書込み回路１
３内のセンスアンプ４８の動作を制御するラインＳＣＬ
Ｋは、検知動作が実施された後に直ぐ低レベルへ復帰す
ることが可能である。なぜならば、センス／書込み回路
１３内のＲ−Ｓフリップフロップ５０のラッチング作用
は、出力バス２０において適切なデータ状態を維持する
からである。
＿及びＳＡＥＱ＿（図６に示した如く）は、全て、選択
された列ｍが位置されているサブアレイ１２と関連する
センス／書込み回路１３に対して高論理レベルにある。 選択されたサブアレイ１２と関連するセンス／書込み回
路１３の場合、ラインＩＳＯは低論理レベルのままであ
り、従って入力／出力ライン２１の各々は、関連するセ
ンス／書込み回路１３内のセンスノードＳＮへ接続され
る。好適には、センスアンプ４８がセンスノードＳＮと
ＳＮ＿との間に十分な差電圧を発生した後に、ラインＩ
ＳＯが高論理レベルへ復帰して、ラインＳＣＬＫが高状
態へ移行する場合に、センスアンプ４８上の負荷を減少
させる。従って、ビットラインＢＬｍ 及びＢＬｍ ＿
上の論理状態が、入力／出力ライン２１を介して、図５
に示した回路に従って、出力バス２０へ通信される。注
意すべきことであるが、関連するセンス／書込み回路１
３内のセンスアンプ４８の動作を制御するラインＳＣＬ
Ｋは、検知動作が実施された後に直ぐ低レベルへ復帰す
ることが可能である。なぜならば、センス／書込み回路
１３内のＲ−Ｓフリップフロップ５０のラッチング作用
は、出力バス２０において適切なデータ状態を維持する
からである。
【００４８】注意すべきことであるが、この実施例に基
づくメモリ１内の列デコード平衡化のために、列アドレ
スｍと関連するもの以外の全ての列はプレチャージ及び
平衡化条件にあり、即ちそれらのトランジスタ３２及び
３４は、インバータ１９を介して列デコーダ１８により
それらのＣＯＬラインが低論理レベルへ駆動されるので
、ターンオンされる。プレチャージ及び平衡化条件にあ
る非選択状態にある列は、選択された列ｍが位置されて
いるサブアレイ１２内にない全ての列を包含すると共に
、選択された列ｍが位置されている同一のサブアレイ１
２内の非選択状態にある列を包含している。図６を参照
すると、その様な一つの非選択状態にある列をラインＣ
ＯＬｎ 及びＣＯＬｎ ＿がそれぞれ低状態及び高状態
にあることにより示されており、従ってそれらと関連す
るビットラインはＶｃｃへプレチャージされ且つ互いに
平衡化される。従って、この実施例においては、アクテ
ィブ即ち活性なサイクル期間中に、８個の列（選択され
た列アドレス値と関連するもの）のみがプレチャージ及
び平衡化条件にない。
づくメモリ１内の列デコード平衡化のために、列アドレ
スｍと関連するもの以外の全ての列はプレチャージ及び
平衡化条件にあり、即ちそれらのトランジスタ３２及び
３４は、インバータ１９を介して列デコーダ１８により
それらのＣＯＬラインが低論理レベルへ駆動されるので
、ターンオンされる。プレチャージ及び平衡化条件にあ
る非選択状態にある列は、選択された列ｍが位置されて
いるサブアレイ１２内にない全ての列を包含すると共に
、選択された列ｍが位置されている同一のサブアレイ１
２内の非選択状態にある列を包含している。図６を参照
すると、その様な一つの非選択状態にある列をラインＣ
ＯＬｎ 及びＣＯＬｎ ＿がそれぞれ低状態及び高状態
にあることにより示されており、従ってそれらと関連す
るビットラインはＶｃｃへプレチャージされ且つ互いに
平衡化される。従って、この実施例においては、アクテ
ィブ即ち活性なサイクル期間中に、８個の列（選択され
た列アドレス値と関連するもの）のみがプレチャージ及
び平衡化条件にない。
【００４９】しかしながら、選択された列ｍが位置され
ている同一のサブアレイ１２において、行アドレスと関
連する行ラインＲＬの一つが活性化される。従って、メ
モリセル３０は、選択された列ｍに対してのみならず、
選択されたサブアレイ１２内の非選択状態の列に対して
も、ビットラインＢＬ及びＢＬ＿と通信状態とされる。 しかしながら、特に、各対のビットラインＢＬ及びＢＬ
＿と関連する１０２４個のセルを有するメモリ１におい
ては、ビットラインの容量は、メモリセルのドライブ即
ち駆動と相対的に非常に大きい（４ｐＦのオーダーであ
る）。この大きな容量のために、ビットラインＢＬ及び
ＢＬ＿のＡＣ負荷が、選択期間中と同じくプレチャージ
及び平衡化期間中にメモリセル３０に対して表われる。 ＤＣの場合においては、Ｐチャンネルプレチャージトラ
ンジスタ３２を使用しているために、選択された行内の
メモリセル３０の高状態側は、プレチャージ及び平衡化
により影響を受けることはない。従って、選択されたサ
ブアレイ１２内の選択された行の非選択状態にある列内
のメモリセルに対するデータ維持及びセル安定性は、本
発明に基づく列デコード平衡化により著しく影響される
ことはないものと考えられる。
ている同一のサブアレイ１２において、行アドレスと関
連する行ラインＲＬの一つが活性化される。従って、メ
モリセル３０は、選択された列ｍに対してのみならず、
選択されたサブアレイ１２内の非選択状態の列に対して
も、ビットラインＢＬ及びＢＬ＿と通信状態とされる。 しかしながら、特に、各対のビットラインＢＬ及びＢＬ
＿と関連する１０２４個のセルを有するメモリ１におい
ては、ビットラインの容量は、メモリセルのドライブ即
ち駆動と相対的に非常に大きい（４ｐＦのオーダーであ
る）。この大きな容量のために、ビットラインＢＬ及び
ＢＬ＿のＡＣ負荷が、選択期間中と同じくプレチャージ
及び平衡化期間中にメモリセル３０に対して表われる。 ＤＣの場合においては、Ｐチャンネルプレチャージトラ
ンジスタ３２を使用しているために、選択された行内の
メモリセル３０の高状態側は、プレチャージ及び平衡化
により影響を受けることはない。従って、選択されたサ
ブアレイ１２内の選択された行の非選択状態にある列内
のメモリセルに対するデータ維持及びセル安定性は、本
発明に基づく列デコード平衡化により著しく影響される
ことはないものと考えられる。
【００５０】アドレス端子Ａ０乃至Ａ１６へ供給される
アドレスの遷移時に、列アドレス部分に対して値ｎを有
する新たなアドレスを有する本実施例においては、アド
レス遷移検知回路２６によりラインＡＴＤ上にパルスが
発生される。ラインＡＴＤ上のパルスは、列デコーダ１
８をして全てのラインＣＯＬ及びＣＯＬ＿をそれらのオ
フ状態へドライブさせる（即ち、それぞれ、低及び高論
理レベルへドライブさせる）。従って、最も最近に選択
された列と関連するラインＣＯＬｍ が低状態へ駆動さ
れ、且つラインＣＯＬｍ ＿は高状態へドライブされる
。 その結果、ビットラインＢＬｍ 及びＢＬｍ ＿は、そ
れらの関連する列内においてターンオンしているプレチ
ャージトランジスタ３２を介してＶｃｃへプレチャージ
され、且つ同じくターンオンしている平衡化トランジス
タ３２を介して平衡化される。注意すべきことであるが
、以前に非選択状態であった列内のラインＣＯＬ及びＣ
ＯＬ＿は、ラインＡＴＤ上のパルス期間中、それらの非
活性状態に止どまる（即ち、それぞれ、低状態及び高状
態である）。
アドレスの遷移時に、列アドレス部分に対して値ｎを有
する新たなアドレスを有する本実施例においては、アド
レス遷移検知回路２６によりラインＡＴＤ上にパルスが
発生される。ラインＡＴＤ上のパルスは、列デコーダ１
８をして全てのラインＣＯＬ及びＣＯＬ＿をそれらのオ
フ状態へドライブさせる（即ち、それぞれ、低及び高論
理レベルへドライブさせる）。従って、最も最近に選択
された列と関連するラインＣＯＬｍ が低状態へ駆動さ
れ、且つラインＣＯＬｍ ＿は高状態へドライブされる
。 その結果、ビットラインＢＬｍ 及びＢＬｍ ＿は、そ
れらの関連する列内においてターンオンしているプレチ
ャージトランジスタ３２を介してＶｃｃへプレチャージ
され、且つ同じくターンオンしている平衡化トランジス
タ３２を介して平衡化される。注意すべきことであるが
、以前に非選択状態であった列内のラインＣＯＬ及びＣ
ＯＬ＿は、ラインＡＴＤ上のパルス期間中、それらの非
活性状態に止どまる（即ち、それぞれ、低状態及び高状
態である）。
【００５１】その結果、ラインＡＴＤ上のパルスは、全
てのセンス／書込み回路１３への制御信号をしてプレチ
ャージ及び平衡化を開始させる。図６を参照すると、ラ
インＩＯＥＱ＿及びＳＡＥＱ＿は低論理レベルへ駆動さ
れる。従って、入力／出力ライン２１及び２１＿は、図
６に示した如く、センス／書込み回路１３の読取り側に
おけるセンスノードＳＮ及びＳＮ＿と同じく、ＡＴＤパ
ルス期間中に、Ｖｃｃへプレチャージされ且つ平衡化さ
れる。
てのセンス／書込み回路１３への制御信号をしてプレチ
ャージ及び平衡化を開始させる。図６を参照すると、ラ
インＩＯＥＱ＿及びＳＡＥＱ＿は低論理レベルへ駆動さ
れる。従って、入力／出力ライン２１及び２１＿は、図
６に示した如く、センス／書込み回路１３の読取り側に
おけるセンスノードＳＮ及びＳＮ＿と同じく、ＡＴＤパ
ルス期間中に、Ｖｃｃへプレチャージされ且つ平衡化さ
れる。
【００５２】図６の例においては、供給された次のアド
レスは、それと関連する８個の列を選択するための列ア
ドレス値ｎを有しており、この列と関連する動作信号を
図６に示してある。列ｍに関して、それはアドレス遷移
の後はもはや選択されないので、ラインＡＴＤ上のパル
スの終了後にラインＣＯＬｍ は低状態に止どまり且つ
ラインＣＯＬｍ ＿は高状態に止どまる。
レスは、それと関連する８個の列を選択するための列ア
ドレス値ｎを有しており、この列と関連する動作信号を
図６に示してある。列ｍに関して、それはアドレス遷移
の後はもはや選択されないので、ラインＡＴＤ上のパル
スの終了後にラインＣＯＬｍ は低状態に止どまり且つ
ラインＣＯＬｍ ＿は高状態に止どまる。
【００５３】ラインＡＴＤ上のパルスの終了時において
、且つアドレス値のデコード動作に必要な時間の後に、
ラインＣＯＬｎ ＿は列デコーダ１８により低状態へ駆
動され、且つラインＣＯＬｎ ＿はインバータ１９を介
して列デコーダ１８により高状態へ駆動される。更に、
適宜の行ラインも活性化されて、選択された行内のメモ
リセル３０をそれらの関連するビットラインＢＬ及びＢ
Ｌ＿へ接続させる。従って、列ｎと関連するビットライ
ンＢＬｎ 及びＢＬｎ ＿は、選択された行内の列ｎに
おいてメモリセル３０により差動的に駆動される。ビッ
トラインＢＬｎ およびＢＬｎ ＿が平衡化され従って
メモリセル３０が差信号を供給することができない前の
サイクルと対比して、選択された行内のメモリ３０は、
ビットラインＢＬ及びＢＬ＿上に差信号を供給すること
が可能である。なぜならば、プレチャージトランジスタ
３２及び平衡化トランジスタ３４がオフしているからで
ある。この差信号は、センス／書込み回路１３ｊ 内の
ソースホロワトランジスタ６０に起因して、トランジス
タ６０のスレッシュホールド電圧のオーダーである。
、且つアドレス値のデコード動作に必要な時間の後に、
ラインＣＯＬｎ ＿は列デコーダ１８により低状態へ駆
動され、且つラインＣＯＬｎ ＿はインバータ１９を介
して列デコーダ１８により高状態へ駆動される。更に、
適宜の行ラインも活性化されて、選択された行内のメモ
リセル３０をそれらの関連するビットラインＢＬ及びＢ
Ｌ＿へ接続させる。従って、列ｎと関連するビットライ
ンＢＬｎ 及びＢＬｎ ＿は、選択された行内の列ｎに
おいてメモリセル３０により差動的に駆動される。ビッ
トラインＢＬｎ およびＢＬｎ ＿が平衡化され従って
メモリセル３０が差信号を供給することができない前の
サイクルと対比して、選択された行内のメモリ３０は、
ビットラインＢＬ及びＢＬ＿上に差信号を供給すること
が可能である。なぜならば、プレチャージトランジスタ
３２及び平衡化トランジスタ３４がオフしているからで
ある。この差信号は、センス／書込み回路１３ｊ 内の
ソースホロワトランジスタ６０に起因して、トランジス
タ６０のスレッシュホールド電圧のオーダーである。
【００５４】更に、ラインＡＴＤ上のパルスの終了に応
答して、ラインＩＯＥＱ＿及びＳＡＥＱ＿が列デコーダ
１８により高レベルへ駆動され、従って入力／出力ライ
ン２１及び２１＿及びセンスノードＳＮ及びＳＮ＿がビ
ットラインＢＬ及びＢＬ＿上の差信号に応答することを
可能とする。図６に示した如く、このことは、センスノ
ードＳＮ及びＳＮ＿上に差信号を発生させることを可能
とする。この差信号の発生の後の適宜の時間において、
ラインＳＣＬＫが列デコーダ１８及びタイミング制御回
路２２により高状態へ駆動され、従ってセンス／書込み
回路１３内のセンスアンプ４８はセンスノードＳＮ及び
ＳＮ＿上により大きな差信号を発生させる。これは、上
述した如く、Ｒ−Ｓフリップフロップ５０及びインバー
タ５１を介して出力バス２０へ通信される。
答して、ラインＩＯＥＱ＿及びＳＡＥＱ＿が列デコーダ
１８により高レベルへ駆動され、従って入力／出力ライ
ン２１及び２１＿及びセンスノードＳＮ及びＳＮ＿がビ
ットラインＢＬ及びＢＬ＿上の差信号に応答することを
可能とする。図６に示した如く、このことは、センスノ
ードＳＮ及びＳＮ＿上に差信号を発生させることを可能
とする。この差信号の発生の後の適宜の時間において、
ラインＳＣＬＫが列デコーダ１８及びタイミング制御回
路２２により高状態へ駆動され、従ってセンス／書込み
回路１３内のセンスアンプ４８はセンスノードＳＮ及び
ＳＮ＿上により大きな差信号を発生させる。これは、上
述した如く、Ｒ−Ｓフリップフロップ５０及びインバー
タ５１を介して出力バス２０へ通信される。
【００５５】注意すべきことであるが、書込み動作は図
５に関して上述した態様で実施することが可能であり、
列選択、プレチャージ及び平衡化のタイミングは図６に
関して説明した読取り動作におけるのと同一の態様で発
生する。しかしながら、注意すべきことであるが、ライ
ンＡＳＯは、書込み動作期間中に高論理レベルへ駆動さ
れてパスゲート４３をターンオフさせ、従ってセンス／
書込み回路１３の書込み側により書込まれたデータは、
この様な動作期間中に、センスアンプ４８により検知さ
れることはなく出力バス２０上へ出力される。
５に関して上述した態様で実施することが可能であり、
列選択、プレチャージ及び平衡化のタイミングは図６に
関して説明した読取り動作におけるのと同一の態様で発
生する。しかしながら、注意すべきことであるが、ライ
ンＡＳＯは、書込み動作期間中に高論理レベルへ駆動さ
れてパスゲート４３をターンオフさせ、従ってセンス／
書込み回路１３の書込み側により書込まれたデータは、
この様な動作期間中に、センスアンプ４８により検知さ
れることはなく出力バス２０上へ出力される。
【００５６】ビットラインのプレチャージ及び平衡化が
列アドレスの値に基づいて、列デコーダの完全な制御下
にある本発明のこの実施例に基づくメモリ１の構成は、
前述した如き従来技術のアーキテクチャと比較して著し
い利点を提供している。
列アドレスの値に基づいて、列デコーダの完全な制御下
にある本発明のこの実施例に基づくメモリ１の構成は、
前述した如き従来技術のアーキテクチャと比較して著し
い利点を提供している。
【００５７】これらの利点のうちの最初のものは、プレ
チャージ及び平衡化のために流されるアクティブな電流
が著しく減少されているという点である。なぜならば、
１サイクルにおいて選択される列のみがプリチャージさ
れ且つ平衡化されることを必要とするに過ぎないからで
ある。上述した実施例においては、サイクルの終了時に
８個の列のみがプレチャージされ且つ平衡化されるに過
ぎず、サブアレイ又はブロック内の全ての列を解放させ
る従来のアーキテクチャにおける場合の如く１２８個の
列を取扱うものと対比される。選択されなかった列の選
択された行内のメモリセルのビットラインへの接続の場
合であっても、平衡化装置が差動列のビットライン上に
著しい差電圧が確立されることを防止する。その結果、
ワードラインがターンオフされる場合のように、１サイ
クルの終了時に発生するプレチャージ及び平衡化過渡状
態は極めて低い。なぜならば、選択された列のみがそれ
らのビットライン上に著しい差電圧を有するに過ぎない
からである。この平衡化されるべき著しい差電圧を有す
る列の数における減少は、プレチャージ及び平衡化トラ
ンジスタ（即ち、本実施例に基づくトランジスタ３２及
び３４）のゲートを駆動するのに必要な駆動回路を減少
させることを可能とする。更に、メモリ１内で発生され
る過渡状態は著しく減少される。なぜならば、プレチャ
ージ及び平衡化を行なうのに必要な瞬間的な電流が著し
く減少されるからである。
チャージ及び平衡化のために流されるアクティブな電流
が著しく減少されているという点である。なぜならば、
１サイクルにおいて選択される列のみがプリチャージさ
れ且つ平衡化されることを必要とするに過ぎないからで
ある。上述した実施例においては、サイクルの終了時に
８個の列のみがプレチャージされ且つ平衡化されるに過
ぎず、サブアレイ又はブロック内の全ての列を解放させ
る従来のアーキテクチャにおける場合の如く１２８個の
列を取扱うものと対比される。選択されなかった列の選
択された行内のメモリセルのビットラインへの接続の場
合であっても、平衡化装置が差動列のビットライン上に
著しい差電圧が確立されることを防止する。その結果、
ワードラインがターンオフされる場合のように、１サイ
クルの終了時に発生するプレチャージ及び平衡化過渡状
態は極めて低い。なぜならば、選択された列のみがそれ
らのビットライン上に著しい差電圧を有するに過ぎない
からである。この平衡化されるべき著しい差電圧を有す
る列の数における減少は、プレチャージ及び平衡化トラ
ンジスタ（即ち、本実施例に基づくトランジスタ３２及
び３４）のゲートを駆動するのに必要な駆動回路を減少
させることを可能とする。更に、メモリ１内で発生され
る過渡状態は著しく減少される。なぜならば、プレチャ
ージ及び平衡化を行なうのに必要な瞬間的な電流が著し
く減少されるからである。
【００５８】第二に、本発明のこの実施例は選択された
列に関して利点を与えている。選択されなかった列は積
極的にプレチャージされ且つ平衡化されるので、解放さ
れていない非選択状態の列に対してプルアップを与える
ためにビットライン上にスタチック又はその他の負荷を
与える必要性はない。従って、選択された列と関連する
本発明に基づくビットＢＬ及びＢＬ＿は、選択されたメ
モリセルをそれに対して接続するパストランジスタ３１
をイネーブルさせる前にフロートする。このことは、メ
モリセル３０が、読取り動作において、それに対して接
続されているプルアップ又はその他のＤＣ負荷に反対乃
至は対向することなしに、フロートしているビットライ
ンＢＬ及びＢＬ＿上に差信号を確立することを可能とす
る。同様に、書込み回路は、ＤＣ負荷に対向することな
しに、従ってＤＣ電流の流れなしで、ビットラインＢＬ
及びＢＬ＿へ書込みを行なうことが可能である。この様
な選択したビットラインＢＬ及びＢＬ＿のフロート状態
は、選択されなかったビットラインがフロートすること
を禁止する列アドレスに基づく選択されなかったビット
ラインのプレチャージ及び平衡化を制御することにより
可能とされている。更に、注意すべきことであるが、列
デコーダ及びビットライン負荷又はプルアップの不存在
による平衡化及びプレチャージの制御は、主要な即ち一
時的なメモリアレイ内の欠陥性の列を置換するために使
用可能な冗長列を有するメモリに対して、効果的な且つ
容易な１列の脱選択を行なうことを可能としている。図
４を参照すると、ビットラインＢＬ及びＢＬ＿がメモリ
セル３０の第一のものへ接続されている点と、ビットラ
インＢＬ及びＢＬ＿がパスゲート３６、プレチャージト
ランジスタ３２及び平衡化トランジスタ３４へ接続され
ている点との間に接続されている単一のヒューズ３３を
開放させることにより、列をメモリの残部に対する通信
からディスエーブルさせることが可能である。ヒューズ
３３が開放されると、その列が冗長列で置換される場合
の如く、ビットラインＢＬ及びＢＬ＿は完全にフロート
状態とされる。その結果、その障害が電源ノードＶｃｃ
又はＶｓｓの何れかに対してか又は何らかのその他のバ
イアスされたラインに対して短絡回路により発生される
場合には、ＤＣ電流はこの列により流されることはない
。注意すべきことであるが、ビットラインがセンスアン
プ及びメモリの残部に対してのその接続から反対側の端
部にプルアップ負荷を有している従来のメモリにおいて
は、この様なビットラインの完全な切断は、この実施例
における如く一対のヒューズ３３ではなく、二対のヒュ
ーズを開放させることを必要としている。従って、本発
明のこの実施例は、置換された場合に欠陥性のビットラ
インによりＤＣ電流が流されることがないような態様で
ビットラインを切断するために単に一対のヒューズを使
用することを可能としている。
列に関して利点を与えている。選択されなかった列は積
極的にプレチャージされ且つ平衡化されるので、解放さ
れていない非選択状態の列に対してプルアップを与える
ためにビットライン上にスタチック又はその他の負荷を
与える必要性はない。従って、選択された列と関連する
本発明に基づくビットＢＬ及びＢＬ＿は、選択されたメ
モリセルをそれに対して接続するパストランジスタ３１
をイネーブルさせる前にフロートする。このことは、メ
モリセル３０が、読取り動作において、それに対して接
続されているプルアップ又はその他のＤＣ負荷に反対乃
至は対向することなしに、フロートしているビットライ
ンＢＬ及びＢＬ＿上に差信号を確立することを可能とす
る。同様に、書込み回路は、ＤＣ負荷に対向することな
しに、従ってＤＣ電流の流れなしで、ビットラインＢＬ
及びＢＬ＿へ書込みを行なうことが可能である。この様
な選択したビットラインＢＬ及びＢＬ＿のフロート状態
は、選択されなかったビットラインがフロートすること
を禁止する列アドレスに基づく選択されなかったビット
ラインのプレチャージ及び平衡化を制御することにより
可能とされている。更に、注意すべきことであるが、列
デコーダ及びビットライン負荷又はプルアップの不存在
による平衡化及びプレチャージの制御は、主要な即ち一
時的なメモリアレイ内の欠陥性の列を置換するために使
用可能な冗長列を有するメモリに対して、効果的な且つ
容易な１列の脱選択を行なうことを可能としている。図
４を参照すると、ビットラインＢＬ及びＢＬ＿がメモリ
セル３０の第一のものへ接続されている点と、ビットラ
インＢＬ及びＢＬ＿がパスゲート３６、プレチャージト
ランジスタ３２及び平衡化トランジスタ３４へ接続され
ている点との間に接続されている単一のヒューズ３３を
開放させることにより、列をメモリの残部に対する通信
からディスエーブルさせることが可能である。ヒューズ
３３が開放されると、その列が冗長列で置換される場合
の如く、ビットラインＢＬ及びＢＬ＿は完全にフロート
状態とされる。その結果、その障害が電源ノードＶｃｃ
又はＶｓｓの何れかに対してか又は何らかのその他のバ
イアスされたラインに対して短絡回路により発生される
場合には、ＤＣ電流はこの列により流されることはない
。注意すべきことであるが、ビットラインがセンスアン
プ及びメモリの残部に対してのその接続から反対側の端
部にプルアップ負荷を有している従来のメモリにおいて
は、この様なビットラインの完全な切断は、この実施例
における如く一対のヒューズ３３ではなく、二対のヒュ
ーズを開放させることを必要としている。従って、本発
明のこの実施例は、置換された場合に欠陥性のビットラ
インによりＤＣ電流が流されることがないような態様で
ビットラインを切断するために単に一対のヒューズを使
用することを可能としている。
【００５９】次に、図７を参照すると、図１のメモリ１
などのようなメモリに対しての最悪の場合の書込み動作
について説明する。メモリ１に対して上述した如く、且
つ列アドレスに従ってビットラインプレチャージ及び平
衡化信号を派生することのない従来のメモリの場合にも
当て嵌まる如く、書込み動作期間中にデータ入力端子に
おけるデータ状態が変化するシーケンス（例えば、同一
の選択した列に対しての反対のデータ状態の相継ぐ書込
みにおいて発生するもの）はデータセットアップ時間（
即ち、書込みイネーブルパルスの終了前に有効データが
供給されねばならない時間）のパラメータに対する最悪
の場合の条件である。図７は従来のメモリに対するこの
最悪の場合の条件を示している。
などのようなメモリに対しての最悪の場合の書込み動作
について説明する。メモリ１に対して上述した如く、且
つ列アドレスに従ってビットラインプレチャージ及び平
衡化信号を派生することのない従来のメモリの場合にも
当て嵌まる如く、書込み動作期間中にデータ入力端子に
おけるデータ状態が変化するシーケンス（例えば、同一
の選択した列に対しての反対のデータ状態の相継ぐ書込
みにおいて発生するもの）はデータセットアップ時間（
即ち、書込みイネーブルパルスの終了前に有効データが
供給されねばならない時間）のパラメータに対する最悪
の場合の条件である。図７は従来のメモリに対するこの
最悪の場合の条件を示している。
【００６０】図７の例において、説明の便宜上、図５の
コンフィギュレーション即ち形態を参照すると、入力バ
スライン３８ｊ は書込みサイクルの開始時において高
論理レベルにある。従って、図５のセンス／書込み回路
１３の書込み側の動作により、入力／出力ライン２１ｊ
及び２１ｊ＿はそれぞれ高及び低状態にあり、入力／
出力ライン２１ｊ はＶｃｃ近くにあり、且つ入力／出
力ライン２１ｊ ＿はＶｓｓ近くにある。又、この時間
期間中に、図７に示した如く、書込みイネーブル端子Ｗ
＿は低論理レベルにあり、書込み動作が行なわれるべき
であることを表わす。メモリ１などのようなスタチック
読取り／書込みメモリに対して公知の如く、入力データ
は、書込み動作期間中に変化することが可能であり、書
込みイネーブル信号Ｗ＿の上昇エッジ前のデータセット
アップ時間（通常、ｔｄｓとして示される）において有
効なデータ状態が選択されたメモリセル内に実際に書込
まれるデータ状態である。
コンフィギュレーション即ち形態を参照すると、入力バ
スライン３８ｊ は書込みサイクルの開始時において高
論理レベルにある。従って、図５のセンス／書込み回路
１３の書込み側の動作により、入力／出力ライン２１ｊ
及び２１ｊ＿はそれぞれ高及び低状態にあり、入力／
出力ライン２１ｊ はＶｃｃ近くにあり、且つ入力／出
力ライン２１ｊ ＿はＶｓｓ近くにある。又、この時間
期間中に、図７に示した如く、書込みイネーブル端子Ｗ
＿は低論理レベルにあり、書込み動作が行なわれるべき
であることを表わす。メモリ１などのようなスタチック
読取り／書込みメモリに対して公知の如く、入力データ
は、書込み動作期間中に変化することが可能であり、書
込みイネーブル信号Ｗ＿の上昇エッジ前のデータセット
アップ時間（通常、ｔｄｓとして示される）において有
効なデータ状態が選択されたメモリセル内に実際に書込
まれるデータ状態である。
【００６１】図７において、データ入力端子における遷
移は書込みサイクル期間中に発生し、入力データバスラ
イン３８ｊ は高から低への遷移を行なう。従来のメモ
リにおいては、上述したメモリ１と同様に、書込み論理
はスタチック論理であり、従って入力ライン３８ｊ が
その遷移を行なうと、入力／出力ライン２１ｊ 及び２
１ｊ＿は対応する遷移を行なう。しかしながら、パスト
ランジスタ３６を介して接続される選択された列のビッ
トラインＢＬ及びＢＬ＿、入力／出力ライン２１ｊ 及
び２１ｊ ＿、センス／書込み回路１３の書込み側の直
列寄生抵抗のために、入力データバスライン３８ｊ の
遷移に応答する入力／出力ライン２１ｊ 及び２１ｊ
＿の遷移は、図示した如く、ある量の時間がかかる。特
に、Ｐチャンネルトランジスタと比較してＮチャンネル
トランジスタのドライブが一層高いために、且つ、多分
、レイアウトから発生する如く、センス／書込み回路１
３内の二つのトランジスタのタイプに対する寄生負荷に
おける差に起因して、低から高への遷移は、入力／出力
ライン２１ｊ 及び２１ｊ ＿の高から低への遷移より
も一層遅い。
移は書込みサイクル期間中に発生し、入力データバスラ
イン３８ｊ は高から低への遷移を行なう。従来のメモ
リにおいては、上述したメモリ１と同様に、書込み論理
はスタチック論理であり、従って入力ライン３８ｊ が
その遷移を行なうと、入力／出力ライン２１ｊ 及び２
１ｊ＿は対応する遷移を行なう。しかしながら、パスト
ランジスタ３６を介して接続される選択された列のビッ
トラインＢＬ及びＢＬ＿、入力／出力ライン２１ｊ 及
び２１ｊ ＿、センス／書込み回路１３の書込み側の直
列寄生抵抗のために、入力データバスライン３８ｊ の
遷移に応答する入力／出力ライン２１ｊ 及び２１ｊ
＿の遷移は、図示した如く、ある量の時間がかかる。特
に、Ｐチャンネルトランジスタと比較してＮチャンネル
トランジスタのドライブが一層高いために、且つ、多分
、レイアウトから発生する如く、センス／書込み回路１
３内の二つのトランジスタのタイプに対する寄生負荷に
おける差に起因して、低から高への遷移は、入力／出力
ライン２１ｊ 及び２１ｊ ＿の高から低への遷移より
も一層遅い。
【００６２】入力／出力ライン２１ｊ 及び２１ｊ ＿
により駆動される選択されたビットラインＢＬ及びＢＬ
＿へ接続されている選択されたメモリセル３０は、ビッ
トラインＢＬ及びＢＬ＿（この場合には、入力／出力ラ
イン２１ｊ と関連するビットラインＢＬ）のうちの下
降するものの上の電圧が、それに接続されているＮチャ
ンネルメモリセルトランジスタがターンオフするのに十
分低い状態に降下する時に状態を変化させる。図７を参
照すると、これは、Ｎチャンネルメモリセルトランジス
タのスレッシュホールド電圧である電圧Ｖｔｎ以下に入
力／出力ライン２１ｊ が降下する場合の入力データバ
スライン３８ｊ の遷移の後の時間ｔｆ において発生
する。
により駆動される選択されたビットラインＢＬ及びＢＬ
＿へ接続されている選択されたメモリセル３０は、ビッ
トラインＢＬ及びＢＬ＿（この場合には、入力／出力ラ
イン２１ｊ と関連するビットラインＢＬ）のうちの下
降するものの上の電圧が、それに接続されているＮチャ
ンネルメモリセルトランジスタがターンオフするのに十
分低い状態に降下する時に状態を変化させる。図７を参
照すると、これは、Ｎチャンネルメモリセルトランジス
タのスレッシュホールド電圧である電圧Ｖｔｎ以下に入
力／出力ライン２１ｊ が降下する場合の入力データバ
スライン３８ｊ の遷移の後の時間ｔｆ において発生
する。
【００６３】しかしながら、書込み動作がほぼ時間ｔｆ
において停止すべき場合には、選択されたメモリセル
３０内へ書込まれる状態は不良な安定性を有する場合が
ある。スタチックＲＡＭにおいては、特にポリシリコン
負荷抵抗を有するものの場合には、メモリセルの安定性
は、セル内に書込まれたビットラインＢＬ及びＢＬ＿の
うちのより高いものにおける電圧と共に増加することが
知られている。図４の構成においては、Ｎチャンネルパ
ストランジスタ３１が使用されており、行ラインＲＬが
Ｖｃｃより高い電圧へブートストラップされることがな
いことを仮定すると、メモリセル内に書込むことが可能
な最高の電圧はＶｃｃ−Ｖｔ３１ の値である（Ｖｔ３
１ はＮチャンネルパストランジスタ３１のスレッシュ
ホールド電圧である）。図７を参照すると、入力／出力
ライン２１ｊ ＿がこのレベルに到達し、選択された列
のビットラインＢＬに対して最も高い使用可能な電圧を
与える時間はｔｄｓとして示してあり、従って、書込み
イネーブル端子Ｗ＿がこの時間までにその遷移を行なわ
ない限り、最も安定な電圧が選択されたメモリセル３０
内に書込まれる。
において停止すべき場合には、選択されたメモリセル
３０内へ書込まれる状態は不良な安定性を有する場合が
ある。スタチックＲＡＭにおいては、特にポリシリコン
負荷抵抗を有するものの場合には、メモリセルの安定性
は、セル内に書込まれたビットラインＢＬ及びＢＬ＿の
うちのより高いものにおける電圧と共に増加することが
知られている。図４の構成においては、Ｎチャンネルパ
ストランジスタ３１が使用されており、行ラインＲＬが
Ｖｃｃより高い電圧へブートストラップされることがな
いことを仮定すると、メモリセル内に書込むことが可能
な最高の電圧はＶｃｃ−Ｖｔ３１ の値である（Ｖｔ３
１ はＮチャンネルパストランジスタ３１のスレッシュ
ホールド電圧である）。図７を参照すると、入力／出力
ライン２１ｊ ＿がこのレベルに到達し、選択された列
のビットラインＢＬに対して最も高い使用可能な電圧を
与える時間はｔｄｓとして示してあり、従って、書込み
イネーブル端子Ｗ＿がこの時間までにその遷移を行なわ
ない限り、最も安定な電圧が選択されたメモリセル３０
内に書込まれる。
【００６４】図７から明らかな如く、書込み経路（入力
／出力ライン２１ｊ 及び２１ｊ ＿及びビットライン
ＢＬ及びＢＬ＿を包含する）の寄生直列抵抗は、データ
セットアップ時間明細ｔｄｓに直接的に影響を与える。 更に注意すべきことであるが、この特定された時間は、
通常、スタチックＲＡＭに対する書込みサイクル時間を
画定する上での制限ファクタである。従って、書込み経
路の寄生直列抵抗は、データをメモリ内に書込むことが
可能な速度に直接的に影響を与える。
／出力ライン２１ｊ 及び２１ｊ ＿及びビットライン
ＢＬ及びＢＬ＿を包含する）の寄生直列抵抗は、データ
セットアップ時間明細ｔｄｓに直接的に影響を与える。 更に注意すべきことであるが、この特定された時間は、
通常、スタチックＲＡＭに対する書込みサイクル時間を
画定する上での制限ファクタである。従って、書込み経
路の寄生直列抵抗は、データをメモリ内に書込むことが
可能な速度に直接的に影響を与える。
【００６５】次に、図８を参照すると、本発明の第二実
施例に基づくメモリ１００がブロック図で示されており
、それはデータセットアップ時間ｔｄｓを改良する回路
を有している。この実施例に基づくメモリ１００は図１
のメモリ１に類似しており、従って同一の構成要素には
同一の参照番号を付してある。注意すべきことであるが
、メモリ１と比較してメモリ１００における改良点は、
又、上述した列デコード平衡化を使用することのない従
来のメモリにおいて使用することも可能であり且つそう
することが効果的である。この様な従来のメモリとして
は、例えば、１サイクルの終わりにメモリ内の全ての列
に対してビットラインプレチャージ及び平衡化を発生さ
せるもの、且つ選択されなかったビットラインがフロー
トすることを防止するためにタイムアウト又はビットラ
イン負荷を使用するものなどがある。従って、データセ
ットアップ時間を改善するための回路と列デコードビッ
トライン平衡化との結合は、以下に説明する如く、両方
の利点を同時的に提供するものである。
施例に基づくメモリ１００がブロック図で示されており
、それはデータセットアップ時間ｔｄｓを改良する回路
を有している。この実施例に基づくメモリ１００は図１
のメモリ１に類似しており、従って同一の構成要素には
同一の参照番号を付してある。注意すべきことであるが
、メモリ１と比較してメモリ１００における改良点は、
又、上述した列デコード平衡化を使用することのない従
来のメモリにおいて使用することも可能であり且つそう
することが効果的である。この様な従来のメモリとして
は、例えば、１サイクルの終わりにメモリ内の全ての列
に対してビットラインプレチャージ及び平衡化を発生さ
せるもの、且つ選択されなかったビットラインがフロー
トすることを防止するためにタイムアウト又はビットラ
イン負荷を使用するものなどがある。従って、データセ
ットアップ時間を改善するための回路と列デコードビッ
トライン平衡化との結合は、以下に説明する如く、両方
の利点を同時的に提供するものである。
【００６６】図８を参照すると、アドレス遷移検知回路
２６に加えて、メモリ１００は、データ遷移検知（ＤＴ
Ｄ）回路６２を有している。ＤＴＤ回路６２は、入力／
出力端子ＤＱの各々へ接続した入力端を有すると共に、
書込みイネーブル端子Ｗ＿へ接続した制御入力端を有し
ている。ＤＴＤ回路６２の出力端は、以下に説明する如
く、列デコーダ１８へ連結されている。ＤＴＤ回路６２
はＡＴＤ回路２６と同様に構成されており、且つ書込み
動作期間中に入力／出力端子ＤＱのうちの何れかにおけ
る遷移の検知に応答してラインＤＴＤ上にその出力端に
おいてパルスを供給する（端子Ｗ＿によりＤＴＤ回路６
２に対して示されている）。更に詳細に後述する如く、
書込み動作期間中のデータ遷移の検知は、選択した列に
おけるビットラインＢＬ及びＢＬ＿のプレチャージ及び
平衡化を制御するために使用される。
２６に加えて、メモリ１００は、データ遷移検知（ＤＴ
Ｄ）回路６２を有している。ＤＴＤ回路６２は、入力／
出力端子ＤＱの各々へ接続した入力端を有すると共に、
書込みイネーブル端子Ｗ＿へ接続した制御入力端を有し
ている。ＤＴＤ回路６２の出力端は、以下に説明する如
く、列デコーダ１８へ連結されている。ＤＴＤ回路６２
はＡＴＤ回路２６と同様に構成されており、且つ書込み
動作期間中に入力／出力端子ＤＱのうちの何れかにおけ
る遷移の検知に応答してラインＤＴＤ上にその出力端に
おいてパルスを供給する（端子Ｗ＿によりＤＴＤ回路６
２に対して示されている）。更に詳細に後述する如く、
書込み動作期間中のデータ遷移の検知は、選択した列に
おけるビットラインＢＬ及びＢＬ＿のプレチャージ及び
平衡化を制御するために使用される。
【００６７】次に、図９を参照すると、ＤＴＤ回路６２
からラインＤＴＤ上のデータ遷移信号に応答しての列プ
レチャージ及び平衡化の制御について説明する。図３に
関して上述した実施例における如く、列デコーダ１８は
、端子Ａ０乃至Ａ６において受取った列アドレスの値に
応答して列選択信号ＣＯＬ０ ＿乃至ＣＯＬ１０２３＿
を発生し、更に、ＡＴＤ回路２６は、列デコーダ１８へ
制御入力を供給し、従って、上述した如く、全ての列選
択ラインＣＯＬ＿は、アドレス遷移の検知に応答して、
ディスエーブルされる（即ち、高論理レベル）。
からラインＤＴＤ上のデータ遷移信号に応答しての列プ
レチャージ及び平衡化の制御について説明する。図３に
関して上述した実施例における如く、列デコーダ１８は
、端子Ａ０乃至Ａ６において受取った列アドレスの値に
応答して列選択信号ＣＯＬ０ ＿乃至ＣＯＬ１０２３＿
を発生し、更に、ＡＴＤ回路２６は、列デコーダ１８へ
制御入力を供給し、従って、上述した如く、全ての列選
択ラインＣＯＬ＿は、アドレス遷移の検知に応答して、
ディスエーブルされる（即ち、高論理レベル）。
【００６８】図９は、ＤＴＤ回路６２が入力／出力端子
ＤＱ（それらは、更に、入力／出力回路２８へ接続され
ている）の各々から入力を受取り、且つ書込みイネーブ
ル端子Ｗ＿から制御入力を受取る。上述した如く、ＤＴ
Ｄ回路６２は、書込みイネーブル端子Ｗ＿が低状態にあ
る期間中、入力／出力端子ＤＱの何れか一つにおける遷
移に応答して、ラインＤＴＤ上に論理高レベルパルスを
発生する。ＤＴＤ回路６２の出力端におけるラインＤＴ
ＤはＯＲゲート６４の入力端へ接続されており、ＯＲゲ
ート６４の他の入力端はＡＴＤ回路２６からラインＡＴ
Ｄを受取っている。ＯＲゲート６４の出力は、この実施
例においては、列デコーダを制御し、従って書込み動作
期間中にアドレス遷移か又はデータ遷移の何れかのイベ
ントにおいて、全ての１０２４個の列が非選択状態とな
る。
ＤＱ（それらは、更に、入力／出力回路２８へ接続され
ている）の各々から入力を受取り、且つ書込みイネーブ
ル端子Ｗ＿から制御入力を受取る。上述した如く、ＤＴ
Ｄ回路６２は、書込みイネーブル端子Ｗ＿が低状態にあ
る期間中、入力／出力端子ＤＱの何れか一つにおける遷
移に応答して、ラインＤＴＤ上に論理高レベルパルスを
発生する。ＤＴＤ回路６２の出力端におけるラインＤＴ
ＤはＯＲゲート６４の入力端へ接続されており、ＯＲゲ
ート６４の他の入力端はＡＴＤ回路２６からラインＡＴ
Ｄを受取っている。ＯＲゲート６４の出力は、この実施
例においては、列デコーダを制御し、従って書込み動作
期間中にアドレス遷移か又はデータ遷移の何れかのイベ
ントにおいて、全ての１０２４個の列が非選択状態とな
る。
【００６９】その結果、選択されたサブアレイ１２内の
選択された列のビットラインＢＬ及びＢＬ＿は、書込み
動作期間中に発生するデータ遷移に応答して、プレチャ
ージされ且つ平衡化される。注意すべきことであるが、
データ遷移に応答して発生されるラインＤＴＤ上のパル
ス幅は、好適には、アドレス遷移に応答して発生される
ラインＡＴＤ上のものよりも短い。なぜならば、書込み
動作において選択された列のビットラインプレチャージ
及び平衡化は、アドレス遷移に応答して発生することが
可能な全体的な一組の動作よりも一層迅速に行なうこと
が可能だからである。
選択された列のビットラインＢＬ及びＢＬ＿は、書込み
動作期間中に発生するデータ遷移に応答して、プレチャ
ージされ且つ平衡化される。注意すべきことであるが、
データ遷移に応答して発生されるラインＤＴＤ上のパル
ス幅は、好適には、アドレス遷移に応答して発生される
ラインＡＴＤ上のものよりも短い。なぜならば、書込み
動作において選択された列のビットラインプレチャージ
及び平衡化は、アドレス遷移に応答して発生することが
可能な全体的な一組の動作よりも一層迅速に行なうこと
が可能だからである。
【００７０】注意すべきことであるが、本発明のこの実
施例に基づくメモリ１００における１列の構成は、図４
に関して上述したものと同一とさせることが可能である
。更に、注意すべきことであるが、本発明のこの実施例
においては、メモリ１００のセンス／書込み回路１３の
構成は、好適には、メモリ１におけるものと同一であり
、且つ図５に関して上述したものと同一である。
施例に基づくメモリ１００における１列の構成は、図４
に関して上述したものと同一とさせることが可能である
。更に、注意すべきことであるが、本発明のこの実施例
においては、メモリ１００のセンス／書込み回路１３の
構成は、好適には、メモリ１におけるものと同一であり
、且つ図５に関して上述したものと同一である。
【００７１】図８及び９に示した如くメモリ１００内の
列が構成されている結果、前に選択された列内のプレチ
ャージトランジスタ３２及び平衡化トランジスタ３４は
、入力／出力端子ＤＱのうちの何れかにおける遷移の検
知に応答してラインＣＯＬｎが低状態へ移行することに
よりターンオンされる。従って、プレチャージトランジ
スタ３２は、ラインＤＴＤ上のパルスの期間に対して、
ビットラインＢＬ及びＢＬ＿及び入力／出力ライン２１
ｊ 及び２１ｊ ＿をＶｃｃへ向けてプルすべく作用す
る。このことは、図１０のタイミング線図に関して以下
に説明する如く、上昇するビットラインが電圧Ｖｃｃ−
Ｖｔ に到達する時刻を高速化すべく貢献する。
列が構成されている結果、前に選択された列内のプレチ
ャージトランジスタ３２及び平衡化トランジスタ３４は
、入力／出力端子ＤＱのうちの何れかにおける遷移の検
知に応答してラインＣＯＬｎが低状態へ移行することに
よりターンオンされる。従って、プレチャージトランジ
スタ３２は、ラインＤＴＤ上のパルスの期間に対して、
ビットラインＢＬ及びＢＬ＿及び入力／出力ライン２１
ｊ 及び２１ｊ ＿をＶｃｃへ向けてプルすべく作用す
る。このことは、図１０のタイミング線図に関して以下
に説明する如く、上昇するビットラインが電圧Ｖｃｃ−
Ｖｔ に到達する時刻を高速化すべく貢献する。
【００７２】図１０において、図示した書込みサイクル
（書込みイネーブル端子Ｗ＿が低論理レベルを有してい
る）が入力バスライン３８ｊ が暫くの間高論理レベル
にあった状態から開始し、従って、ラインＤＴＤは低論
理レベルにある。選択された列ｎに対して、ラインＣＯ
Ｌｎ ＿が低論理レベルにあり且つラインＣＯＬｎ は
高論理レベルにある。従って、選択された列に対するビ
ットラインＢＬ及びＢＬ＿は、それらと関連する入力／
出力ライン２１ｊ 及び２１ｊ ＿へ接続されている。 入力バスライン３８ｊ の状態のために、入力／出力ラ
イン２１ｊはＶｃｃ近くの高論理レベルにあり、且つ入
力／出力ライン２１ｊ ＿はＶｓｓ近くの低論理レベル
にあり、ラインＣＯＬｎ＿は低状態であり且つラインＣ
ＯＬｎ は高状態であり、入力／出力ライン２１ｊ 及
び２１ｊ ＿の状態は、パストランジスタ３６ｎ及び３
６ｐを介して、ビットラインＢＬ及びＢＬ＿へ通信され
る。
（書込みイネーブル端子Ｗ＿が低論理レベルを有してい
る）が入力バスライン３８ｊ が暫くの間高論理レベル
にあった状態から開始し、従って、ラインＤＴＤは低論
理レベルにある。選択された列ｎに対して、ラインＣＯ
Ｌｎ ＿が低論理レベルにあり且つラインＣＯＬｎ は
高論理レベルにある。従って、選択された列に対するビ
ットラインＢＬ及びＢＬ＿は、それらと関連する入力／
出力ライン２１ｊ 及び２１ｊ ＿へ接続されている。 入力バスライン３８ｊ の状態のために、入力／出力ラ
イン２１ｊはＶｃｃ近くの高論理レベルにあり、且つ入
力／出力ライン２１ｊ ＿はＶｓｓ近くの低論理レベル
にあり、ラインＣＯＬｎ＿は低状態であり且つラインＣ
ＯＬｎ は高状態であり、入力／出力ライン２１ｊ 及
び２１ｊ ＿の状態は、パストランジスタ３６ｎ及び３
６ｐを介して、ビットラインＢＬ及びＢＬ＿へ通信され
る。
【００７３】次いで、入力データバスライン３８ｊ は
、それと関連する入力／出力端子ＤＱにおける遷移に応
答して、高から低への遷移を行なう。前述した如く、Ｄ
ＴＤ回路６２は、図１１に示した如く、この遷移に応答
してラインＤＴＤ上にパルスを発生し、それは、ＯＲゲ
ート６４により列デコーダ１８へ通信される。ラインＤ
ＴＤ上のパルスに応答して、全てのラインＣＯＬｎ が
列デコーダ１８により低状態へプルされる。なぜならば
、列デコーダ１８は、ラインＡＴＤ又はラインＤＴＤの
何れかの上のパルスに応答して列を選択することはない
からである。このことは、プレチャージトランジスタ３
２及び平衡化トランジスタ３４をして選択された列に対
してターンオンさせる。従って、ビットラインＢＬ及び
ＢＬ＿は、両方とも、トランジスタ３２を介してＶｃｃ
へ向かってプルされ、且つ短いＤＴＤパルスの終了時に
おいて、再度、選択された列に対するパスゲート３６に
より入力／出力ライン２１ｊ及び２１ｊ ＿へ接続され
る（なぜならば、列アドレス値が変化しなかったから）
。注意すべきことであるが、メモリ１内のその他の平衡
化動作（例えば、ラインＩＯＥＱ＿の制御下においてト
ランジスタ４２による入力／出力ライン２１ｊ の平衡
化）は、好適には、データ遷移の結果としてイネーブル
されることはなく、上述したような態様で、列デコーダ
１８、タイミング及び制御回路２２、アドレス遷移検知
回路２６の制御下に維持される。更に注意すべきことで
あるが、書込み動作期間中にデータ遷移によりイネーブ
ルされる平衡化の期間は、１サイクルの終了時に（例え
ば、１６ナノ秒のオーダー）アドレス遷移によりイネー
ブルされる完全なビットライン平衡化よりも著しく短い
（例えば、７ナノ秒のオーダー）場合がある。これは、
書込み動作データ遷移の結果として、平衡化によりビッ
トラインＢＬ及びＢＬ＿を同一の電圧に向けて単に駆動
することから得られる顕著な利点である。しかしながら
、次の動作を読取ることが可能であり、そのことは差ビ
ットライン電圧が可及的に低いものであることを必要と
するので、１サイクルの終わりにおいて完全な平衡化が
好適である。書込みサイクルデータ遷移で短い平衡化を
与えることも、書込み動作に対して許容される短い時間
期間内に行なうことが可能であり（例えば、７ナノ秒の
平衡化は２５ナノ秒の書込み動作以内で行なうことが可
能である）、一方完全な平衡化は書込み動作を遅滞化さ
せ且つ特定したデータセットアップ時間内に行なうこと
が不可能な可能性がある。
、それと関連する入力／出力端子ＤＱにおける遷移に応
答して、高から低への遷移を行なう。前述した如く、Ｄ
ＴＤ回路６２は、図１１に示した如く、この遷移に応答
してラインＤＴＤ上にパルスを発生し、それは、ＯＲゲ
ート６４により列デコーダ１８へ通信される。ラインＤ
ＴＤ上のパルスに応答して、全てのラインＣＯＬｎ が
列デコーダ１８により低状態へプルされる。なぜならば
、列デコーダ１８は、ラインＡＴＤ又はラインＤＴＤの
何れかの上のパルスに応答して列を選択することはない
からである。このことは、プレチャージトランジスタ３
２及び平衡化トランジスタ３４をして選択された列に対
してターンオンさせる。従って、ビットラインＢＬ及び
ＢＬ＿は、両方とも、トランジスタ３２を介してＶｃｃ
へ向かってプルされ、且つ短いＤＴＤパルスの終了時に
おいて、再度、選択された列に対するパスゲート３６に
より入力／出力ライン２１ｊ及び２１ｊ ＿へ接続され
る（なぜならば、列アドレス値が変化しなかったから）
。注意すべきことであるが、メモリ１内のその他の平衡
化動作（例えば、ラインＩＯＥＱ＿の制御下においてト
ランジスタ４２による入力／出力ライン２１ｊ の平衡
化）は、好適には、データ遷移の結果としてイネーブル
されることはなく、上述したような態様で、列デコーダ
１８、タイミング及び制御回路２２、アドレス遷移検知
回路２６の制御下に維持される。更に注意すべきことで
あるが、書込み動作期間中にデータ遷移によりイネーブ
ルされる平衡化の期間は、１サイクルの終了時に（例え
ば、１６ナノ秒のオーダー）アドレス遷移によりイネー
ブルされる完全なビットライン平衡化よりも著しく短い
（例えば、７ナノ秒のオーダー）場合がある。これは、
書込み動作データ遷移の結果として、平衡化によりビッ
トラインＢＬ及びＢＬ＿を同一の電圧に向けて単に駆動
することから得られる顕著な利点である。しかしながら
、次の動作を読取ることが可能であり、そのことは差ビ
ットライン電圧が可及的に低いものであることを必要と
するので、１サイクルの終わりにおいて完全な平衡化が
好適である。書込みサイクルデータ遷移で短い平衡化を
与えることも、書込み動作に対して許容される短い時間
期間内に行なうことが可能であり（例えば、７ナノ秒の
平衡化は２５ナノ秒の書込み動作以内で行なうことが可
能である）、一方完全な平衡化は書込み動作を遅滞化さ
せ且つ特定したデータセットアップ時間内に行なうこと
が不可能な可能性がある。
【００７４】ビットラインＢＬ及びＢＬ＿をプルアップ
する効果は、図１０に示した如く、入力／出力ライン２
１ｊ ＿に関し理解することが可能である。ビットライ
ンＢＬ及びＢＬ＿をプルアップすることは、入力／出力
ライン２１ｊ 及び２１ｊ ＿のうちの上昇する一方（
図１０の実施例においては、入力／出力ライン２１ｊ
＿）を助ける。注意すべきことであるが、平衡化トラン
ジスタ３４は、それをセンス／書込み回路１３内の書込
みドライバ５６又は平衡化トランジスタ４１よりもビッ
トラインＢＬ及びＢＬ＿へ一層近付けて配置させること
が可能であるので、その近接した配置から得られる寄生
負荷の減少に起因して、より効率的な回復を与えること
が可能である。従って、入力データバスライン３８ｊ
の遷移の後に上昇する入力／出力ライン２１ｊ ＿がＶ
ｃｃ−Ｖｔ３１のレベルへ上昇するのに必要な時間（こ
の時間はデータセットアップ時間ｔｄｓに対応している
）は、上述した図７の実施例におけるものよりも減少さ
れている。このことは、本発明の実施例における如くデ
ータ遷移検知からの制御を有することのない同様のメモ
リと対比して、メモリ１００が減少したデータセットア
ップ時間で適切に動作することを可能とする。
する効果は、図１０に示した如く、入力／出力ライン２
１ｊ ＿に関し理解することが可能である。ビットライ
ンＢＬ及びＢＬ＿をプルアップすることは、入力／出力
ライン２１ｊ 及び２１ｊ ＿のうちの上昇する一方（
図１０の実施例においては、入力／出力ライン２１ｊ
＿）を助ける。注意すべきことであるが、平衡化トラン
ジスタ３４は、それをセンス／書込み回路１３内の書込
みドライバ５６又は平衡化トランジスタ４１よりもビッ
トラインＢＬ及びＢＬ＿へ一層近付けて配置させること
が可能であるので、その近接した配置から得られる寄生
負荷の減少に起因して、より効率的な回復を与えること
が可能である。従って、入力データバスライン３８ｊ
の遷移の後に上昇する入力／出力ライン２１ｊ ＿がＶ
ｃｃ−Ｖｔ３１のレベルへ上昇するのに必要な時間（こ
の時間はデータセットアップ時間ｔｄｓに対応している
）は、上述した図７の実施例におけるものよりも減少さ
れている。このことは、本発明の実施例における如くデ
ータ遷移検知からの制御を有することのない同様のメモ
リと対比して、メモリ１００が減少したデータセットア
ップ時間で適切に動作することを可能とする。
【００７５】勿論、ビットラインＢＬ及びＢＬ＿のこの
プルアップ動作は、入力／出力ライン２１ｊ （この例
における場合）の高から低への遷移に反対即ち対向する
ものである。従って、入力データバスライン３８ｊ の
遷移の後入力／出力ライン２１ｊが電圧Ｖｔｎに到達す
る時間は、図７の実施例におけるものから遅延される。 上述した如く、フロートする入力／出力ラインの放電は
、通常、Ｐチャンネルトランジスタ（例えば、トランジ
スタ５６Ｔ及び５６Ｃ、且つ更に、プレチャージトラン
ジスタ３２と比較して）と比較して、Ｎチャンネルトラ
ンジスタ（例えば、トランジスタ５７Ｔ及び５７Ｃ）に
対して通常与えられる増加された駆動能力のために、該
ラインを高状態へプルするよりも一層速く行なわれる。 従って、本発明のこの実施例に基づくビットラインＢＬ
及びＢＬ＿のプレチャージ動作が高から低への遷移を遅
滞化させるものであるが、この遷移が遅滞化される程度
は、初歩的なシミュレーション及び設計により、低から
高への遷移が完了するのとほぼ同一の時間において発生
すべく制限させることが可能である。例えば、不当に高
から低への遷移を遅滞化させることなしに、入力／出力
ライン２１がプルアップされて低から高への遷移を助け
るための時間の長さを最適化させるために、ＤＴＤパル
スの期間を設定することが可能である。
プルアップ動作は、入力／出力ライン２１ｊ （この例
における場合）の高から低への遷移に反対即ち対向する
ものである。従って、入力データバスライン３８ｊ の
遷移の後入力／出力ライン２１ｊが電圧Ｖｔｎに到達す
る時間は、図７の実施例におけるものから遅延される。 上述した如く、フロートする入力／出力ラインの放電は
、通常、Ｐチャンネルトランジスタ（例えば、トランジ
スタ５６Ｔ及び５６Ｃ、且つ更に、プレチャージトラン
ジスタ３２と比較して）と比較して、Ｎチャンネルトラ
ンジスタ（例えば、トランジスタ５７Ｔ及び５７Ｃ）に
対して通常与えられる増加された駆動能力のために、該
ラインを高状態へプルするよりも一層速く行なわれる。 従って、本発明のこの実施例に基づくビットラインＢＬ
及びＢＬ＿のプレチャージ動作が高から低への遷移を遅
滞化させるものであるが、この遷移が遅滞化される程度
は、初歩的なシミュレーション及び設計により、低から
高への遷移が完了するのとほぼ同一の時間において発生
すべく制限させることが可能である。例えば、不当に高
から低への遷移を遅滞化させることなしに、入力／出力
ライン２１がプルアップされて低から高への遷移を助け
るための時間の長さを最適化させるために、ＤＴＤパル
スの期間を設定することが可能である。
【００７６】その他の選択された列の幾つか又は全てに
対する入力データは、入力データバスライン３８ｊ が
遷移を行なっている時間において遷移を行なわない場合
がある。ラインＣＯＬは、これらの列と関連するビット
ラインＢＬ及びＢＬ＿もプレチャージする。これらの列
に対しての入力／出力ライン２１上では遷移は発生しな
いので、プレチャージ動作の唯一の効果は、入力／出力
ライン２１の低いほうのものを多少プルアップすること
である。ラインＣＯＬ上のパルスの完了後に、入力／出
力ラインがプルアップされる範囲は、センス／書込み回
路１３の書込み側の動作により迅速に克服されることが
意図されている。
対する入力データは、入力データバスライン３８ｊ が
遷移を行なっている時間において遷移を行なわない場合
がある。ラインＣＯＬは、これらの列と関連するビット
ラインＢＬ及びＢＬ＿もプレチャージする。これらの列
に対しての入力／出力ライン２１上では遷移は発生しな
いので、プレチャージ動作の唯一の効果は、入力／出力
ライン２１の低いほうのものを多少プルアップすること
である。ラインＣＯＬ上のパルスの完了後に、入力／出
力ラインがプルアップされる範囲は、センス／書込み回
路１３の書込み側の動作により迅速に克服されることが
意図されている。
【００７７】本発明を利用して選択した列に対するデー
タ遷移を助けるための多数の変形例が存在することに注
意すべきである。例えば、ビットラインのプレチャージ
動作は、例えばＶｃｃ／２などのような中間レベルの電
圧に対するものでもよく、その場合には、データ遷移に
応答するプレチャージ動作及び平衡化の効果は、入力／
出力ライン２１とこの様な中間レベル電圧との間の電圧
差が減少されているために、より少ない程度ではあるが
、入力／出力ライン２１の両方の遷移を助ける傾向とな
る。
タ遷移を助けるための多数の変形例が存在することに注
意すべきである。例えば、ビットラインのプレチャージ
動作は、例えばＶｃｃ／２などのような中間レベルの電
圧に対するものでもよく、その場合には、データ遷移に
応答するプレチャージ動作及び平衡化の効果は、入力／
出力ライン２１とこの様な中間レベル電圧との間の電圧
差が減少されているために、より少ない程度ではあるが
、入力／出力ライン２１の両方の遷移を助ける傾向とな
る。
【００７８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 本発明の第一実施例を組込んだスタチック
メモリの概略ブロック図。
メモリの概略ブロック図。
【図２】 本発明の第一実施例に基づいた図１のメモ
リのサブアレイを示した概略ブロック図。
リのサブアレイを示した概略ブロック図。
【図３】 図１のメモリにおける列デコーダの出力を
示した概略図。
示した概略図。
【図４】 図１のメモリにおける一列のメモリセルを
示した概略図。
示した概略図。
【図５】 本発明の第一実施例に基づくメモリにおい
て使用されたセンスアンプ及び書込み回路を示した概略
図。
て使用されたセンスアンプ及び書込み回路を示した概略
図。
【図６】 本発明の第一実施例に基づくメモリの動作
を示したタイミング線図。
を示したタイミング線図。
【図７】 書込み動作期間中のデータ変化の影響を示
したタイミング線図。
したタイミング線図。
【図８】 本発明の第二実施例に基づいて構成された
メモリを示した概略ブロック図。
メモリを示した概略ブロック図。
【図９】 図８のメモリにおける列デコーダの出力を
示した概略図。
示した概略図。
【図１０】 本発明の第二実施例に基づくメモリの動
作を示したタイミング線図。
作を示したタイミング線図。
１ 集積回路メモリ
１２ サブアレイ
１３ センス／書込み回路
１４ 行デコーダ
１６ リピータ
１８ 列デコーダ
２０ 出力バス
２２ タイミング制御回路
２４ パワーオンリセット回路
２６ アドレス遷移検知（ＡＴＤ）回路２８ 入力
／出力回路 ３０ メモリセル ３１ パストランジスタ ３２ プレチャージトランジスタ ３４ 平衡化トランジスタ ３８ 入力バス ６２ データ遷移検知（ＤＴＤ）回路ＢＬ，ＢＬ＿
ビットライン
／出力回路 ３０ メモリセル ３１ パストランジスタ ３２ プレチャージトランジスタ ３４ 平衡化トランジスタ ３８ 入力バス ６２ データ遷移検知（ＤＴＤ）回路ＢＬ，ＢＬ＿
ビットライン
Claims (20)
- 【請求項１】 集積回路におけるメモリにおいて、行
及び列の形態に配列したメモリセルからなるアレイが設
けられており、複数個の対のビットラインが設けられて
おり、各対は差信号を通信するために前記列のうちの１
つと関連しており、複数個のプレチャージトランジスタ
が設けられており、各プレチャージトランジスタは前記
ビットラインのうちの１つと関連しており、前記プレチ
ャージトランジスタの各々はそれと関連するビットライ
ンとプレチャージ電圧との間に接続された導通経路を具
備すると共に制御端子を具備しており、入力データを受
取る手段が設けられており、書込み動作期間中に選択さ
れた列のビットラインへ入力データを通信するための書
込み回路が前記受取り手段と前記アレイとの間に結合さ
れており、書込み動作が実施されべるべきことを表わす
書込みイネーブル信号を受取るための書込みイネーブル
端子が設けられており、前記受取り手段により受取られ
た入力データの遷移を検知する手段が設けられており、
前記検知手段に応答して前記プレチャージトランジスタ
の制御端子を制御する手段が設けられており、前記選択
された列のプレチャージトランジスタが前記書込みイネ
ーブル信号と結合して発生する前記入力データの遷移に
応答して導通状態となることを特徴とするメモリ。 - 【請求項２】 請求項１において、更に、複数個の平
衡化トランジスタが設けられており、各平衡化トランジ
スタは一対のビットラインと関連しており且つそれと関
連するビットライン間に接続された導通経路を具備する
と共に制御端子を具備しており、前記制御手段は、更に
、前記検知手段に応答して前記平衡化トランジスタの制
御端子も制御し、前記平衡化トランジスタの各々が前記
入力データの遷移に応答して導通状態となることを特徴
とするメモリ。 - 【請求項３】 請求項１において、前記受取り手段が
入力端子を有しており、且つ前記検知手段が、データ遷
移検知回路を有しており、前記データ遷移検知回路が前
記入力端子に結合した入力端を具備すると共に前記制御
手段へ結合した出力端を具備することを特徴とするメモ
リ。 - 【請求項４】 請求項１において、前記受取り手段が
複数個の入力端子を有することを特徴とするメモリ。 - 【請求項５】 請求項４において、前記検知手段がデ
ータ遷移検知回路を有しており、前記データ遷移検知回
路が前記入力端子に結合された入力端を具備すると共に
前記制御手段へ結合された出力端を具備することを特徴
とするメモリ。 - 【請求項６】 請求項１において、前記制御手段が、
供給された列アドレスに応答して前記アレイ内の１つの
列を選択するための複数個の出力端を具備する列デコー
ダを有すると共に、前記列デコーダの出力を受取るため
の入力端を具備し、前記検知手段からの信号を受取るた
めの入力端を具備し且つ前記プレチャージトランジスタ
の制御端子へ結合された複数個の出力端を具備するプレ
チャージ制御回路を有しており、前記検知手段が前記入
力データの遷移を検知することに応答して、前記選択さ
れた列のプレチャージトランジスタが導通状態となるこ
とを特徴とするメモリ。 - 【請求項７】 請求項６において、前記プレチャージ
制御回路も前記列デコーダの出力に応答し、従って前記
列デコーダにより選択されない列のプレチャージトラン
ジスタが導通状態であることを特徴とするメモリ。 - 【請求項８】 請求項６において、更に、アドレス信
号を受取るためのアドレス端子が設けられており、前記
アドレス端子へ結合された入力端を具備すると共に前記
プレチャージ制御回路へ結合された出力端を具備してお
り前記アドレス端子における遷移を検知するためのアド
レス遷移検知回路が設けられており、前記プレチャージ
制御回路が前記プレチャージトランジスタをして前記ア
ドレス遷移検知回路が遷移を検知することに応答して導
通状態とさせることを特徴とするメモリ。 - 【請求項９】 請求項８において、前記アドレス遷移
検知回路が前記列デコーダへ結合された出力端を具備し
ており、従って、前記アドレス端子における遷移に応答
して、前記プレチャージトランジスタの全てが導通状態
となることを特徴とするメモリ。 - 【請求項１０】 請求項９において、前記書込み回路
が前記アレイへデータを通信するための入力／出力ライ
ンへ接続されており、且つ、更に、入力／出力プレチャ
ージトランジスタが設けられており、その各トランジス
タは関連する入力／出力ラインとプレチャージ電圧との
間に接続された導通経路を具備すると共に制御端子を具
備しており、前記入力／出力プレチャージトランジスタ
の制御端子へ結合された出力端を具備すると共に前記ア
ドレス遷移検知回路へ結合された入力端を具備するタイ
ミング制御回路が設けられており、前記入力／出力プレ
チャージトランジスタが前記アドレス端子における遷移
に応答して導通状態となることを特徴とするメモリ。 - 【請求項１１】 集積回路内のメモリを動作させる方
法において、前記メモリが行及び列の形態に配列した複
数個のメモリセルを有しており、前記各列は差信号を通
信するための一対のビットラインと関連しており、列ア
ドレスに応答して前記メモリの１つの列を選択し、デー
タ入力端子において第一論理状態にある入力データを受
取り、書込み動作を実施すべきことを表わす書込みイネ
ーブル信号を受取り、前記データ入力端子において第二
論理状態にある入力データを受取り、前記書込みイネー
ブル信号と結合して前記第二論理状態にある入力データ
を受取ることに応答して、前記選択した列と関連するビ
ットラインをプレチャージ電圧へ結合させる、上記各ス
テップを有することを特徴とする方法。 - 【請求項１２】 請求項１１において、前記書込みイ
ネーブル信号がパルスであることを特徴とする方法。 - 【請求項１３】 請求項１２において、前記結合ステ
ップが、前記書込みイネーブル信号パルスの終了前に前
記第二論理状態にある入力データを受取ることに応答し
て実施されることを特徴とする方法。 - 【請求項１４】 請求項１１において、前記メモリが
、更に、前記入力データ端子と入力／出力バスとの間に
結合された書込み回路を有しており、且つ、更に、新た
なアドレス信号を受取ることに応答して、前記入力／出
力バス内のラインをプレチャージ電圧へ結合させる、上
記ステップを有することを特徴とする方法。 - 【請求項１５】 請求項１４において、更に、前記選
択された列のビットラインを前記入力／出力バスへ結合
させる、上記ステップを有することを特徴とする方法。 - 【請求項１６】 請求項１５において、更に、前記列
のうちの選択されなかったもののビットラインを前記プ
レチャージ電圧へ結合させる、上記ステップを有するこ
とを特徴とする方法。 - 【請求項１７】 請求項１１において、更に、前記書
込みイネーブル信号と結合して前記第二論理状態にある
入力データを受取ることに応答して、前記選択された列
と関連するビットラインを互いに結合させる、上記ステ
ップを有することを特徴とする方法。 - 【請求項１８】 請求項１１において、更に、前記結
合ステップの後に、前記第二論理状態に対応するデータ
状態を前記選択された列のビットライン上に供給する、
上記ステップを有することを特徴とする方法。 - 【請求項１９】 請求項１８において、前記書込みイ
ネーブル信号がパルスであり、前記結合ステップが、前
記書込みイネーブル信号パルスの終了前に前記第二論理
状態にある入力データを受取ることに応答して実施され
ることを特徴とする方法。 - 【請求項２０】 請求項１９において、前記供給する
ステップが前記書込みイネーブルパルスの終了に応答し
て実施されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/627,049 US5305268A (en) | 1990-12-13 | 1990-12-13 | Semiconductor memory with column equilibrate on change of data during a write cycle |
| US627049 | 1990-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298892A true JPH04298892A (ja) | 1992-10-22 |
| JP3322411B2 JP3322411B2 (ja) | 2002-09-09 |
Family
ID=24512968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32727591A Expired - Lifetime JP3322411B2 (ja) | 1990-12-13 | 1991-12-11 | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305268A (ja) |
| EP (1) | EP0490651B1 (ja) |
| JP (1) | JP3322411B2 (ja) |
| KR (1) | KR100228621B1 (ja) |
| DE (1) | DE69129895T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
| KR0177763B1 (ko) * | 1995-11-13 | 1999-04-15 | 김광호 | 비트라인 프리차아지회로 |
| US5790462A (en) * | 1995-12-29 | 1998-08-04 | Sgs-Thomson Microelectronics, Inc. | Redundancy control |
| US5619466A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Low-power read circuit and method for controlling a sense amplifier |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
| US5767709A (en) * | 1996-01-19 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Synchronous test mode initalization |
| US5691950A (en) * | 1996-01-19 | 1997-11-25 | Sgs-Thomson Microelectronics, Inc. | Device and method for isolating bit lines from a data line |
| JPH09282886A (ja) * | 1996-01-19 | 1997-10-31 | Sgs Thomson Microelectron Inc | メモリセルへの書込の開始をトラッキングする回路及び方法 |
| US5801563A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry having a single slew rate resistor |
| US5864696A (en) * | 1996-01-19 | 1999-01-26 | Stmicroelectronics, Inc. | Circuit and method for setting the time duration of a write to a memory cell |
| US5701275A (en) * | 1996-01-19 | 1997-12-23 | Sgs-Thomson Microelectronics, Inc. | Pipelined chip enable control circuitry and methodology |
| US5712584A (en) * | 1996-01-19 | 1998-01-27 | Sgs-Thomson Microelectronics, Inc. | Synchronous stress test control |
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5619456A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Synchronous output circuit |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| US5657292A (en) * | 1996-01-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Write pass through circuit |
| JPH09231770A (ja) * | 1996-01-19 | 1997-09-05 | Sgs Thomson Microelectron Inc | メモリセルへの書込を終了させる回路及び方法 |
| US5699309A (en) * | 1996-05-13 | 1997-12-16 | Motorola, Inc. | Method and apparatus for providing user selectable low power and high performance memory access modes |
| US5751644A (en) * | 1996-11-26 | 1998-05-12 | Cypress Semiconductor Corporation | Data transition detect write control |
| KR100388317B1 (ko) * | 1998-12-28 | 2003-10-10 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US6101134A (en) * | 1999-06-25 | 2000-08-08 | Cypress Semiconductor Corp. | Method and circuitry for writing data |
| JP4312947B2 (ja) * | 2000-11-06 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置及びその出力データ更新方法 |
| JP4832635B2 (ja) * | 2000-12-05 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ伝送システム、データ伝送方法、データ記録装置およびコンピュータシステム |
| US6501688B2 (en) * | 2001-05-30 | 2002-12-31 | Micron Technology, Inc. | tRCD margin |
| US6791859B2 (en) * | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
| US20060245240A1 (en) * | 2005-04-28 | 2006-11-02 | Ibm Corporation | Method and apparatus for reducing time delay through static bitlines of a static memory |
| US9842631B2 (en) | 2012-12-14 | 2017-12-12 | Nvidia Corporation | Mitigating external influences on long signal lines |
| US11450392B2 (en) * | 2019-12-17 | 2022-09-20 | Micron Technology, Inc. | Selective read disturb sampling |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JP2518810B2 (ja) * | 1983-11-29 | 1996-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| JPS6151692A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 記憶装置 |
| US4658381A (en) * | 1985-08-05 | 1987-04-14 | Motorola, Inc. | Bit line precharge on a column address change |
| JPS63144488A (ja) * | 1986-12-06 | 1988-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| JPH0193927A (ja) * | 1987-10-06 | 1989-04-12 | Fujitsu Ltd | プログラム可能な論理回路 |
| DE3776798D1 (de) * | 1987-11-23 | 1992-03-26 | Philips Nv | Schnell arbeitender statischer ram-speicher mit grosser kapazitaet. |
| US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
| US4866674A (en) * | 1988-02-16 | 1989-09-12 | Texas Instruments Incorporated | Bitline pull-up circuit for a BiCMOS read/write memory |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| JPH0373495A (ja) * | 1989-02-15 | 1991-03-28 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| JPH0646513B2 (ja) * | 1989-07-12 | 1994-06-15 | 株式会社東芝 | 半導体記憶装置のデータ読出回路 |
| KR920010345B1 (ko) * | 1990-06-30 | 1992-11-27 | 삼성전자 주식회사 | 선충전수단을 구비한 라이트 드라이버(write driver) |
-
1990
- 1990-12-13 US US07/627,049 patent/US5305268A/en not_active Expired - Lifetime
-
1991
- 1991-12-07 KR KR1019910022454A patent/KR100228621B1/ko not_active IP Right Cessation
- 1991-12-11 DE DE69129895T patent/DE69129895T2/de not_active Expired - Fee Related
- 1991-12-11 JP JP32727591A patent/JP3322411B2/ja not_active Expired - Lifetime
- 1991-12-11 EP EP91311507A patent/EP0490651B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5305268A (en) | 1994-04-19 |
| KR100228621B1 (ko) | 1999-11-01 |
| DE69129895D1 (de) | 1998-09-03 |
| KR920013447A (ko) | 1992-07-29 |
| JP3322411B2 (ja) | 2002-09-09 |
| EP0490651A3 (en) | 1993-01-27 |
| EP0490651B1 (en) | 1998-07-29 |
| DE69129895T2 (de) | 1998-12-10 |
| EP0490651A2 (en) | 1992-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3322411B2 (ja) | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ | |
| JP3322412B2 (ja) | 半導体メモリ | |
| US5828610A (en) | Low power memory including selective precharge circuit | |
| JP4339532B2 (ja) | セルフタイミング回路を有するスタティックメモリ | |
| US4612631A (en) | Static type semiconductor memory circuit | |
| JP3221900B2 (ja) | プレチャージ型冗長マルチプレクス動作を有する半導体メモリ | |
| US4658381A (en) | Bit line precharge on a column address change | |
| KR100507379B1 (ko) | 워드라인 구동 회로 | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| JPH0652685A (ja) | パワーオンリセット制御型ラッチ型行ラインリピータを有する半導体メモリ | |
| JPH05266669A (ja) | シーケンス型ラッチ型行ラインリピータを有する半導体メモリ | |
| JPH05266668A (ja) | メモリ行ライン選択用の改良したラッチ型リピータを持った半導体メモリ | |
| US5835440A (en) | Memory device equilibration circuit and method | |
| JPH05334876A (ja) | メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ | |
| US4926384A (en) | Static ram with write recovery in selected portion of memory array | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| JPH04298891A (ja) | 列デコード型ビットライン平衡を有する半導体メモリ | |
| US5295104A (en) | Integrated circuit with precharged internal data bus | |
| EP0547890A2 (en) | A read/write memory with interlocked write control | |
| US20010017794A1 (en) | Semiconductor memory device | |
| JPH07169272A (ja) | エッジ遷移検知装置 | |
| EP0547892B1 (en) | An integrated circuit with self-biased differential data lines | |
| US5257226A (en) | Integrated circuit with self-biased differential data lines | |
| JPH0845278A (ja) | 共用データバス用制御回路 | |
| JPH0330234B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080628 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100628 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110628 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110628 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |