JPH0330234B2

JPH0330234B2 -

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Publication number: JPH0330234B2
Application number: JP58225809A
Authority: JP
Priority date: 1983-11-30
Filing date: 1983-11-30
Publication date: 1991-04-26
Also published as: JPS60119691A

Description

【発明の詳細な説明】本発明はメモリ回路に係り、特に非同期式スタ
テイツクメモリに関する。

外部クロツクを必要としない非同期式スタテイ
ツクメモリの平均動作電流の低減化を計つた回路
が種々提案されている。まず、以下に代表的な従
来例を示し、その構成、動作について第１図ない
し第８図を参照して説明する。

まず、第１図を参照して説明する。アドレス入
力信号Ai（ｉ＝０，１，２，…，ｎ）は、入力バ
ツフア１０１に入力される。又、チツプセレクト
入力信号、データ入力信号D_IN、ライトネーブ
ル入力信号は、それぞれ入力バツフア１０２
に入力される。入力バツフア１０１，１０２の構
成はそれぞれ第２図、第３図に示す通りである。
入力バツフア１０１に於て、アドレス変化検知信
号φ_iは、アドレス入力信号A_iがロウレベルからハ
イレベルへ、又はハイレベルからロウレベルへ変
化する時に、遅延回路１１の遅延時間で決まる一
定時間だけロウレベルになる様な信号である。ア
ドレス入力信号A_i、アドレスバツフア信号A_i′，
A_i′、及びアドレス変化検知信号φ_iのタイミング
関係は、第８図に示す通りである。

クロツク発生部１０３は、第４図に示す様に各
バツフア１０１からのアドレス変化検知信号φ_i
（ｉ＝０，１，２，…，ｎ）及びチツプセレクト
バツフア信号CS′のAND論理を採つて、プリチ
ヤージクロツク信号φ_Pを発生する。該プリチヤ
ージクロツクφ_Pは、チツプセレクト入力信号
がロウレベルであつてかつアドレス入力信号A_iが
変化した時又はチツプセレクト入力信号がハ
イレベルの時に、メモリセルマトリツクス部１０
７内に配置されている各ビツト線BL，のプリ
チヤージ、即ちビツト線上のデータのリセツトを
行なう。又、入力バツフア１０１でバツフアされ
た信号A_i′，_i′から、Ｘアドレスデコーダ１０４
及びＹアドレスデコーダ１０５で所望のメモリセ
ル１０９が選択される。D_IN制御部１０６、D_OUT
制御部１０８は、それぞれデータの書き込み、読
み出しの制御を行なう。

第５図は、メモリセルマトリツクス部１０７を
示す。複数のワード線と、複数のビツト線の各交
点にメモリセル１０９が配置されている。なお図
面を通して第６図ａの記号はＰチヤンネルトラン
ジスタを、同図ｂの記号はＮチヤンネルトランジ
スタを示す。ここで、メモリセル１０９は、第７
図に示す様なCMOS構成の６トランジスタ・セ
ルとする。

次に、メモリセルマトリツクス部１０７の動作
について説明する。尚、各部の信号波形は第８図
に示す通りである。前記メモリ回路が選択時、即
ちチツプセレクト入力信号がロウレベルの時、
アドレス入力信号A_iが切り換わることによつて、
Ｘアドレスデコード信号X_i及びＹアドレスデコー
ド信号Y_jもまた切り換わる。一方、前記アドレ
ス入力信号A_iの変化に伴なつて、アドレス変化検
知信号φ_iが発生し、よつてプリチヤージクロツク
信号φ_Pが発生する。前記X_i，Y_j，φ_Pのタイミン
グ関係は、第８図に示す通りである。同図に於
て、φ_Pがロウレベルにある期間中に、X_i，Y_jが
切り換わり、アドレス入力信号A_iで決定された、
ただ一つのメモリセル番地だけが選択される。

プリチヤージクロツク信号φ_Pは、新しいメモ
リセルが選択される時刻を含む一定期間だけ、ビ
ツト線をプリチヤージし、ビツト線上のデータを
リセツトする。この様なプリチヤージクロツク信
号φ_Pを用いることにより、ビツト線のプリチヤ
ージ期間が動作サイクル時間の５％乃至10％程度
となる為、メモリセルマトリツクス部１０７で消
費される平均動作電流は、ビツト線終端に抵抗性
負荷を設けた従来の方式が常にビツト線からメモ
リセルへDC的に電流を流しているのに比べて、
かなり低く抑えられることは明らかである。

しかしながら、本従来例にも、十分に小さい平
均動作電流という点からみると、以下の様な欠点
がある。

第８図からわかる様に、X_i，Y_jが選択され、
読み出し又は書き込み動作が完了した後も、ビツ
ト線BL，の“０”情報側線の電圧レベルは、
トランスフアーゲートQ₁₁₁の開いているメモリセ
ルのドライバ・トランジスタQ₁₁₂に引かれて、ゆ
つくりと低下し、やがてGND電位まで下げられ
る。ところで、読み出し動作に要する“０”情報
側線の電圧レベルは、V_CC−1.0（Ｖ）程度で十分
にセンスアンプ１１０は動作可能である。一方、
GND電位からV_CC電位までプリチヤージする電力
は、V_CC−1.0（Ｖ）程度の電位からV_CC電位までプ
リチヤージする電力の約５倍の大きさにもなる。
この様に、平均動作電流を低く抑えた本従来例に
於ても、未だ不要な消費電流を多く含んでいる。
あるいは書き込み動作においても、非選択デイジ
ツト線を不必要に低下させてそのプリチヤージ電
流を増加させている。特に、メモリセルマトリツ
クス部以外の周辺回路部の低消費電力化に工夫を
凝らしたメモリ回路、例えばCMOSメモリ回路
に於ては、前記ビツト線のプリチヤージ電流の総
和は、メモリ回路全体の平均動作電流の70％程度
にも達することがある。

以上の様に、本従来例の如く構成されたメモリ
回路に於ては、読み出し又は書き込み動作後に、
“０”情報側ビツト線がGND電位まで低下して、
ビツト線プリチヤージ電流を不要に大きくしてし
まう、と言う欠点があつた。

本発明の目的は、前記“０”情報側ビツト線の
レベル落ちを非要最小限に抑えて、前記ビツト線
プリチヤージ電流を十分小さくし、よつて平均動
作電流を十分小さくした、メモリ回路を提供する
ことにある。

本発明によるメモリ回路は、記憶素子と該記憶
素子とビツト線間に配置されたトランスフアーゲ
ートからなるメモリセルを有するメモリ回路に於
て、読み出しデータをラツチする手段と、アドレ
ス入力信号の変化を検知して立ち上り、前記ラツ
チの完了を検知して立ち下る第一の信号を発生す
る手段と、書き込み動作での、ライトイネーブル
入力信号の非活性化を検知して立ち上り、前記メ
モリセルへの書き込み終了を検知して立ち下る第
二の信号を発生する手段と、前記第一の信号と前
記第二の信号のOR論理信号を発生する手段と、
前記OR論理信号とアドレスデコード信号のAND
論理信号を、前記トランスフアーゲートのゲート
に与える手段とを備えたことを特徴とする。

或いは、本発明によるメモリ回路は、前記メモ
リ回路に於て、前記記憶素子を、２つのインバー
タの一方の入力を他方の出力にそれぞれ接続して
なるフリツプフロツプ回路としたことを特徴とす
る。

本発明の第一の実施例を第９図ないし第１５図
に示す。

まず、第９図を参照して説明する。

アドレス入力信号A_i（ｉ＝０，１，２，…，ｎ）
は、入力バツフア１０１に入力される。又は、チ
ツプセレクト入力信号、データ入力信号D_IN
は、それぞれ入力バツフア１０２に入力される。
そして、ライトイネーブル入力信号は、入力
バツフア３０１に入力される。第１０図に示す様
に、入力バツフア３０１に於て、ライトイネーブ
ル非活性化検知信号φ_Wは、ライトイネーブル
がロウレベルからハイレベルへ変化する時、即
ち、が非活性化する時に、遅延回路３１の遅
延時間、即ち一定時間だけロウレベルになる様な
信号である。

クロツク発生部３０２は、第１１図に示す様に
アドレス変化検知信号φ_i（ｉ＝０，１，２，…，
ｎ）、チツプセレクトバツフア信号CS′、ライト
イネーブル非活性化検知信号φ_WのNAND論理信
号を作る。又、ラツチ完了検知信号φ_L′、書き込
み完了検知信号φ_W′のAND論理信号を作る。そ
して、前記NAND論理信号と、前記OR論理信号
のAND論理を採つて、プリチヤージクロツク信
号φ_P、ワード線クロツク信号φ_X、ラツチクロツ
ク信号φ_Lを発生する。前記プリチヤージクロツ
ク信号φ_Pは、読み出し又は書き込み後にビツト
線のプリチヤージを行なう。又、前記ワード線ク
ロツク信号φ_Xは、読み出し又は書き込み時に、
Ｘデコーダ出力と同相の信号をワード線に与え
る。又、前記ラツチクロツク信号は、読み出し時
に、データバス線DB，上のデータをラツチ
バス線LB，上に転送し、一定時間経過後、ラ
ツチアンプ３１０を活性化して、データラツチを
行なう。以上の各クロツク信号φ_P，φ_X，φ_Lのタ
イミングを、第１５図に示す。

入力バツフア１０１でバツフアされた信号A_i′，
A_i′から、Ｘアドレスデコーダ１０４及びＹアド
レスデコーダ１０５で所望のメモリセルが選択さ
れる。そして、第１２図に示す構成を有するワー
ド線制御部３０３で、Ｘアドレスデコード信号X_i
とワード線クロツク信号φ_XとのAND論理を採つ
て、ワード線信号W_iを出力する。又、D_IN制御部
１０６、D_OUT制御部１０８は、それぞれデータの
書き込み、読み出しの制御を行なう。

次に、本実施例に於けるメモリセルマトリツク
ス部１０７及び第１３図に示す構成を有するデー
タラツチ部３０４の動作について説明する。

前記メモリ回路が選択時、即ちチツプセレクト
入力信号がロウレベルの時、アドレス入力信
号A_iが切り換わることによつて、Ｘアドレスデコ
ード信号X_i及びＹアドレスデコード信号Y_jもま
た切り換わる。一方、前記アドレス入力信号A_iの
変化に伴なつて、アドレス変化検知信号φ_iが発生
し、よつてプリチヤージクロツク信号φ_P、ワー
ド線クロツク信号φ_Xが立ち上り、ラツチクロツ
ク信号φ_Lが立ち下る。φ_Xが立ち上ることによつ
て、選択のＸアドレスデコード信号X_iに同相のワ
ード線信号W_iが立ち上り、トランスフアーゲー
トQ₁₁₁が開き、メモリセル情報がビツト線に現わ
れ始める。一方、選択のＹアドレスデコード信号
Y_jによつて、ただ一つのセンスアンプ１１０が
活性化され、結果として、ただ一つのメモリセル
の情報だけが、データバス線DB，に伝わる。
さらに、データバス線DB，上のデータはト
ランスフアーゲートQ₃₀₁を介して、ラツチバス線
LB，上に伝わる。

前記ラツチバス線LB，の内、“０”情報側
線の電圧が適当なレベルまで低下した時、ラツチ
完了検知部３０５が動作して、ラツチ完了検知信
号φ_L′が立ち下り、よつてクロツク発生部３０２
が動作する。まず、前記ワード線クロツク信号
φ_Xが立ち下り、メモリセルのトランスフアーゲ
ートQ₁₁₁が遮断され、“０”情報側ビツト線のレ
ベル落ちが停止する。次に、前記プリチヤージク
ロツク信号φ_Pが立ち下り、ビツト線BL，のプ
リチヤージ、即ちビツト線上のデータのリセツト
が行なわれる。一方、ほぼ同時刻に、前記ラツチ
クロツク信号φ_Lが立ち上り、ラツチバス線LB，
LB上のデータがラツチアンプ３１０にラツチさ
れ、同時に、トランスフアーゲートQ₃₀₁が遮断さ
れ、データバス線とラツチバス線の間のデータ伝
達が遮断される。ラツチバス線上のデータはD_OUT
制御部１０８を介して、D_OUT端子へ送られる。一
方、ビツト線、データバス線上のデータはリセツ
トされる。

以上述べてきた様に、本実施例は、ビツト線の
“０”情報側線の電圧レベルの低下を必要最小限
に抑え、ビツト線のプリチヤージ電流の大幅な低
減を可能にするものである。

次に、書き込み動作について説明する。尚、第
１５図の信号波形図の後半が書き込み動作波形で
ある。まず、ライトイネーブル入力信号がハ
イレベルからロウレベルに立ち下り、即ち、
が活性化されることにより、D_IN制御部１０６が
動作して、データ入力信号D_INのデータ、則ちメ
モリセルへ書き込込むべきデータがライトバス線
WB，に伝わる。さらに、選択のＹアドレス
デコード信号Y_jによつて、ただ一組のＹセレク
ト・トランスフアーゲートQ₁₀₁が開いて、ただ一
組のビツト線BL，に書き込みデータが伝わ
る。尚、その他のビツト線は、V_CCレベルにプリ
チヤージされたままの状態にある。所要時間経過
後、前記ライトイネーブル入力信号がロウレ
ベルからハイレベルに立ち上り、即ちが非活
性化されると、D_IN制御部１０６もまた非活性化
されて、前記データ入力信号D_INのデータは、ラ
イトバス線WB，へは伝わらなくなる。一
方、前記WEの非活性化によつて、ライトイネー
ブル非活性化検知信号φ_Wが立ち下り、クロツク
発生部３０２が動作する。

読み出し動作時と同様に、まずワード線クロツ
ク信号φ_X、プリチヤージクロツク信号φ_Pが立ち
上り、ラツチクロツク信号φ_Lが立ち下る。そし
て、ビツト線BL，のプリチヤージ・トランジ
スタQ₁₀₂，Q₁₀₃が遮断され、一方、選択のＸアド
レスデコード信号X_iと同相のワード線信号W_iが
立ち上り、メモリセル１０９のトランスフアーゲ
ートQ₁₁₁が開く。この結果、ただ一つのメモリセ
ルだけに書き込みデータが書き込まれる。

ところで、メモリセルへの書き込み完了時刻
は、第１４図に示す書き込み完了検知部３０６で
次の様にして検知される。まず、ワード線クロツ
ク信号φ_Xをダミーワード線DWLを介して、遅延
させて、ダミーワード線信号W_Dを作り、該ダミ
ーワード線DWLの遠端に擬似メモリセル３１１
を設ける。ダミーワード線は、正規のワード線と
同等の遅延線路とする。前記ダミーワード線信号
W_Dがロウレベルの間は擬似メモリセル３１１内
の節点３５，３６は共にV_CCレベルにあり、書き
込み完了検知部３０６の出力、即ち書き込み完了
検知信号φ_W′はハイレベルのままであるが、前記
W_Dが立ち上ると、トランスフアーゲートQ₃₀₂が
開き、節点プリチヤージトランジスタQ₃₀₃，Q₃₀₄
が遮断される為、前記節点３６はロウレベルにな
り、前記書き込み完了検知信号φ_W′が立ち下る。
よつて、クロツク発生部３０２が動いて、前記
φ_P，φ_Xを立ち下げ、一方前記φ_Lを立ち上げる。
これら、φ_P，φ_X，φ_Lのタイミング関係は、読み
出し動作時と同様である。

従つて、書き込み動作に於ても、ワード線は一
定期間だけしかハイレベルにならず、よつて選択
ビツト線を除くビツト線、即ち非選択ビツト線の
“０”情報側線のレベル落ちを最小限に抑えるこ
とができる。

以上の様に、本実施例は、読み出し、書き込み
の各動作に於て、ビツト線の“０”情報側線の電
圧レベルの低下を必要最小限に抑えて、ビツト線
のプリチヤージ電流の大幅な低減を可能にするも
のである。前記従来例と本実施例の比較の為、特
に第８図、第１５図にビツト線プリチヤージ電流
波形を示した。

本発明の第二の実施例を第１６図に示す。本実
施例は、前記第一の実施例に於て、データバス線
DB，の抵抗性負荷Q₁₀₄を、プリチヤージ・ト
ランジスタQ₅₀₁，Q₅₀₂で置き換え、センスアンプ
１１０と直列にＮチヤネルトランジスタQ₅₀₃を付
加し、前記Q₅₀₁，Q₅₀₂，Q₅₀₃のゲートに前記プリ
チヤージクロツク信号φ_Pの同相遅延信号を与え
たメモリ回路である。この様な構成にすることに
より、前記第一の実施例に於てデータバス線
DB，DBを流れていた貫通電流を遮断でき、前
記第一の実施例よりも小さな平均動作電流を実現
することが可能となる。

以上述べた様に、本発明は、選択ワード線を一
定所要期間だけハイレベルとし、データラツチ完
了後或いは書き込み完了後は前記選択ワード線を
ロウレベルとすることによつて、平均動作電流を
十分小さくする様なメモリ回路を実現するもので
ある。尚、前記各実施例は、CMOS構成のメモ
リ回路に本発明を適用した例であるが、NMOS
構成のメモリ回路、NMOS−CMOS混成のメモ
リ回路等に本発明を適用することも可能である。
その他、本発明の主旨を満たす種々の応用例が可
能であることは言うまでもない。

【図面の簡単な説明】

第１図ないし第７図はそれぞれ従来例のメモリ
回路および各ブロツクを示すブロツク図、第８図
は従来例の読み出し動作・書き込み動作を示す信
号波形図、第９図ないし第１４図はそれぞれ本発
明の第一の実施例を示すメモリ回路のブロツク図
および主要部分論理回路図である。第１５図は第
一の実施例の読み出し動作・書き込み動作を示す
信号波形図、第１６図は本発明の第二の実施例を
示すメモリセルマトリツクス部回路図である。１０１，１０２……入力バツフア、１０３……
クロツク発生部、１０４……Ｘアドレスデコー
ダ、１０５……Ｙアドレスデコーダ、１０６……
D_IN制御部、１０７……メモリセルマトリツクス
部、１０８……D_OUT制御部、１０９……メモリセ
ル、１１０……センスアンプ。３０１……入力バ
ツフア、３０２……クロツク発生部、３０３……
ワード線制御部、３０４……データラツチ部、３
０５……ラツチ完了検知部、３０６……書き込み
完了検知部、３１０……ラツチアンプ、３１１…
…擬似メモリセル。５０１……メモリセルマトリ
ツクス部。

Claims

【特許請求の範囲】１複数のワード線と、複数のビツト線と、前記
ワード線とビツト線に接続した複数のメモルセル
を有するメモリ回路に於て、読み出しデータをラ
ツチする手段と、アドレス入力信号の変化を検知
して活性化され、前記ラツチの完了を検知して非
活性化される第一の信号を発生する手段と、書き
込み動作での、ライトイネーブル入力信号の非活
性化を検知して活性化され、前記メモリセルへの
書き込み完了を検知して非活性化される第二の信
号を発生する手段と、前記第一の信号と前記第二
の信号の論理和信号を発生する手段と、実質的に
前記論理和信号が存在する期間のみに前記ワード
線の１つを選択する手段とを備えたことを特徴と
するメモリ回路。２前記メモリセルは、２つのインバータの一方
の入力を他方の出力にそれぞれ接続してなるフリ
ツプフロツプを記憶手段として有することを特徴
とする、特許請求範囲第１項に記載のメモリ回
路。