JP3180883B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000004913 activation Effects 0.000 claims description 4
- 230000002779 inactivation Effects 0.000 claims description 3
- 230000000415 inactivating effect Effects 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 238000011084 recovery Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 19
- 230000004044 response Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、高速で動作する半導体スタティックメモリに
係る半導体記憶装置に関する。
し、特に、高速で動作する半導体スタティックメモリに
係る半導体記憶装置に関する。
【０００２】従来、この種の半導体記憶装置は、クロッ
ク同期して一定の幅立ち上がるワ−ド線を有し、書き込
み動作を行った後に、メモリセルに接続される２本のデ
ィジット線対の電位を、書き込み動作を行う以前の状
態、通常は電源電圧(Vcc)まで強制的に引き上げ、次の
読み出し或いは書き込み動作に備えることを特徴として
いる。
ク同期して一定の幅立ち上がるワ−ド線を有し、書き込
み動作を行った後に、メモリセルに接続される２本のデ
ィジット線対の電位を、書き込み動作を行う以前の状
態、通常は電源電圧(Vcc)まで強制的に引き上げ、次の
読み出し或いは書き込み動作に備えることを特徴として
いる。
【０００３】上記したような特徴を持つ従来の半導体記
憶装置について、図４〜図６を参照して説明する。な
お、図４は、上記した従来の半導体記憶装置の回路図で
あり、図５は、図４におけるパルス発生回路の内部回路
図である。また、図６は、この従来の半導体記憶装置の
動作波形図である。
憶装置について、図４〜図６を参照して説明する。な
お、図４は、上記した従来の半導体記憶装置の回路図で
あり、図５は、図４におけるパルス発生回路の内部回路
図である。また、図６は、この従来の半導体記憶装置の
動作波形図である。
【０００４】図４において、１はメモリセル、２はディ
ジット線対、３はワ−ド線、４はカラム選択スイッチ、
５は書き込みドライバ、６はプリチャ−ジトランジス
タ、７はイコライズトランジスタである。また、図４中
の８は、パルス発生回路であり、クロックが立ち上がっ
たときのみパルスを出力するという機能を有する。そし
て、このパルス発生回路８は、図５(該パルス発生回路
８の内部回路図)に示すように、遅延回路10で構成され
ている。
ジット線対、３はワ−ド線、４はカラム選択スイッチ、
５は書き込みドライバ、６はプリチャ−ジトランジス
タ、７はイコライズトランジスタである。また、図４中
の８は、パルス発生回路であり、クロックが立ち上がっ
たときのみパルスを出力するという機能を有する。そし
て、このパルス発生回路８は、図５(該パルス発生回路
８の内部回路図)に示すように、遅延回路10で構成され
ている。
【０００５】ここで、図４〜図６に示した各符号につい
て、まとめて説明すと、図４〜図６において、“CLK”
はクロック、“RC”はリカバリ−制御信号、“RW”はロ
ウデコ−ダからの入力信号、“CL”はカラム選択信号、
“WE”は書き込み制御信号、“DIN”はデ−タ入力を示
す。また、“WL”はワ−ド線、“D，-D(この-Dは、図４
及び図６に示すように、Dに上線が付されていることを
表わす)”はディジット線対、“R1，R2”はメモリセル
の負荷抵抗、“N，-N(この-N は、図４及び図６に示す
ように、Nに上線が付されていることを表わす)”はメモ
リセルのノ−ド、“Tr1，Tr2”はセルトランスファトラ
ンジスタ、“Tr3，Tr4”はセルドライバトランジスタを
示す。
て、まとめて説明すと、図４〜図６において、“CLK”
はクロック、“RC”はリカバリ−制御信号、“RW”はロ
ウデコ−ダからの入力信号、“CL”はカラム選択信号、
“WE”は書き込み制御信号、“DIN”はデ−タ入力を示
す。また、“WL”はワ−ド線、“D，-D(この-Dは、図４
及び図６に示すように、Dに上線が付されていることを
表わす)”はディジット線対、“R1，R2”はメモリセル
の負荷抵抗、“N，-N(この-N は、図４及び図６に示す
ように、Nに上線が付されていることを表わす)”はメモ
リセルのノ−ド、“Tr1，Tr2”はセルトランスファトラ
ンジスタ、“Tr3，Tr4”はセルドライバトランジスタを
示す。
【０００６】次に、上記図４及び図５の回路図と、図６
の動作波形図を参照して、従来の半導体記憶装置の動作
について説明する。図４において、クロック(CLK)入力
が立ち上がると、パルス発生回路８の出力［リカバリ−
制御信号(RC)］には、一定の幅のパルスが出力される
(図６参照)。ここでクロック(CLK)信号は、外部からの
クロック入力、あるいは、アドレス及びデ−タ入力の遷
移を検知して得られる内部同期信号のいずれかが用いら
れる。また、パルスの幅は、図５における遅延回路10に
よって任意に設定できる。
の動作波形図を参照して、従来の半導体記憶装置の動作
について説明する。図４において、クロック(CLK)入力
が立ち上がると、パルス発生回路８の出力［リカバリ−
制御信号(RC)］には、一定の幅のパルスが出力される
(図６参照)。ここでクロック(CLK)信号は、外部からの
クロック入力、あるいは、アドレス及びデ−タ入力の遷
移を検知して得られる内部同期信号のいずれかが用いら
れる。また、パルスの幅は、図５における遅延回路10に
よって任意に設定できる。
【０００７】パルス信号が発生すると、ワ−ド選択信号
［ロウデコ−ダからの入力信号(RW)］によって選択され
ているワ−ド線(WL)がパルスの時間幅だけ立ち上がる。
このとき、プリチャ−ジトランジスタ６及びイコライズ
トランジスタ７がパルス信号［リカバリ−制御信号(R
C)］によってオフする。また、リカバリ−制御信号(RC)
及び書き込み制御信号(WE)によって、回路は、書き込み
可能な状態になり、カラム選択信号(CL)によって選択さ
れたディジット線対(D，-D)に、デ−タ入力(DIN)からの
信号によって、一方がロウレベルに引き下げられ、メモ
リセルに書き込みが行われる。
［ロウデコ−ダからの入力信号(RW)］によって選択され
ているワ−ド線(WL)がパルスの時間幅だけ立ち上がる。
このとき、プリチャ−ジトランジスタ６及びイコライズ
トランジスタ７がパルス信号［リカバリ−制御信号(R
C)］によってオフする。また、リカバリ−制御信号(RC)
及び書き込み制御信号(WE)によって、回路は、書き込み
可能な状態になり、カラム選択信号(CL)によって選択さ
れたディジット線対(D，-D)に、デ−タ入力(DIN)からの
信号によって、一方がロウレベルに引き下げられ、メモ
リセルに書き込みが行われる。
【０００８】パルス発生回路８からの出力信号［リカバ
リ−制御信号(RC)］が再びロウレベルに戻ると、ワ−ド
線(WL)は非選択になり、ディジット線(D，-D)は、プリ
チャ−ジトランジスタ６及びイコライズトランジスタ７
によってリカバリ−を行い、書き込み以前の状態まで戻
すことによって、次のサイクルの読み出し又は書き込み
が行なえるようになる。
リ−制御信号(RC)］が再びロウレベルに戻ると、ワ−ド
線(WL)は非選択になり、ディジット線(D，-D)は、プリ
チャ−ジトランジスタ６及びイコライズトランジスタ７
によってリカバリ−を行い、書き込み以前の状態まで戻
すことによって、次のサイクルの読み出し又は書き込み
が行なえるようになる。
【０００９】従来の半導体記憶装置では、以上説明した
ように、ワ−ド線(WL)の選択を同期信号によって発生す
るパルス波形の信号により制御することによって、ワ−
ド線(WL)の選択時間を必要最小限にとどめ、書き込み後
のディジット線(D，-D)の回復に要する時間を十分にと
ることができる。
ように、ワ−ド線(WL)の選択を同期信号によって発生す
るパルス波形の信号により制御することによって、ワ−
ド線(WL)の選択時間を必要最小限にとどめ、書き込み後
のディジット線(D，-D)の回復に要する時間を十分にと
ることができる。
【００１０】なお、ワ−ド線(WL)の選択時間は、リカバ
リ−制御信号(RC)のパルス幅によって任意に設定できる
が、書き込みによってセルノ−ドが反転し、その状態が
安定するだけの時間が必要である。通常、メモリセルに
用いられる負荷抵抗(R1，R2)は、抵抗値が大きいので、
セルが反転した直後にワ−ド線(WL)を非選択状態にして
も、セルノ−ドにすぐには負荷抵抗(R1，R2)を流れる電
流によってハイレベルの電圧を供給することができな
い。そこで、セルノ−ドの電位が反転しても、ディジッ
ト線(D，-D)から、セルトランスファトランジスタ(T
r1，Tr2)を通じて、セルノ−ドに十分なレベルを供給し
てから、ワ−ド線(WL)を非選択にしている。
リ−制御信号(RC)のパルス幅によって任意に設定できる
が、書き込みによってセルノ−ドが反転し、その状態が
安定するだけの時間が必要である。通常、メモリセルに
用いられる負荷抵抗(R1，R2)は、抵抗値が大きいので、
セルが反転した直後にワ−ド線(WL)を非選択状態にして
も、セルノ−ドにすぐには負荷抵抗(R1，R2)を流れる電
流によってハイレベルの電圧を供給することができな
い。そこで、セルノ−ドの電位が反転しても、ディジッ
ト線(D，-D)から、セルトランスファトランジスタ(T
r1，Tr2)を通じて、セルノ−ドに十分なレベルを供給し
てから、ワ−ド線(WL)を非選択にしている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置では、書き込み動作時において、ワ
−ド線を一旦下降させてからディジット線の引き上げ及
びイコライズを行うため、ワ−ド線が立ち上がってから
セルノ−ドが反転し且つその状態が安定するまでの書き
込み動作、及び、ディジット線のリカバリ−が完了する
までも含めた全体の書き込みサイクル時間が長くなると
いう問題点があった。
来の半導体記憶装置では、書き込み動作時において、ワ
−ド線を一旦下降させてからディジット線の引き上げ及
びイコライズを行うため、ワ−ド線が立ち上がってから
セルノ−ドが反転し且つその状態が安定するまでの書き
込み動作、及び、ディジット線のリカバリ−が完了する
までも含めた全体の書き込みサイクル時間が長くなると
いう問題点があった。
【００１２】特に、書き込み動作は、対になっている２
本のディジット線(D，-D)のうちの片方をロウレベルま
で落とさなければならないので、読み出し動作時よりも
リカバリ−時間がかかり、これが結局記憶装置全体の動
作速度に影響している。
本のディジット線(D，-D)のうちの片方をロウレベルま
で落とさなければならないので、読み出し動作時よりも
リカバリ−時間がかかり、これが結局記憶装置全体の動
作速度に影響している。
【００１３】本発明は、前記従来の半導体記憶装置にお
ける問題点に鑑み成されたものであって、その目的とす
るところは、従来の前記した半導体記憶装置よりも書き
込みサイクル時間を短縮することができ、高速動作を可
能とする半導体記憶装置を提供することにある。
ける問題点に鑑み成されたものであって、その目的とす
るところは、従来の前記した半導体記憶装置よりも書き
込みサイクル時間を短縮することができ、高速動作を可
能とする半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、書き込み動作時において、ワ−ド線の選択時間
をクロックによって立ち上がる時間から、メモリセルの
反転を経て、書き込まれたハイレベルが安定する時間ま
で、また、ディジット線の引き上げをメモリセルが反転
した直後から行うことで、前記従来の半導体記憶装置に
おける問題点を解消し、前記目的とする半導体記憶装置
を提供するものである。詳細には、本発明に係る半導体
記憶装置は、ワ−ド選択時間とディジット線のリカバリ
−時間が重なっているぶん、従来の半導体記憶装置より
も書き込みサイクル時間を短縮することができる。
装置は、書き込み動作時において、ワ−ド線の選択時間
をクロックによって立ち上がる時間から、メモリセルの
反転を経て、書き込まれたハイレベルが安定する時間ま
で、また、ディジット線の引き上げをメモリセルが反転
した直後から行うことで、前記従来の半導体記憶装置に
おける問題点を解消し、前記目的とする半導体記憶装置
を提供するものである。詳細には、本発明に係る半導体
記憶装置は、ワ−ド選択時間とディジット線のリカバリ
−時間が重なっているぶん、従来の半導体記憶装置より
も書き込みサイクル時間を短縮することができる。
【００１５】即ち、本発明は、１本のワード線と１対の
ディジット線に接続されたＳＲＡＭメモリセルと、クロ
ック信号に応答して前記ワード線の活性／不活性を制御
する第１のパルス信号と前記ディジット線へのプリチャ
ージの活性／不活性を制御する第２のパルス信号とを生
成するパルス発生回路とを備え、前記パルス発生回路は
前記クロック信号が入力された時に前記第２のパルス信
号として前記プリチャージを不活性にさせる信号を発生
すると共に前記第１のパルス信号としてロウデコーダか
らのワード選択信号を活性させる信号を発生し書き込み
制御信号に応答して前記デジット線上に送出されたデー
タを前記メモリセルに書き込ませ、その後、前記メモリ
セルのノードが前記データに対応して反転した後から安
定する迄の間に前記第２のパルス信号として前記プリチ
ャージを活性化させる信号を発生し前記メモリセルのノ
ードが安定した後前記第１のパルス信号として前記ワー
ド線選択信号を不活性にさせる信号を発生することを特
徴とする。
ディジット線に接続されたＳＲＡＭメモリセルと、クロ
ック信号に応答して前記ワード線の活性／不活性を制御
する第１のパルス信号と前記ディジット線へのプリチャ
ージの活性／不活性を制御する第２のパルス信号とを生
成するパルス発生回路とを備え、前記パルス発生回路は
前記クロック信号が入力された時に前記第２のパルス信
号として前記プリチャージを不活性にさせる信号を発生
すると共に前記第１のパルス信号としてロウデコーダか
らのワード選択信号を活性させる信号を発生し書き込み
制御信号に応答して前記デジット線上に送出されたデー
タを前記メモリセルに書き込ませ、その後、前記メモリ
セルのノードが前記データに対応して反転した後から安
定する迄の間に前記第２のパルス信号として前記プリチ
ャージを活性化させる信号を発生し前記メモリセルのノ
ードが安定した後前記第１のパルス信号として前記ワー
ド線選択信号を不活性にさせる信号を発生することを特
徴とする。
【００１６】
【実施例】次に、本発明の実施例について、図１〜図３
を参照して説明する。なお、図１は、本発明の一実施例
である半導体記憶装置の回路図であり、図２は、図１に
おけるパルス発生回路の内部回路図である。また、図３
は、図１に示す本発明の一実施例である半導体記憶装置
の動作波形図である。
を参照して説明する。なお、図１は、本発明の一実施例
である半導体記憶装置の回路図であり、図２は、図１に
おけるパルス発生回路の内部回路図である。また、図３
は、図１に示す本発明の一実施例である半導体記憶装置
の動作波形図である。
【００１７】図１において、１はメモリセル、２はディ
ジット線、３はワ−ド線、４はカラム選択スイッチ、５
は書き込みドライバ、６はプリチャ−ジトランジスタ、
７はイコライズトランジスタである。また、図１中の９
は、パルス発生回路であり、クロックが立ち上がったと
きのみパルスを出力するという機能を有する。そして、
このパルス発生回路９は、図２(該パルス発生回路９の
内部回路図)に示すように、第１の遅延回路11及び第２
の遅延回路12で構成されている。
ジット線、３はワ−ド線、４はカラム選択スイッチ、５
は書き込みドライバ、６はプリチャ−ジトランジスタ、
７はイコライズトランジスタである。また、図１中の９
は、パルス発生回路であり、クロックが立ち上がったと
きのみパルスを出力するという機能を有する。そして、
このパルス発生回路９は、図２(該パルス発生回路９の
内部回路図)に示すように、第１の遅延回路11及び第２
の遅延回路12で構成されている。
【００１８】ここで、図１〜図３における各符号につい
て、まとめて説明する。（なお、該各符号は、前記した
従来の半導体記憶装置に係る図４〜図６に付した符号と
同一である。） 図１〜図３において、“CLK”はクロック、“WC”はワ
−ド線選択信号、“RC”はリカバリ−制御信号、“RW”
はロウデコ−ダからの入力信号、“CL”はカラム選択信
号、“WE”は書き込み制御信号、“DIN”はデ−タ入力
を示す。また、“WL”はワ−ド線、“D，-D(この-Dは、
図１及び図３に示すように、Dに上線が付されているこ
とを表わす)”はディジット線対、“R1，R2”はメモリ
セルの負荷抵抗、“N，-N(この-N は、図１及び図３に
示すように、Nに上線が付されていることを表わす)”は
メモリセルのノ−ド、“Tr1，Tr2”はセルトランスファ
トランジスタ、“Tr3，Tr4”はセルドライバトランジス
タを示す。
て、まとめて説明する。（なお、該各符号は、前記した
従来の半導体記憶装置に係る図４〜図６に付した符号と
同一である。） 図１〜図３において、“CLK”はクロック、“WC”はワ
−ド線選択信号、“RC”はリカバリ−制御信号、“RW”
はロウデコ−ダからの入力信号、“CL”はカラム選択信
号、“WE”は書き込み制御信号、“DIN”はデ−タ入力
を示す。また、“WL”はワ−ド線、“D，-D(この-Dは、
図１及び図３に示すように、Dに上線が付されているこ
とを表わす)”はディジット線対、“R1，R2”はメモリ
セルの負荷抵抗、“N，-N(この-N は、図１及び図３に
示すように、Nに上線が付されていることを表わす)”は
メモリセルのノ−ド、“Tr1，Tr2”はセルトランスファ
トランジスタ、“Tr3，Tr4”はセルドライバトランジス
タを示す。
【００１９】次に、前記図１及び図２の回路図と、図３
の動作波形図を参照して、本発明の一実施例である半導
体記憶装置の動作について説明する。図１において、ク
ロック(CLK)が入力されると、パルス発生回路９からは
ディジット線のリカバリ−を制御する信号(RC)とワ−ド
線を制御する信号(WC)とが、別個に出力される。ここで
もクロック信号は、外部からのクロック入力、あるい
は、アドレス及びデ−タ入力の遷移を検知して得られる
内部同期信号のいずれかが用いられる。また、図２にお
いて、遅延回路11と遅延回路12は、前掲の図５における
遅延回路10を遅延時間において分割したものである。
の動作波形図を参照して、本発明の一実施例である半導
体記憶装置の動作について説明する。図１において、ク
ロック(CLK)が入力されると、パルス発生回路９からは
ディジット線のリカバリ−を制御する信号(RC)とワ−ド
線を制御する信号(WC)とが、別個に出力される。ここで
もクロック信号は、外部からのクロック入力、あるい
は、アドレス及びデ−タ入力の遷移を検知して得られる
内部同期信号のいずれかが用いられる。また、図２にお
いて、遅延回路11と遅延回路12は、前掲の図５における
遅延回路10を遅延時間において分割したものである。
【００２０】リカバリ−制御信号(RC)とワ−ド線選択信
号(WC)のパルスの幅は、図２に示すように、リカバリ−
制御信号(RC)の場合、第１の遅延回路11による遅延時間
で決まり、ワ−ド線選択信号(WC)の場合、第１の遅延回
路11による遅延時間と第２の遅延回路12による遅延時間
との合計によって決まる。つまり、第２の遅延回路12に
よる遅延時間の分だけ、リカバリ−制御信号(RC)の方が
幅の短いパルスが出力され、前記した従来の半導体記憶
装置に比べて、リカバリ−動作のみ早く開始されること
になる。
号(WC)のパルスの幅は、図２に示すように、リカバリ−
制御信号(RC)の場合、第１の遅延回路11による遅延時間
で決まり、ワ−ド線選択信号(WC)の場合、第１の遅延回
路11による遅延時間と第２の遅延回路12による遅延時間
との合計によって決まる。つまり、第２の遅延回路12に
よる遅延時間の分だけ、リカバリ−制御信号(RC)の方が
幅の短いパルスが出力され、前記した従来の半導体記憶
装置に比べて、リカバリ−動作のみ早く開始されること
になる。
【００２１】従来の半導体記憶装置でも説明したとお
り、ワ−ド選択時間は、セルノ−ドが書き込み動作によ
り反転し、書き込み後のハイレベル側のノ−ドがディジ
ット線からセルトランスファトランジスタ(Tr1，Tr2)を
通じて供給できる電位、つまり、ディジット線の電位(V
cc)からセルトランスファトランジスタのしきい値電圧
(Vt)を差し引いた電位(Vcc−Vt)になるまでの時間で決
まる。また、リカバリ−時間は、セルノ−ドが反転した
直後から開始することができる。
り、ワ−ド選択時間は、セルノ−ドが書き込み動作によ
り反転し、書き込み後のハイレベル側のノ−ドがディジ
ット線からセルトランスファトランジスタ(Tr1，Tr2)を
通じて供給できる電位、つまり、ディジット線の電位(V
cc)からセルトランスファトランジスタのしきい値電圧
(Vt)を差し引いた電位(Vcc−Vt)になるまでの時間で決
まる。また、リカバリ−時間は、セルノ−ドが反転した
直後から開始することができる。
【００２２】したがって、本発明の実施例を示す図２の
パルス発生回路においては、クロック入力からセル反転
までで第１の遅延回路11の遅延時間を決め、セルが反転
してからセルのハイレベルが「Vcc−Vt」になるまでの
時間で第２の遅延回路12の遅延時間を決める。実際に
は、図３の動作波形図に見られるように、書き込み後の
セルのロウレベルのノ−ドは、リカバリ−がかかるため
に多少浮くことがあるが、反対側のノ−ドの電位があが
ることによってセルドライバトランジスタ(Tr3，Tr4)が
オフすることになるので、このことによってセルデ−タ
が破壊されることはない。
パルス発生回路においては、クロック入力からセル反転
までで第１の遅延回路11の遅延時間を決め、セルが反転
してからセルのハイレベルが「Vcc−Vt」になるまでの
時間で第２の遅延回路12の遅延時間を決める。実際に
は、図３の動作波形図に見られるように、書き込み後の
セルのロウレベルのノ−ドは、リカバリ−がかかるため
に多少浮くことがあるが、反対側のノ−ドの電位があが
ることによってセルドライバトランジスタ(Tr3，Tr4)が
オフすることになるので、このことによってセルデ−タ
が破壊されることはない。
【００２３】本発明に係る半導体記憶装置の動作につい
て、以下さらに説明するが、本発明に係る半導体記憶装
置では、前記したところから、正しく動作することは明
らかである。まず、パルス信号が発生すると、ワ−ド選
択信号(RW)によって選択されているワ−ド線(WL)がワ−
ド線選択信号(WC)のパルスの時間幅だけ立ち上がる。こ
のとき、プリチャ−ジトランジスタ６及びイコライズト
ランジスタ７がリカバリ−制御信号(RC)によってオフす
る。また、リカバリ−制御信号(RC)及び書き込み制御信
号(WE)によって、回路は、書き込み可能な状態になり、
カラム選択信号(CL)によって選択されたディジット線対
(D，-D)にデ−タ入力(DIN)からの信号によって、一方が
ロウレベルに引き下げられ、メモリセルに書き込みが行
われる。
て、以下さらに説明するが、本発明に係る半導体記憶装
置では、前記したところから、正しく動作することは明
らかである。まず、パルス信号が発生すると、ワ−ド選
択信号(RW)によって選択されているワ−ド線(WL)がワ−
ド線選択信号(WC)のパルスの時間幅だけ立ち上がる。こ
のとき、プリチャ−ジトランジスタ６及びイコライズト
ランジスタ７がリカバリ−制御信号(RC)によってオフす
る。また、リカバリ−制御信号(RC)及び書き込み制御信
号(WE)によって、回路は、書き込み可能な状態になり、
カラム選択信号(CL)によって選択されたディジット線対
(D，-D)にデ−タ入力(DIN)からの信号によって、一方が
ロウレベルに引き下げられ、メモリセルに書き込みが行
われる。
【００２４】リカバリ−制御信号(RC)が再びロウレベル
に戻ると、ディジット線は、プリチャ−ジトランジスタ
６及びイコライズトランジスタ７によってリカバリ−が
行われるが、先に説明したように、メモリセルのノ−ド
が安定するまではワ−ド線は選択状態になっている。そ
して、メモリセルのノ−ド電位が安定する頃にワ−ド線
選択信号(WC)によってワ−ド線は、非選択状態になり、
ディジット線のリカバリ−によって書き込み以前の状態
に戻ることによって、次のリサイクルの読み出し又は書
き込みが行われる。
に戻ると、ディジット線は、プリチャ−ジトランジスタ
６及びイコライズトランジスタ７によってリカバリ−が
行われるが、先に説明したように、メモリセルのノ−ド
が安定するまではワ−ド線は選択状態になっている。そ
して、メモリセルのノ−ド電位が安定する頃にワ−ド線
選択信号(WC)によってワ−ド線は、非選択状態になり、
ディジット線のリカバリ−によって書き込み以前の状態
に戻ることによって、次のリサイクルの読み出し又は書
き込みが行われる。
【００２５】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、書き込み動作時において、ワ−ド線の選
択時間をクロックによって立ち上がる時間から、メモリ
セルの反転を経て、書き込まれたハイレベルが安定する
時間までとし、また、ディジット線のリカバリ−をメモ
リセルが反転した直後から行うことにより、ワ−ド選択
時間とディジット線のリカバリ−時間が重なっているぶ
ん、従来の半導体記憶装置よりも書き込みサイクル時間
が短くなり、高速動作が可能であるという効果を有す
る。
体記憶装置は、書き込み動作時において、ワ−ド線の選
択時間をクロックによって立ち上がる時間から、メモリ
セルの反転を経て、書き込まれたハイレベルが安定する
時間までとし、また、ディジット線のリカバリ−をメモ
リセルが反転した直後から行うことにより、ワ−ド選択
時間とディジット線のリカバリ−時間が重なっているぶ
ん、従来の半導体記憶装置よりも書き込みサイクル時間
が短くなり、高速動作が可能であるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体記憶装置の回路
図。
図。
【図２】図１におけるパルス発生回路の内部回路図。
【図３】本発明の一実施例である半導体記憶装置の動作
波形図。
波形図。
【図４】従来の半導体記憶装置の回路図。
【図５】図４におけるパルス発生回路の内部回路図。
【図６】従来の半導体記憶装置の動作波形図。
１ メモリセル ２ ディジット線対 ３ ワ−ド線 ４ カラム選択スイッチ ５ 書き込みドライバ ６ プリチャ−ジトランジスタ ７ イコライズトランジスタ ８ パルス発生回路 ９ パルス発生回路 １０ 遅延回路 １１ 第１の遅延回路 １２ 第２の遅延回路 Ｒ1，Ｒ2 メモリセルの負荷抵抗 Ｎ、−Ｎ メモリセルのノ−ド Ｔｒ1，Ｔｒ2 セルトランスファトランジスタ Ｔｒ3，Ｔｒ4 セルドライバトランジスタ Ｄ，−Ｄ ディジット線対 ＷＬ ワ−ド線 ＣＬＫ クロック ＲＷ ロウデコ−ダからの入力信号 ＣＬ カラム選択信号 ＷＥ 書き込み制御信号 ＤＩＮ デ−タ入力 ＲＣ リカバリ−制御信号 ＷＣ ワ−ド線選択信号
Claims (1)
- 【請求項１】１本のワード線と１対のディジット線に接
続されたＳＲＡＭメモリセルと、クロック信号に応答し
て前記ワード線の活性／不活性を制御する第１のパルス
信号と前記ディジット線へのプリチャージの活性／不活
性を制御する第２のパルス信号とを生成するパルス発生
回路とを備え、前記パルス発生回路は前記クロック信号
が入力された時に前記第２のパルス信号として前記プリ
チャージを不活性にさせる信号を発生すると共に前記第
１のパルス信号としてロウデコーダからのワード選択信
号を活性させる信号を発生し書き込み制御信号に応答し
て前記デジット線上に送出されたデータを前記メモリセ
ルに書き込ませ、その後、前記メモリセルのノードが前
記データに対応して反転した後から安定する迄の間に前
記第２のパルス信号として前記プリチャージを活性化さ
せる信号を発生し前記メモリセルのノードが安定した後
前記第１のパルス信号として前記ワード線選択信号を不
活性にさせる信号を発生することを特徴とする半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312895A JP3180883B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体記憶装置 |
| US08/631,896 US5712824A (en) | 1995-04-24 | 1996-04-16 | Semiconductor static memory device with pulse generator for reducing write cycle time |
| KR1019960012354A KR100227294B1 (ko) | 1995-04-24 | 1996-04-23 | 기입 사이클 시간을 감소시키기 위해 펄스 발생기를 갖는 반도체 스태틱 메모리 장치 |
| EP96106358A EP0740303B1 (en) | 1995-04-24 | 1996-04-23 | Semiconductor static memory device with pulse generator for reducing write cycle time |
| DE69613751T DE69613751T2 (de) | 1995-04-24 | 1996-04-23 | Statische Halbleiterspeicheranordnung mit Impulsgenerator zur Verminderung des Schreibzyklus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312895A JP3180883B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297978A JPH08297978A (ja) | 1996-11-12 |
| JP3180883B2 true JP3180883B2 (ja) | 2001-06-25 |
Family
ID=14852878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12312895A Expired - Fee Related JP3180883B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5712824A (ja) |
| EP (1) | EP0740303B1 (ja) |
| JP (1) | JP3180883B2 (ja) |
| KR (1) | KR100227294B1 (ja) |
| DE (1) | DE69613751T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483754B1 (en) * | 2001-05-16 | 2002-11-19 | Lsi Logic Corporation | Self-time scheme to reduce cycle time for memories |
| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
| JP2006331568A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | 外部クロック同期半導体記憶装置及びその制御方法 |
| US10127979B2 (en) | 2016-03-11 | 2018-11-13 | Western Digital Technologies, Inc. | Memory cell located pulse generator |
| US10381408B2 (en) | 2016-03-24 | 2019-08-13 | Western Digital Technologies, Inc. | Method to fabricate discrete vertical transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143592A (en) * | 1980-04-09 | 1981-11-09 | Toshiba Corp | Semiconductor memory device |
| US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
| JPH0766665B2 (ja) * | 1988-03-31 | 1995-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| US5404327A (en) * | 1988-06-30 | 1995-04-04 | Texas Instruments Incorporated | Memory device with end of cycle precharge utilizing write signal and data transition detectors |
| JPH0373495A (ja) * | 1989-02-15 | 1991-03-28 | Ricoh Co Ltd | 半導体メモリ装置 |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
-
1995
- 1995-04-24 JP JP12312895A patent/JP3180883B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-16 US US08/631,896 patent/US5712824A/en not_active Expired - Fee Related
- 1996-04-23 EP EP96106358A patent/EP0740303B1/en not_active Expired - Lifetime
- 1996-04-23 KR KR1019960012354A patent/KR100227294B1/ko not_active IP Right Cessation
- 1996-04-23 DE DE69613751T patent/DE69613751T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0740303B1 (en) | 2001-07-11 |
| DE69613751T2 (de) | 2002-05-08 |
| EP0740303A2 (en) | 1996-10-30 |
| US5712824A (en) | 1998-01-27 |
| KR100227294B1 (ko) | 1999-11-01 |
| KR960039000A (ko) | 1996-11-21 |
| JPH08297978A (ja) | 1996-11-12 |
| EP0740303A3 (en) | 1998-12-16 |
| DE69613751D1 (de) | 2001-08-16 |
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