TW201830396A - 具有確定的時間視窗的記憶體裝置 - Google Patents

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Abstract

一種記憶體裝置包括：記憶體陣列，包括用以儲存資料位元的至少一個位元單元；追蹤電路，耦合至所述記憶體陣列，並用以回應於時鐘信號的第一時序邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑；以及控制邏輯電路，包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述時鐘信號的第二時序邊緣與所述致能信號的第三時序邊緣之間選擇較快的時序邊緣來終止所述位元單元的正在進行的操作。

Description

具有確定的時間視窗的記憶體裝置
本發明實施例闡述的技術大體上涉及記憶體裝置，且更具體來說涉及一種具有確定的時間視窗的記憶體裝置。
靜態隨機存取記憶體（static random access memory，SRAM）裝置是一種使用不需要進行刷新的雙穩態電路（bistable circuitry）來儲存資料位元的類型的揮發性（volatile）半導體記憶體。靜態隨機存取記憶體裝置通常包括一或多個記憶體陣列，其中每一陣列包括多個靜態隨機存取記憶體單元。靜態隨機存取記憶體單元通常被稱為位元單元（bit cell），這是因為靜態隨機存取記憶體單元儲存由兩個交叉耦合之反相器的邏輯狀態代表的資訊中的一個位元。每一記憶體陣列包括以行及列的形式排列的多個位元單元。記憶體陣列中的每一位元單元通常包括與電源電壓的連接及與參考電壓的連接。位元線（bit line）上的邏輯信號控制自位元單元進行的讀取及向位元單元進行的寫入，其中字元線（word line）控制位元線與原本浮動的反相器的連接。字元線可沿記憶體陣列的行而耦合至多個位元單元，其中向不同的行提供不同的字元線。
本發明實施例公開一種記憶體裝置。所述記憶體裝置包括：記憶體陣列，包括用以儲存資料位元的至少一個位元單元；追蹤電路，耦合至所述記憶體陣列，並用以回應於時鐘信號的第一時序邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑；以及控制邏輯電路，包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述時鐘信號的第二時序邊緣與所述致能信號的第三時序邊緣之間選擇較快的時序邊緣來終止所述位元單元的正在進行的操作。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容闡述用於實作所述主題的不同特徵的各種示例性實施例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，應理解，當稱一元件“連接至（connected to）”或“耦合至（coupled to）”另一元件時，所述元件可直接連接至或直接耦合至其他元件，抑或可存在一或多個中間元件。
一般來說，當對位元單元進行存取時（例如，在讀取/寫入操作期間），提供字元線脈衝信號來對位元單元的對應的字元線進行置位（assert）。通過對對應的字元線進行置位，可在字元線脈衝信號保持為高邏輯狀態時的持續時間期間對位元單元實行讀取操作或寫入操作。傳統上，字元線脈衝信號的持續時間由向整個靜態隨機存取記憶體裝置提供的全域時鐘信號支配。由此，用於實行操作的時間視窗純粹是由全域時鐘信號的速度（即，頻率）決定。儘管字元線脈衝信號的足夠長的持續時間（例如，字元線脈衝信號的延長的下降邊緣（edge））可確保實行合適的操作，然而可能會引起額外的且不必要的功耗，此會不利地影響整個靜態隨機存取記憶體裝置。為解決這一問題，使用耦合至或整合至靜態隨機存取記憶體裝置的一或多種傳統的追蹤電路來模仿靜態隨機存取記憶體裝置中的用於實行相應的操作的信號路徑，從而通過提供時序追蹤信號來決定字元線脈衝信號的下降邊緣應在何時出現。儘管這種追蹤電路會提供相對準確的用於實行操作的時間視窗，然而，追蹤時序信號一般會包括相當大的（時間）餘量以將變化條件（例如，工藝-電壓-溫度隅角（Process-Voltage-Temperature corners））的最差情形考慮在內。追蹤時序信號可固有地慢於全域時鐘信號。由此，即便提供了快速全域時鐘信號，傳統的追蹤電路仍無法發揮這種優點。因此，傳統的靜態隨機存取記憶體裝置並不完全令人滿意。
本揭露提供包括時序控制引擎的記憶體裝置架構的各種實施例，所述時序控制引擎用以提供用於對記憶體陣列的位元單元實行操作（例如，寫入操作或讀取操作）的準確時間視窗。更具體來說，包含於與記憶體陣列耦合的控制邏輯電路中的時序控制引擎對全域時鐘信號與類比致能信號進行比較來確定所述時間視窗。在某些實施例中，當向整個記憶體裝置提供快速全域時鐘信號時，時序控制引擎可使用上升邊緣並選擇快速全域時鐘信號的下降邊緣來提供所述時間視窗。另一方面，當提供慢速全域時鐘信號時，時序控制引擎可仍使用慢速全域時鐘信號的上升邊緣、但選擇類比致能信號的下降邊緣來提供時間視窗，而非等待慢速全域時鐘信號的下降邊緣的到來。由此，可有利地避免通常在傳統靜態隨機存取記憶體裝置中出現的上述問題（例如，不必要的功耗、使用快速全域時鐘信號時引起的故障等）。
圖1說明根據各種實施例的記憶體裝置100的示例性方塊圖。如圖中所示，記憶體裝置100包括記憶體陣列102、字元線（word line，WL）驅動器104、輸入/輸出（input/output，I/O）電路106、追蹤電路108、及包括時序控制引擎112的控制邏輯電路110。在某些實施例中，記憶體陣列102包括排列成行-列構型的多個位元單元（例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9等）；字元線驅動器104經由一或多條字元線（例如，WL_a、WL_b、WL_c等）耦合至位元單元；輸入/輸出電路106經由一或多條位元線（bit line，BL）（例如，BL_A、BL_B、BL_C等）而耦合至記憶體陣列102；且追蹤電路108耦合於控制邏輯電路110與輸入/輸出電路106之間。以下將更詳細地論述記憶體陣列102的列-行構型，即，位元單元（102-1至102-9）、字元線（WL_a、WL_b、及WL_c）、以及位元線（BL_A、BL_B、及BL_C）。
儘管在圖1所說明的實施例中，為使說明清晰起見，將每一元件示出為單獨的區塊，然而在某些其他實施例中，可將圖1所示元件中的某些或全部整合於一起。舉例來說，追蹤電路108可包括一或多個追蹤位元單元及安置於記憶體陣列102內的對應的字元線及位元線。將針對圖2B論述追蹤電路108的示例性實施例。
在某些實施例中，記憶體陣列102可包括靜態隨機存取記憶體（SRAM）區塊。然而，可將各種記憶體區塊（例如，電阻式隨機存取記憶體（resistance random access memory，RRAM）區塊、動態隨機存取記憶體（dynamic random access memory，DRAM）區塊、磁性隨機存取記憶體（magnetic random access memory，MRAM）區塊等）中的任一者實作成記憶體陣列102，此仍保持處於本發明實施例的範圍內。如上所述，在某些實施例中，記憶體陣列102的位元單元以其中每一列均具有位元線（BL）及位條線（bit bar line，BBL）且每一行均具有字元線（WL）的列-行構型進行排列。更具體來說，每一列的位元線及位條線分別耦合至在這一列中安置的多個位元單元，且這一列中的每一位元單元排列於不同的行中並耦合至各自（不同）的字元線。亦即，記憶體陣列102的每一位元單元耦合至記憶體陣列102的列的位元線、記憶體陣列102的列的位條線、及記憶體陣列102的行的字元線。在某些實施例中，位元線及位條線以在垂直方向上平行的方式排列，且字元線以在水準方向上平行的方式（即，垂直於位元線及位條線）排列。
在圖1所說明的實施例中，在記憶體陣列102中示出9個位元單元（例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、及102-9）。基於以上說明，在記憶體陣列102中相應地示出列''A''、''B''、及''C''，以及行''a''、''b''、及''c''。位元單元102-1、位元單元102-4、及位元單元102-7沿行A排列；位元單元102-2、位元單元102-5、及位元單元102-8沿行B排列；位元單元102-3、位元單元102-6及位元單元102-9沿行C排列；位元單元102-1、位元單元102-2、及位元單元102-3沿列a排列；位元單元102-4、位元單元102-5、及位元單元102-6沿列b排列；且位元單元102-7、位元單元102-8、及位元單元102-9沿列c排列。此外，沿行A排列的位元單元102-1、位元單元102-4、及位元單元102-7均耦合至行A的相應的位元線“BL_A”，且分別耦合至相應行的字元線：WL_a、WL_b、及WL_c；沿行B排列的位元單元102-2、位元單元102-5、及位元單元102-8均耦合至行B的相應的位元線“BL_B”，且分別耦合至相應行的字元線：WL_a、WL_b、及WL_c；沿行C排列的位元單元102-3、位元單元102-6及位元單元102-9均耦合至行C的相應的位元線“BL_C”，且分別耦合至相應行的字元線WL_a、WL_b、及WL_c。
如上所述，記憶體陣列102的沿一行排列的位元單元經由共用字元線而耦合至字元線驅動器104，且記憶體陣列102的沿一列排列的位元單元經由共用位元線而耦合至輸入/輸出電路106的感應放大器。舉例來說，在圖1所說明的實施例中，沿著列“a”的位元單元102-1、位元單元102-2、直至位元單元102-3經由字元線WL_a而耦合至字元線驅動器104；沿著列“b”的位元單元102-4、位元單元102-5、直至位元單元102-6經由字元線WL_b而耦合至字元線驅動器104；且沿著列“c”的位元單元102-7、位元單元102-8直至位元單元102-9經由字元線WL_c而耦合至字元線驅動器104。且沿著行“A”的位元單元102-1、位元單元102-4、直至位元單元102-7經由位元線BL_A而耦合至輸入/輸出電路106的感應放大器106A；沿著行“B”的位元單元102-2、位元單元102-5、直至位元單元102-8經由位元線BL_B而耦合至輸入/輸出電路106的感應放大器106B；且沿著行“C”的位元單元102-3、位元單元102-6、直至位元單元102-9經由位元線BL_B而耦合至輸入/輸出電路106的感應放大器106C。
儘管圖1所說明的實施例示出僅9個位元單元，然而，在記憶體陣列102的實施例中可包含有任意期望數目的位元單元，此仍保持處於本發明實施例的範圍內。由此，可根據記憶體陣列102中的位元的數目來調整列及行（及對應的位元線/位條線及字元線）的數目。此外，為簡潔起見，沿圖1中的記憶體陣列102的相應的列僅示出位元線，而非位元線及位條線兩者。
在某些實施例中，記憶體陣列102的每一位元單元用以儲存/呈現資料位元或單個資料（datum）。可重複地自每一具有相應邏輯狀態（即，邏輯1或邏輯0）的位元單元讀取這種資料位元（即，讀取操作）或將這種資料位元寫入至每一具有相應邏輯狀態的資料位元（即，寫入操作）。在以下論述中，每一位元單元包括6-電晶體（6-transistor，6T）靜態隨機存取記憶體位元單元，此將針對圖2A進行更詳細的論述。
在某些實施例中，控制邏輯電路110用以接收全域時鐘信號101並提供置位信號（assert signal）103來啟動字元線驅動器104及追蹤電路108。這種全域時鐘信號101可被提供至整個記憶體裝置100，或更一般來說，提供至其中嵌有記憶體裝置100的整個裝置，例如微控制器電路、系統晶片電路（system-on-chip，SoC）等。如所屬領域中的技術人員將理解，時鐘信號101可由例如鎖相迴路（phase-locked-loop，PLL）電路等時鐘產生電路提供。在某些實施例中，由控制邏輯電路110提供的置位信號103可為時控信號並包含例如（舉例來說）位址資訊、操作類型（讀取操作或寫入操作）等各種資訊。更具體來說，通過接收置位信號103，字元線驅動器104用以基於位址資訊對對應的字元線（例如，WL_a、WL_b、WL_c等）進行置位，從而使一或多個位元單元耦合至被置位的字元線以被進行讀取或寫入，且儘管所述一或多個位元單元正在進行讀取操作或寫入操作，然而追蹤電路108用以模仿記憶體陣列102的載入（例如，位元線的電阻器-電容器（resistor-capacitor，RC）行為），以提供致能信號（enable signal）105。致能信號105用於啟動分別與正在進行操作的所述一或多個位元單元對應的一或多個感應放大器（例如，106A、106B、106C等）。
此外，根據本發明某些實施例，控制邏輯電路110的時序控制引擎112接收所模仿的致能信號105作為回饋信號，並比較時鐘信號101與所模仿的致能信號105來確定這兩個信號中的哪一者具有較快的下降邊緣。接著由控制邏輯電路110使用所確定的較快的下降邊緣來終止當前操作。由此，可有利地避免由傳統的記憶體裝置所面臨的上述問題（例如，使用快速全球時鐘信號時的故障、耗費額外的且不必要的功率等）。以下將進一步詳細論述所公開的記憶體裝置100的操作細節。在論述記憶體裝置100的操作之前，以下將分別在圖2A及圖2B中論述記憶體102的位元單元的示例性實施例及追蹤電路108的示例性實施例。
現參照圖2A，根據本發明的各種實施例說明了記憶體陣列102的位元單元中的一者（例如，102-1）的電路圖。應注意，由於記憶體陣列102的各個位元單元實質上彼此相似，因此僅說明和論述位元單元102-1的電路圖。如上所述，在本公開內容的某些實施例中，每一位元單元（例如，102-1）包括6電晶體-靜態隨機存取記憶體（6T-SRAM）位元單元。在某些其他實施例中，記憶體陣列102的位元單元可被實作成各種靜態隨機存取記憶體位元單元中的任一者，例如（舉例來說）2電晶體-2電阻器靜態隨機存取記憶體（2T-2R SRAM）位元單元、4電晶體-靜態隨機存取記憶體（4T SRAM）位元單元、8電晶體-靜態隨機存取記憶體（8T SRAM）位元單元、10電晶體-靜態隨機存取記憶體（10T SRAM）位元單元等。在以上提供的實例中，6電晶體-靜態隨機存取記憶體位元單元、2電晶體-2電阻器靜態隨機存取記憶體位元單元、及4電晶體-靜態隨機存取記憶體位元單元通常被稱為“單埠（single-port）”位元單元；8電晶體-靜態隨機存取記憶體位元單元及10電晶體-靜態隨機存取記憶體位元單元通常被稱為“雙埠（double-port）”或“單端（single ended）”位元單元。儘管對本公開內容的實施例的論述涉及單埠位元單元（例如，6電晶體-靜態隨機存取記憶體位元單元），然而應理解，本公開內容的各種實施例也可用於各種單端位元單元中的任一者中。
進一步就6電晶體-靜態隨機存取記憶體位元單元的實施例來說，如圖2A所示，位元單元102-1包括6個電晶體：M1、M2、M3、M4、M5及M6。電晶體M1與電晶體M2形成為第一反相器，且電晶體M3與電晶體M4形成為第二反相器，其中第一反相器與第二反相器耦合至彼此。更具體來說，第一反相器及第二反相器分別耦合於第一電壓參考201與第二電壓參考203之間。一般來說，第一電壓參考201是向記憶體裝置100施加的供應電壓的電壓位準。第一電壓參考201通常被稱為''Vdd''。第二電壓參考203通常被稱為''地''。此外，第一反相器（由電晶體M1與電晶體M2形成）耦合至電晶體M5，且第二反相器（由電晶體M3與電晶體M4形成）耦合至電晶體M6。除了耦合至第一反相器及第二反相器之外，電晶體M5及電晶體M6還分別耦合至字元線“WL_a”並耦合至行A的位元線“BL_A”及位條線“BBL_A”。通常來說，電晶體M1及電晶體M3被稱為位元單元102-1的上拉電晶體；電晶體M2及電晶體M4被稱為位元單元102-1的下拉電晶體；且電晶體M5及電晶體M6被稱為位元單元102-1的存取電晶體。在某些實施例中，電晶體M2、電晶體M4、電晶體M5及電晶體M6分別包括N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體，且電晶體M1及電晶體M3分別包括P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體。儘管圖2A所說明的實施例示出M1至M6是NMOS電晶體或PMOS電晶體，然而，可將適合用於記憶體裝置中的各種電晶體或裝置中的任一者實作成M1至M6中的至少一者，例如（舉例來說）雙載子接面電晶體（bipolar junction transistor，BJT）、高電子移動性電晶體（high-electron-mobility transistor，HEMT）等。
繼續論述位元單元102-1，在某些實施例中，存取電晶體M5及存取電晶體M6分別具有與WL_a耦合的閘極。電晶體M5及電晶體M6的閘極用以經由WL_a接收脈衝信號以相應地允許或阻擋對位元單元102-1的存取，此將在以下進行進一步詳細論述。電晶體M2與電晶體M5在節點205處通過電晶體M2的漏極與電晶體M5的源極而耦合至彼此。節點205進一步耦合至電晶體M1的漏極及節點207。電晶體M4與電晶體M6在節點209處通過電晶體M4的漏極與電晶體M6的源極而耦合至彼此。節點209進一步耦合至電晶體M3的漏極及節點211。
一般來說，當位元單元儲存資料位元時，位元單元的第一節點被配置成處於第一邏輯狀態（邏輯1或邏輯0），且位元單元的第二節點被配置成處於第二邏輯狀態（邏輯0或邏輯1），其中第一邏輯狀態與第二邏輯狀態彼此互補。在某些實施例中，處於第一節點處的第一邏輯狀態是儲存於位元單元中的資料位元的邏輯狀態。舉例來說，在圖2A所說明的實施例中，當位元單元102-1儲存處於邏輯1狀態的資料位元時，節點205被配置成處於邏輯1狀態，且節點209被配置成處於邏輯0狀態。
為了讀取儲存於位元單元102-1中的資料位元的邏輯狀態（即，對位元單元102-1實行讀取操作），在某些實施例中，將BL_A及BBL_A預充電至Vdd（即，邏輯高）。接著通過置位信號（例如，信號103）來置位或啟動WL_a。進而，存取電晶體M5及存取電晶體M6會回應於接收到經由WL_a提供的置位信號而被導通。更具體來說，分別在存取電晶體M5的閘極及存取電晶體M6的閘極處接收到置位信號的上升邊緣，從而導通存取電晶體M5及存取電晶體M6。一旦存取電晶體M5及存取電晶體M6被導通，則相依於資料位元的邏輯狀態，可開始對經預充電的BL_A或經預充電的BBL_A進行放電。接著，BL_A及BBL_A可分別呈現電壓位準以在BL_A與BBL_A之間產生足夠大的電壓差。因此，經耦合的感應放大器（例如，106A）用以使用電壓差的極性來確定資料位元的邏輯狀態是邏輯1還是邏輯0。
根據本發明的各種實施例，在確定時間視窗之後，存取電晶體M5及存取電晶體M6通過置位信號的下降邊緣而被關斷以使位元單元102-1的讀取存取被阻擋。因此，BL_A/BBL_A停止放電。置位信號的下降邊緣是通過比較兩個信號的至少兩個對應的下降邊緣來選擇。在某些實施例中，時間視窗是由時序控制引擎112（圖1所示）來確定，且被定義為置位信號的上升邊緣與下降邊緣之間的持續時間，此將在以下描述中針對圖3A及圖3B進一步詳細論述。在某些實施例中，一旦存取電晶體M5及存取電晶體M6被關斷，讀取操作便終止且位元單元102-1返回至備用模式（stand-by mode），即，BL_A及BBL_A被再次預充電至Vdd。
為了將資料位元寫入至記憶體陣列102的位元單元，實行與上述讀取操作實質上相似的寫入操作。因此，為簡潔起見，在本文中簡要闡述寫入操作且以下論述將涉及記憶體裝置100的讀取操作。在某些實施例中，寫入操作首先將BL_A及BBL_A預充電至Vdd。與讀取操作相似，由置位信號（例如，信號103）將WL_a置位，以使存取電晶體M5及存取電晶體M6回應於接收到置位信號的上升邊緣而被導通。接著BL_A及BBL_A分別被施加邏輯高及邏輯低、或邏輯低及邏輯高，以將邏輯1或邏輯0寫入至資料位元。根據本發明的各種實施例，在被定義為置位信號的上升邊緣與稍後確定的下降邊緣之間的持續時間的所確定時間視窗之後，停止寫入操作。更具體來說，在某些實施例中，寫入操作回應於存取電晶體M5及存取電晶體M6接收到置位信號的下降邊緣而停止。
現參照圖2B，根據本發明各種實施例，說明了追蹤電路108的示意圖。如圖中所示，追蹤電路108包括多個追蹤單元250、及耦合至所述多個追蹤單元250的追蹤控制邏輯電路254。在某些實施例中，追蹤單元250中的每一者實質上相似於記憶體陣列102的位元單元（例如，圖2A所示102-1），且所述多個追蹤單元250排列於虛設行（dummy column）中，所述虛設行也相似於記憶體陣列102的行（例如，行A、行B、行C等）。此外，相似於沿著與共用位元線耦合的單個列的記憶體陣列102的位元單元，除沿著虛設列的所述多個追蹤單元耦合至共用字元線（在下文中為“追蹤字元線（253）”）外，追蹤單元250也耦合至共用位元線（在下文中為“追蹤位元線（251）”）。更具體來說，在某些實施例中，追蹤字元線253耦合至每一追蹤單元的存取電晶體（相似於位元單元102-1的電晶體M5及電晶體M6）。由此，所有的追蹤單元250的存取電晶體可分別回應於接收到經由追蹤字元線253提供的置位信號的上升邊緣及下降邊緣而同時被導通和關斷。以下將進一步詳細論述追蹤電路108的操作的細節。
在某些實施例中，追蹤電路108的部分（即，追蹤單元250、追蹤位元線251、及追蹤字元線253）整合至記憶體陣列102中。進一步就這些實施例來說，記憶體陣列102可包括實質上靠近記憶體陣列102的行（例如，行A）中的任一者排列的至少一個額外的列（例如，虛設列）。所述多個追蹤單元250沿這一額外的列安置，且分別耦合至位元線251，其中追蹤位元線251被選擇成具有與記憶體陣列102的位元線（例如，BL_A、BL_B、BL_C等）的長度實質上相似的長度。在圖2B所說明的實施例中，其中追蹤電路108被安置成相對於記憶體陣列為單獨的電路區塊，追蹤位元線251也可具有與記憶體陣列102的位元線（例如，BL_A、BL_B、BL_C等）的長度實質上相似的長度。
在某些實施例中，追蹤電路108用以模仿在記憶體陣列102中傳播的電信號路徑。更具體來說，如上所述，當對記憶體陣列102的位元單元進行存取（例如，讀取）時，位元單元的對應的字元線首先被置位，且接著經耦合的感應放大器偵測在位元單元的經耦合的位元線與位元單元的經耦合的位元條線之間存在的足夠大的電壓差。由於記憶體陣列102通常包括大量的位元單元（例如，256×256個位元單元），因此記憶體陣列中的每一位元單元的相應的位置可使得每一位元單元具有不同的電信號路徑（例如，位元線/位條線的不同的部分）來傳播電信號（例如，電壓信號）。不同的電信號路徑可具有不同的電阻器-電容器（RC）行為。換句話說，位元單元中的某些位元單元可具有相對較短的電信號路徑，且位元單元中的某些位元單元可具有相對較長的電信號路徑。當位元單元具有短的電信號路徑時，相應地，位元單元可花費較短的時間在其相應的位元線與相應的位條線之間形成足夠大的電壓差；當位元單元具有長的電信號路徑時，位元單元可花費較長的時間在其相應的位元線與相應的位條線之間形成足夠大的電壓差。
為使追蹤電路108模仿在記憶體陣列102中傳播的電信號，在某些實施例中，追蹤單元250均被寫入成同一邏輯狀態，例如邏輯0。相似於位元單元102-1的讀取操作，追蹤位元線251在開始時被預充電至Vdd。然後，追蹤字元線253被置位。在某些實施例中，當追蹤字元線253通過置位信號（例如，信號103）的上升邊緣被置位時，所有追蹤單元250均被允許進行存取，這是由於如上所述所有追蹤單元250的存取電晶體均被導通。由此，經預充電的追蹤位元線251通過追蹤單元250被逐漸放電至邏輯低狀態（例如，接地）。在某些實施例中，追蹤控制邏輯電路254接著被配置成將在追蹤位元線251上存在的電壓信號（例如，251’）轉換成用於啟動輸入/輸出電路106的致能信號105。更具體來說，與經由追蹤字元線253提供的置位信號103相比，致能信號105可包含延遲。由於如上所述，追蹤位元線251的長度被選擇成與記憶體陣列102的位元線的長度實質上相似，因此可模擬整個記憶體陣列102上的標稱電信號路徑。因此，當輸入/輸出電路106通過致能信號105而被啟動時，在位元單元的相應的位元線與位條線之間可能已存在足夠大的電壓差。將針對圖3A及圖3B提供並論述致能信號105的各種示例性波形。
圖3A及圖3B根據本發明的各種實施例分別說明與較慢的致能信號105相比的較快的時鐘信號101及與較快的致能信號105相比的較慢的時鐘信號101的兩個示例性情景。更具體來說，首先參照圖3A，當將時鐘信號101與致能信號105進行比較時，時鐘信號101的下降邊緣（即，101F）比致能信號的下降邊緣（即，105F）出現得早。由此，置位信號103的下降邊緣（即，103F）可被確定成與較快的時鐘信號101的下降邊緣101F對齊。接下來參照圖3B，在某些實施例中，當將時鐘信號101與致能信號105進行比較時，時鐘信號101的下降邊緣（即，101F）比致能信號的下降邊緣（即，105F）出現得晚。由此，置位信號103的下降邊緣（即，103F）可被確定成與較快的致能信號105的下降邊緣105F對齊。由於記憶體裝置100使用時鐘信號101、置位信號103、及致能信號105來實行相應的操作，因此結合圖1、圖2A及圖2B來提供對圖3A及圖3B的以下論述。
在某些實施例中，為了對記憶體陣列102的位元單元（例如，102-1）實行讀取操作或寫入操作，BL_A及BBL_A在開始時被預充電至與邏輯1對應的Vdd。在BL_A及BBL_A被預充電至Vdd之前、同時、或之後，控制邏輯電路110被配置成接收時鐘信號101（圖1所示）。這種時鐘信號101可為用於驅動整個記憶體裝置100的全域時鐘信號。在某些實施例中，當記憶體裝置100在特定模式下運行時，時鐘信號101具有相應的頻率。舉例來說，當記憶體裝置100用於高速應用時，時鐘信號101的頻率可相對高，如圖3A所說明；當記憶體裝置100用於低速應用時，時鐘信號101的頻率可相對低，如圖3B所說明。
在某些實施例中，控制邏輯電路110的時序控制引擎112用以使用時鐘信號101的上升邊緣101R（圖3A及圖3B所示）來構成置位信號103的至少一部分。由此，置位信號103的上升邊緣（即，103R）與上升邊緣101R對齊，如圖3A及圖3B所說明。在某些實施例中，控制信號的上升邊緣103R被提供至字元線驅動器104及追蹤電路108。此外，如上所述，控制信號的上升邊緣103R分別被提供至記憶體陣列102的至少一條被置位的字元線（例如，圖2所示WL_a）及追蹤電路108的追蹤字元線253（圖2B所示），以使位元單元102-1的存取電晶體M5及存取電晶體M6以及所有追蹤單元250的存取電晶體被導通。亦即，位元單元102-1及追蹤電路108被允許實行相應的操作：以上針對圖2A及圖2B所述的讀取操作及模仿操作。一旦追蹤電路108完成模仿操作（即，追蹤位元線251的電壓信號降至邏輯低狀態），則追蹤電路108可提供致能信號105來啟動輸入/輸出電路106。更具體來說，在某些實施例中，如圖3A及圖3B所說明，致能信號105可被提供為脈衝信號，且輸入/輸出電路106回應於接收到致能信號的下降邊緣（即，105F）而被啟動。在某些替代實施例及/或額外的實施例中，致能信號可被提供為各種信號中的任一者，例如週期性時鐘信號。此外，輸入/輸出電路106可回應於接收到致能信號的上升邊緣而被啟動。
如上所述，在某些實施例中，控制邏輯電路110的時序控制引擎112用以比較時鐘信號101的下降邊緣（即，101F）與致能信號105的下降邊緣（即105F），以確定這兩個下降邊緣中的哪一者出現得早。在某些實施例中，時序控制引擎112用以選擇較快的下降邊緣（即，出現較早的下降邊緣）作為置位信號103的下降邊緣（即，103F）。舉例來說，在圖3A所說明的實施例中，當提供快速時鐘信號101時，時序控制引擎112確定下降邊緣101F比下降邊緣105F出現得早，從而使下降邊緣103F與較快的下降邊緣101F對齊。因此，下降邊緣103F（下降邊緣101F）可轉而將WL_a（圖2A所示）及追蹤字元線253（圖2B所示）去啟動，以使得正在由位元單元102-1及追蹤電路108實行的相應的操作被終止。如圖3A所示，BL_A及BBL_A停止被放電，並開始被充電返回至Vdd。亦即，BL_A或BBL_A上存在的電壓位準大約在下降邊緣101F出現的時序處停止降低。相似地，在圖3B所說明的實施例中，當提供慢速時鐘信號101時，時序控制引擎112確定下降邊緣101F比下降邊緣105F出現得晚，從而使下降邊緣103F與較快的下降邊緣105F對齊。由此，下降邊緣103F（下降邊緣105F）可轉而將WL_a（圖2A所示）及追蹤字元線253（圖2B所示）去啟動以使得正在由位元單元102-1及追蹤電路108實行的相應的操作被終止。亦即，BL_A或BBL_A上存在的電壓位準大約在下降邊緣105F出現的時序處停止降低。
概括來說，根據某些實施例，控制邏輯電路110的時序控制引擎112使用全域時鐘信號101的上升邊緣（例如，101R）作為置位信號103的上升邊緣，並選擇全域時鐘信號101的下降邊緣（例如，101F）及所模仿的致能信號105的下降邊緣（例如，105F）作為置位信號103的下降邊緣。由此，相應地確定記憶體裝置100的用於實行相應操作的時間視窗。在實例中，圖3A所說明的時間視窗“TW1”被選擇為自置位信號103的上升邊緣至下降邊緣的持續時間，所述上升邊緣及下降邊緣分別由上升邊緣101R及下降邊緣101F界定。在另一實例中，圖3B所說明的時間視窗“TW2”被選擇為自置位信號103的上升邊緣至置位信號103的下降邊緣的持續時間，所述上升邊緣及下降邊緣分別由上升邊緣101R及下降邊緣105F界定。
圖4說明根據各種實施例的用於在對記憶體裝置100實行操作期間確定時間視窗的方法400的流程圖。在各種實施例中，方法400的操作是由圖1至圖3所說明的相應的元件實行的。出於論述的目的，將結合圖1至圖3闡述方法400的以下實施例。方法400的所說明實施例僅為實例。因此，應理解，各種操作中的任一者可被省略、重新排序、及/或增加，此仍保持處於本發明實施例的範圍內。
根據各種實施例，所述方法首先進行操作402，在操作402中，將記憶體裝置100的位元線（及位條線）以及追蹤位元線預充電至標稱電壓參考（例如，Vdd）。更具體來說，通過記憶體裝置100的預充電電路（圖中未示出）而分別將記憶體裝置100的位元線/位條線及追蹤位元線上的電壓位準預充電至Vdd。在某些替代實施例中，可將位元線及位元條線上的電壓位準預放電至另一標稱電壓參考（nominal voltage reference）（例如，地）。
根據各種實施例，所述方法繼續進行操作404，在操作404中，由記憶體裝置100接收時鐘信號（例如，101）。此時鐘信號101以全域方式提供至整個記憶體裝置100，且可由記憶體裝置100的每一元件使用。更具體來說，所述時鐘信號具有若干對上升邊緣及下降邊緣，其中每一對均相隔一時間週期（即，時鐘信號101的時間週期的一半）。
根據各種實施例，所述方法繼續進行操作406，在操作406中，對記憶體裝置100的字元線驅動器104及追蹤電路108進行致能。更具體來說，控制邏輯電路110的時序控制引擎112用以使用時鐘信號101的上升邊緣作為置位信號103的上升邊緣。響應於接收到置位信號103的上升邊緣，字元線驅動器104可將記憶體陣列102的至少一條具體字元線置位，且可將追蹤電路108的追蹤字元線253置位。由此，沿著被置位的字元線的一或多個位元單元（例如，位元單元102-1）便能夠被讀取或寫入，且追蹤電路108的追蹤單元250便能夠模仿在整個記憶體陣列102中傳播的電信號路徑。因此，與所允許的位元單元102-1耦合的BL_A及/或BBL_A以及追蹤位元線251開始進行放電。接著，在某些實施例中，當將追蹤位元線251放電至邏輯低狀態時，產生致能信號105，且更具體來說，致能信號105的下降邊緣對應於在位元單元102-1的位元線BL_A與位條線BBL_A之間已存在足夠大的電壓差時的所模仿的時序。
根據各種實施例，所述方法繼續進行操作408，在操作408中，比較時鐘信號101的下降邊緣與致能信號105的下降邊緣以確定這兩者中哪一者出現得早。在某些實施例中，在產生致能信號105之後，時序控制引擎112用以在時鐘信號101的下降邊緣與致能信號105的下降邊緣之間選擇較快的下降邊緣，即，這兩者中哪一者首先出現。
根據各種實施例，所述方法繼續進行操作410，在操作410中，使用較快的下降邊緣來終止被置位的位元單元（例如，102-1）及追蹤電路108的相應的正在進行的操作。在某些實施例中，在將較快的下降邊緣選擇成置位信號103的下降邊緣之後，時序控制引擎112使用置位信號103的下降邊緣通過關斷存取電晶體M5及存取電晶體M6（圖2A所示）來終止位元單元102-1的正在進行的操作（即，讀取操作或寫入操作），並終止追蹤電路108的正在進行的操作（即，模仿操作）。更具體來說，在終止正在進行的操作之後，將相應的位元線（例如，記憶體陣列102的BL_A及BBL_A，以及追蹤位元線251）預充電回至Vdd，且記憶體裝置100可返回至備用模式以等待後續操作。
在實施例中，公開了一種記憶體裝置。所述記憶體裝置包括：記憶體陣列、追蹤電路、以及控制邏輯電路。記憶體包括用以儲存資料位元的至少一個位元單元。追蹤電路耦合至所述記憶體陣列，並用以回應於時鐘信號的第一時序邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑。控制邏輯電路包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述時鐘信號的第二時序邊緣與所述致能信號的第三時序邊緣之間選擇較快的時序邊緣來終止所述位元單元的正在進行的操作。
在一些實施例中，所述追蹤電路包括多個追蹤單元、追蹤位元線（BL）以及追蹤字元線（WL）。
在一些實施例中，所述致能信號的所述第三時序邊緣對應於當所述追蹤位元線的電壓位準從邏輯高降至邏輯低時的時序。
在一些實施例中，所述第一時序邊緣對應於所述時鐘信號的上升邊緣，所述第二時序邊緣對應於緊接在所述第一時序邊緣之後發生的所述時鐘信號的下降邊緣，且所述第三時序邊緣對應於所述致能信號的下降邊緣。
在一些實施例中，所述位元單元包括靜態隨機存取記憶體（SRAM）位元單元。
在一些實施例中，所述時鐘信號是由所述記憶體裝置以全域方式使用的全域時鐘信號。
在一些實施例中，所述記憶體裝置進一步包括多個感應放大器，其中所述多個感應放大器中的至少一者耦合至所述位元單元並用以基於在與所述位元單元耦合的位元線（BL）及位條線（BBL）上的電壓位準來讀取所述資料位元的邏輯狀態。
在一些實施例中，所述位元單元耦合至相應的字元線（WL），且其中當所述字元線接收到所述時鐘信號的所述第一時序邊緣時，所述位元單元用以通過對與所述位元單元耦合的位元線（BL）或位條線（BBL）進行放電來實行相應的正在進行的操作。
在一些實施例中，所述時序控制引擎用以使用從所述第二時序邊緣及所述第三時序邊緣選出的較快的時序邊緣、通過停止對所述位元線及所述位條線進行放電來終止所述正在進行的操作。
在另一實施例中，一種記憶體裝置包括：記憶體陣列、追蹤電路、以及控制邏輯電路。記憶體陣列包括用以儲存資料位元的至少一個位元單元。追蹤電路耦合至所述記憶體陣列，且用以回應於全域時鐘信號的上升邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑。控制邏輯電路包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述全域時鐘信號的下降邊緣與所述致能信號的下降邊緣之間選擇較快的下降邊緣來終止所述位元單元的正在進行的操作。
在一些實施例中，所述追蹤電路包括多個追蹤單元、追蹤位元線（BL）以及追蹤字元線（WL）。在一些實施例中，所述致能信號的所述下降邊緣對應於當所述追蹤位元線的電壓位準從邏輯高降至邏輯低時的時序。
在一些實施例中，所述記憶體裝置進一步包括多個感應放大器，其中所述多個感應放大器中的至少一者耦合至所述位元單元並用以基於在與所述位元單元耦合的位元線（BL）及位條線（BBL）上的電壓位準來讀取所述資料位元的邏輯狀態。
在一些實施例中，所述位元單元耦合至相應的字元線（WL），且其中當所述字元線接收到所述全域時鐘信號的所述上升邊緣時，所述位元單元用以通過對與所述位元單元耦合的位元線（BL）或位條線（BBL）進行放電來實行相應的正在進行的操作。
在一些實施例中，所述時序控制引擎用以使用所述較快的時序邊緣、通過停止對所述位元線及所述位條線進行放電來終止所述正在進行的操作。
在一些實施例中，所述時序控制引擎用以使用從所述全域時鐘信號的所述下降邊緣及所述致能信號的所述下降邊緣選出的較快的時序邊緣、通過停止對所述追蹤電路的追蹤位元線進行放電來終止所述正在進行的操作。
在又一實施例中，一種操作記憶體陣列的方法包括：將所述記憶體陣列的位元單元的位元線（BL）及位條線（BBL）以及追蹤電路的追蹤位元線預充電至邏輯高；回應於時鐘信號的上升邊緣而提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑；比較是所述時鐘信號的下降邊緣還是所述致能信號的下降邊緣首先出現；以及，使用首先出現的所述下降邊緣來停止對所述位元單元的所述位元線及所述位條線以及所述追蹤位元線進行的放電。
在一些實施例中，所述方法進一步包括：回應於所述時鐘信號的所述上升邊緣，開始對所述位元單元的所述位元線或所述位條線進行放電。
在一些實施例中，所述方法進一步包括：響應於所述時鐘信號的所述上升邊緣，開始對所述追蹤電路的所述追蹤位元線進行放電。
在一些實施例中，所述方法進一步包括：當所述追蹤位元線從所述邏輯高轉變至邏輯低時，提供所述致能信號的所述下降邊緣。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明實施例的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明實施例作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧記憶體裝置
101‧‧‧全域時鐘信號/時鐘信號/快速時鐘信號
101F‧‧‧時鐘信號的下降邊緣/下降邊緣
101R‧‧‧時鐘信號的上升邊緣/上升邊緣
102‧‧‧記憶體陣列
102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9‧‧‧位元/位元單元
103‧‧‧置位信號/信號
103F‧‧‧置位信號的下降邊緣/下降邊緣
103R‧‧‧置位信號的上升邊緣/控制信號的上升邊緣
104‧‧‧字元線驅動器
105‧‧‧致能信號
105F‧‧‧致能信號的下降邊緣/下降邊緣
106‧‧‧輸入/輸出電路
106A、106B、106C‧‧‧感應放大器
108‧‧‧追蹤電路
110‧‧‧控制邏輯電路
112‧‧‧時序控制引擎
201‧‧‧第一電壓參考
203‧‧‧第二電壓參考
205、207、209、211‧‧‧節點
250‧‧‧追蹤單元
251‧‧‧追蹤位元線
251’‧‧‧電壓信號
253‧‧‧追蹤字元線
254‧‧‧追蹤控制邏輯電路
400‧‧‧方法
402、404、406、408、410‧‧‧操作
A、B、C‧‧‧行
a、b、c‧‧‧列
BBL_A‧‧‧位條線
BL_A‧‧‧行A的相應的位元線/位元線
BL_B‧‧‧行B的相應的位元線/位元線
BL_C‧‧‧行C的相應的位元線/位元線
TW1、TW2‧‧‧時間窗口
M1、M2、M3、M4‧‧‧電晶體
M5、M6‧‧‧電晶體/存取電晶體
WL_a、WL_b、WL_c‧‧‧字元線
圖1說明根據某些實施例的包括與記憶體陣列耦合的時序控制引擎的記憶體裝置的示例性方塊圖。 圖2A說明根據某些實施例的圖1所示記憶體裝置的記憶體位元單元的實施例的示例性電路圖。 圖2B說明根據某些實施例的圖1所示記憶體裝置的追蹤電路的實施例的示意性示意圖。 圖3A說明用於根據某些實施例的操作圖1所示記憶體裝置的多個信號的一組示例性波形。 圖3B說明用於根據某些實施例的操作圖1所示記憶體裝置的多個信號的另一組示例性波形。 圖4說明用於根據各種實施例的操作圖1所示記憶體裝置的方法的流程圖。

Claims (1)

  1. 一種記憶體裝置，其特徵在於，包括： 記憶體陣列，包括用以儲存資料位元的至少一個位元單元； 追蹤電路，耦合至所述記憶體陣列，並用以回應於時鐘信號的第一時序邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑；以及 控制邏輯電路，包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述時鐘信號的第二時序邊緣與所述致能信號的第三時序邊緣之間選擇較快的時序邊緣來終止所述位元單元的正在進行的操作。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355183B2 (en) 2020-08-25 2022-06-07 Taiwan Semiconductor Manufacturing Company Limited Memory device with word line pulse recovery
KR20220154519A (ko) * 2021-05-13 2022-11-22 삼성전자주식회사 전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로
US11727972B2 (en) * 2021-08-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with tracking circuitry for reducing active power

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8976614B2 (en) * 2011-02-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking scheme for memory
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8780652B2 (en) * 2012-03-13 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Signal tracking in write operations of memory cells
US8964492B2 (en) * 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
KR102077067B1 (ko) * 2013-06-25 2020-02-13 삼성전자주식회사 램프 신호 생성기 및 이를 포함하는 이미지 센서
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US10431295B2 (en) 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9281056B2 (en) 2014-06-18 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of using the same
US9218872B1 (en) 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9564211B2 (en) 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9455025B2 (en) 2014-06-27 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same

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