CN108122570A - 具有确定的时间窗口的存储器装置 - Google Patents

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CN108122570A
CN108122570A CN201710177075.0A CN201710177075A CN108122570A CN 108122570 A CN108122570 A CN 108122570A CN 201710177075 A CN201710177075 A CN 201710177075A CN 108122570 A CN108122570 A CN 108122570A
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许国原
林松杰
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Abstract

一种存储器装置包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。

Description

具有确定的时间窗口的存储器装置
[相关申请的交叉参考]
本申请主张于2016年11月30日提出申请的美国临时专利申请第62/428,393号的优先权，所述申请全文并入本文供参考。
技术领域
本专利文件中阐述的技术大体上涉及存储器装置，且更具体来说涉及一种具有确定的时间窗口的存储器装置。
背景技术
静态随机存取存储器(static random access memory，SRAM)装置是一种使用不需要进行刷新的双稳电路(bistable circuitry)来存储数据位的类型的易失性(volatile)半导体存储器。静态随机存取存储器装置通常包括一或多个存储器阵列，其中每一阵列包括多个静态随机存取存储器单元。静态随机存取存储器单元通常被称为位单元，这是因为静态随机存取存储器单元存储由两个交叉耦合的反相器的逻辑状态代表的信息中的一位。每一存储器阵列包括以行及列的形式排列的多个位单元。存储器阵列中的每一位单元通常包括与电源电压的连接及与参考电压的连接。位线(bit line)上的逻辑信号控制自位单元进行的读取及向位单元进行的写入，其中字线(word line)控制位线与原本浮动的反相器的连接。字线可沿存储器阵列的行而耦合至多个位单元，其中向不同的行提供不同的字线。
发明内容
本发明实施例公开一种存储器装置。所述存储器装置包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明根据某些实施例的包括与存储器阵列耦合的时序控制引擎的存储器装置的示例性方块图。
图2A说明根据某些实施例的图1所示存储器装置的存储器位单元的实施例的示例性电路图。
图2B说明根据某些实施例的图1所示存储器装置的跟踪电路的实施例的示意性示意图。
图3A说明用于根据某些实施例的操作图1所示存储器装置的多个信号的一组示例性波形。
图3B说明用于根据某些实施例的操作图1所示存储器装置的多个信号的另一组示例性波形。
图4说明用于根据各种实施例的操作图1所示存储器装置的方法的流程图。
附图标号说明
100：存储器装置；
101：全局时钟信号/时钟信号/快速时钟信号；
101F：时钟信号的下降边沿/下降边沿；
101R：时钟信号的上升边沿/上升边沿；
102：存储器阵列；
102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9：位/位单元；
103：置位信号/信号；
103F：置位信号的下降边沿/下降边沿；
103R：置位信号的上升边沿/控制信号的上升边沿；
104：字线驱动器；
105：使能信号；
105F：使能信号的下降边沿/下降边沿；
106：输入/输出电路；
106A、106B、106C：感测放大器；
108：跟踪电路；
110：控制逻辑电路；
112：时序控制引擎；
201：第一电压参考；
203：第二电压参考；
205、207、209、211：节点；
250：跟踪单元；
251：跟踪位线；
251’：电压信号；
253：跟踪字线；
254：跟踪控制逻辑电路；
400：方法；
402、404、406、408、410：操作；
a、b、c：行；
A、B、C：列；
BBL_A：位条线；
BL_A：列A的相应的位线/位线；
BL_B：列B的相应的位线/位线；
BL_C：列C的相应的位线/位线；
TW1、TW2：时间窗口；
M1、M2、M3、M4：晶体管；
M5、M6：晶体管/存取晶体管；
WL_a、WL_b、WL_c：字线。
具体实施方式
以下公开内容阐述用于实作所述主题的不同特征的各种示例性实施例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当称一元件“连接至(connected to)”或“耦合至(coupled to)”另一元件时，所述元件可直接连接至或直接耦合至其他元件，抑或可存在一或多个中间元件。
一般来说，当对位单元进行存取时(例如，在读取/写入操作期间)，提供字线脉冲信号来对位单元的对应的字线进行置位(assert)。通过对对应的字线进行置位，可在字线脉冲信号保持为高逻辑状态时的持续时间期间对位单元实行读取操作或写入操作。传统上，字线脉冲信号的持续时间由向整个静态随机存取存储器装置提供的全局时钟信号支配。由此，用于实行操作的时间窗口纯粹是由全局时钟信号的速度(即，频率)决定。尽管字线脉冲信号的足够长的持续时间(例如，字线脉冲信号的延长的下降边沿(edge))可确保实行合适的操作，然而可能会引起额外的且不必要的功耗，此会不利地影响整个静态随机存取存储器装置。为解决这一问题，使用耦合至或整合至静态随机存取存储器装置的一或多种传统的跟踪电路来模仿静态随机存取存储器装置中的用于实行相应的操作的信号路径，从而通过提供时序跟踪信号来决定字线脉冲信号的下降边沿应在何时出现。尽管这种跟踪电路会提供相对准确的用于实行操作的时间窗口，然而，跟踪时序信号一般会包括相当大的(时间)余量以将变化条件(例如，工艺-电压-温度隅角(Process-Voltage-Temperaturecorners))的最差情形考虑在内。跟踪时序信号可固有地慢于全局时钟信号。由此，即便提供了快速全局时钟信号，传统的跟踪电路仍无法发挥这种优点。因此，传统的静态随机存取存储器装置并不完全令人满意。
本揭露提供包括时序控制引擎的存储器装置架构的各种实施例，所述时序控制引擎用以提供用于对存储器阵列的位单元实行操作(例如，写入操作或读取操作)的准确时间窗口。更具体来说，包含于与存储器阵列耦合的控制逻辑电路中的时序控制引擎对全局时钟信号与模拟使能信号进行比较来确定所述时间窗口。在某些实施例中，当向整个存储器装置提供快速全局时钟信号时，时序控制引擎可使用上升边沿并选择快速全局时钟信号的下降边沿来提供所述时间窗口。另一方面，当提供慢速全局时钟信号时，时序控制引擎可仍使用慢速全局时钟信号的上升边沿、但选择模拟使能信号的下降边沿来提供时间窗口，而非等待慢速全局时钟信号的下降边沿的到来。由此，可有利地避免通常在传统静态随机存取存储器装置中出现的上述问题(例如，不必要的功耗、使用快速全局时钟信号时引起的故障等)。
图1说明根据各种实施例的存储器装置100的示例性方块图。如图中所示，存储器装置100包括存储器阵列102、字线(word line，WL)驱动器104、输入/输出(input/output，I/O)电路106、跟踪电路108、及包括时序控制引擎112的控制逻辑电路110。在某些实施例中，存储器阵列102包括排列成列-行构型的多个位单元(例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9等)；字线驱动器104经由一或多条字线(例如，WL_a、WL_b、WL_c等)耦合至位单元；输入/输出电路106经由一或多条位线(bit line，BL)(例如，BL_A、BL_B、BL_C等)而耦合至存储器阵列102；且跟踪电路108耦合于控制逻辑电路110与输入/输出电路106之间。以下将更详细地论述存储器阵列102的列-行构型，即，位单元(102-1至102-9)、字线(WL_a、WL_b、及WL_c)、以及位线(BL_A、BL_B、及BL_C)。
尽管在图1所说明的实施例中，为使说明清晰起见，将每一组件示出为单独的区块，然而在某些其他实施例中，可将图1所示组件中的某些或全部整合于一起。举例来说，跟踪电路108可包括一或多个跟踪位单元及安置于存储器阵列102内的对应的字线及位线。将针对图2B论述跟踪电路108的示例性实施例。
在某些实施例中，存储器阵列102可包括静态随机存取存储器(SRAM)区块。然而，可将各种存储器区块(例如，电阻式随机存取存储器(resistance random access memory，RRAM)区块、动态随机存取存储器(dynamic random access memory，DRAM)区块、磁性随机存取存储器(magnetic random access memory，MRAM)区块等)中的任一者实作成存储器阵列102，此仍保持处于本发明实施例的范围内。如上所述，在某些实施例中，存储器阵列102的位单元以其中每一列均具有位线(BL)及位条线(bit bar line，BBL)且每一行均具有字线(WL)的列-行构型进行排列。更具体来说，每一列的位线及位条线分别耦合至在这一列中安置的多个位单元，且这一列中的每一位单元排列于不同的行中并耦合至各自(不同)的字线。亦即，存储器阵列102的每一位单元耦合至存储器阵列102的列的位线、存储器阵列102的列的位条线、及存储器阵列102的行的字线。在某些实施例中，位线及位条线以在垂直方向上平行的方式排列，且字线以在水平方向上平行的方式(即，垂直于位线及位条线)排列。
在图1所说明的实施例中，在存储器阵列102中示出9个位单元(例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、及102-9)。基于以上说明，在存储器阵列102中相应地示出列”A”、”B”、及”C”，以及行”a”、”b”、及”c”。位单元102-1、位单元102-4、及位单元102-7沿列A排列；位单元102-2、位单元102-5、及位单元102-8沿列B排列；位单元102-3、位单元102-6及位单元102-9沿列C排列；位单元102-1、位单元102-2、及位单元102-3沿行a排列；位单元102-4、位单元102-5、及位单元102-6沿行b排列；且位单元102-7、位单元102-8、及位单元102-9沿行c排列。此外，沿列A排列的位单元102-1、位单元102-4、及位单元102-7均耦合至列A的相应的位线“BL_A”，且分别耦合至相应行的字线：WL_a、WL_b、及WL_c；沿列B排列的位单元102-2、位单元102-5、及位单元102-8均耦合至列B的相应的位线“BL_B”，且分别耦合至相应行的字线：WL_a、WL_b、及WL_c；沿列C排列的位单元102-3、位单元102-6及位单元102-9均耦合至列C的相应的位线“BL_C”，且分别耦合至相应行的字线WL_a、WL_b、及WL_c。
如上所述，存储器阵列102的沿一行排列的位单元经由共用字线而耦合至字线驱动器104，且存储器阵列102的沿一列排列的位单元经由共用位线而耦合至输入/输出电路106的感测放大器。举例来说，在图1所说明的实施例中，沿着行“a”的位单元102-1、位单元102-2、直至位单元102-3经由字线WL_a而耦合至字线驱动器104；沿着行“b”的位单元102-4、位单元102-5、直至位单元102-6经由字线WL_b而耦合至字线驱动器104；且沿着行“c”的位单元102-7、位单元102-8直至位单元102-9经由字线WL_c而耦合至字线驱动器104。且沿着列“A”的位单元102-1、位单元102-4、直至位单元102-7经由位线BL_A而耦合至输入/输出电路106的感测放大器106A；沿着列“B”的位单元102-2、位单元102-5、直至位单元102-8经由位线BL_B而耦合至输入/输出电路106的感测放大器106B；且沿着列“C”的位单元102-3、位单元102-6、直至位单元102-9经由位线BL_B而耦合至输入/输出电路106的感测放大器106C。
尽管图1所说明的实施例示出仅9个位单元，然而，在存储器阵列102的实施例中可包含有任意期望数目的位单元，此仍保持处于本发明实施例的范围内。由此，可根据存储器阵列102中的位的数目来调整列及行(及对应的位线/位条线及字线)的数目。此外，为简洁起见，沿图1中的存储器阵列102的相应的列仅示出位线，而非位线及位条线两者。
在某些实施例中，存储器阵列102的每一位单元用以存储/呈现数据位或单个数据(datum)。可重复地自每一具有相应逻辑状态(即，逻辑1或逻辑0)的位单元读取这种数据位(即，读取操作)或将这种数据位写入至每一具有相应逻辑状态的数据位(即，写入操作)。在以下论述中，每一位单元包括6-晶体管(6-transistor，6T)静态随机存取存储器位单元，此将针对图2A进行更详细的论述。
在某些实施例中，控制逻辑电路110用以接收全局时钟信号101并提供置位信号(assert signal)103来激活字线驱动器104及跟踪电路108。这种全局时钟信号101可被提供至整个存储器装置100，或更一般来说，提供至其中嵌有存储器装置100的整个装置，例如微控制器电路、系统芯片电路(system-on-chip，SoC)等。如所属领域中的技术人员将理解，时钟信号101可由例如锁相回路(phase-locked-loop，PLL)电路等时钟产生电路提供。在某些实施例中，由控制逻辑电路110提供的置位信号103可为时控信号并包含例如(举例来说)地址信息、操作类型(读取操作或写入操作)等各种信息。更具体来说，通过接收置位信号103，字线驱动器104用以基于地址信息对对应的字线(例如，WL_a、WL_b、WL_c等)进行置位，从而使一或多个位单元耦合至被置位的字线以被进行读取或写入，且尽管所述一或多个位单元正在进行读取操作或写入操作，然而跟踪电路108用以模仿存储器阵列102的加载(例如，位线的电阻器-电容器(resistor-capacitor，RC)行为)，以提供使能信号(enablesignal)105。使能信号105用于激活分别与正在进行操作的所述一或多个位单元对应的一或多个感测放大器(例如，106A、106B、106C等)。
此外，根据本发明某些实施例，控制逻辑电路110的时序控制引擎112接收所模仿的使能信号105作为反馈信号，并比较时钟信号101与所模仿的使能信号105来确定这两个信号中的哪一者具有较快的下降边沿。接着由控制逻辑电路110使用所确定的较快的下降边沿来终止当前操作。由此，可有利地避免由传统的存储器装置所面临的上述问题(例如，使用快速全球时钟信号时的故障、耗费额外的且不必要的功率等)。以下将进一步详细论述所公开的存储器装置100的操作细节。在论述存储器装置100的操作之前，以下将分别在图2A及图2B中论述存储器102的位单元的示例性实施例及跟踪电路108的示例性实施例。
现参照图2A，根据本发明的各种实施例说明了存储器阵列102的位单元中的一者(例如，102-1)的电路图。应注意，由于存储器阵列102的各个位单元实质上彼此相似，因此仅说明和论述位单元102-1的电路图。如上所述，在本公开内容的某些实施例中，每一位单元(例如，102-1)包括6晶体管-静态随机存取存储器(6T-SRAM)位单元。在某些其他实施例中，存储器阵列102的位单元可被实作成各种静态随机存取存储器位单元中的任一者，例如(举例来说)2晶体管-2电阻器静态随机存取存储器(2T-2R SRAM)位单元、4晶体管-静态随机存取存储器(4T SRAM)位单元、8晶体管-静态随机存取存储器(8T SRAM)位单元、10晶体管-静态随机存取存储器(10T SRAM)位单元等。在以上提供的实例中，6晶体管-静态随机存取存储器位单元、2晶体管-2电阻器静态随机存取存储器位单元、及4晶体管-静态随机存取存储器位单元通常被称为“单端口(single-port)”位单元；8晶体管-静态随机存取存储器位单元及10晶体管-静态随机存取存储器位单元通常被称为“双端口(double-port)”或“单端(single ended)”位单元。尽管对本公开内容的实施例的论述涉及单端口位单元(例如，6晶体管-静态随机存取存储器位单元)，然而应理解，本公开内容的各种实施例也可用于各种单端位单元中的任一者中。
进一步就6晶体管-静态随机存取存储器位单元的实施例来说，如图2A所示，位单元102-1包括6个晶体管：M1、M2、M3、M4、M5及M6。晶体管M1与晶体管M2形成为第一反相器，且晶体管M3与晶体管M4形成为第二反相器，其中第一反相器与第二反相器耦合至彼此。更具体来说，第一反相器及第二反相器分别耦合于第一电压参考201与第二电压参考203之间。一般来说，第一电压参考201是向存储器装置100施加的供应电压的电压电平。第一电压参考201通常被称为”Vdd”。第二电压参考203通常被称为”地”。此外，第一反相器(由晶体管M1与晶体管M2形成)耦合至晶体管M5，且第二反相器(由晶体管M3与晶体管M4形成)耦合至晶体管M6。除了耦合至第一反相器及第二反相器之外，晶体管M5及晶体管M6还分别耦合至字线“WL_a”并耦合至列A的位线“BL_A”及位条线“BBL_A”。通常来说，晶体管M1及晶体管M3被称为位单元102-1的上拉晶体管；晶体管M2及晶体管M4被称为位单元102-1的下拉晶体管；且晶体管M5及晶体管M6被称为位单元102-1的存取晶体管。在某些实施例中，晶体管M2、晶体管M4、晶体管M5及晶体管M6分别包括N型金属氧化物半导体(N-type metal oxidesemiconductor，NMOS)晶体管，且晶体管M1及晶体管M3分别包括P型金属氧化物半导体(P-type metal oxide semiconductor，PMOS)晶体管。尽管图2A所说明的实施例示出M1至M6是NMOS晶体管或PMOS晶体管，然而，可将适合用于存储器装置中的各种晶体管或装置中的任一者实作成M1至M6中的至少一者，例如(举例来说)双极结型晶体管(bipolar junctiontransistor，BJT)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)等。
继续论述位单元102-1，在某些实施例中，存取晶体管M5及存取晶体管M6分别具有与WL_a耦合的栅极。晶体管M5及晶体管M6的栅极用以经由WL_a接收脉冲信号以相应地允许或阻挡对位单元102-1的存取，此将在以下进行进一步详细论述。晶体管M2与晶体管M5在节点205处通过晶体管M2的漏极与晶体管M5的源极而耦合至彼此。节点205进一步耦合至晶体管M1的漏极及节点207。晶体管M4与晶体管M6在节点209处通过晶体管M4的漏极与晶体管M6的源极而耦合至彼此。节点209进一步耦合至晶体管M3的漏极及节点211。
一般来说，当位单元存储数据位时，位单元的第一节点被配置成处于第一逻辑状态(逻辑1或逻辑0)，且位单元的第二节点被配置成处于第二逻辑状态(逻辑0或逻辑1)，其中第一逻辑状态与第二逻辑状态彼此互补。在某些实施例中，处于第一节点处的第一逻辑状态是存储于位单元中的数据位的逻辑状态。举例来说，在图2A所说明的实施例中，当位单元102-1存储处于逻辑1状态的数据位时，节点205被配置成处于逻辑1状态，且节点209被配置成处于逻辑0状态。
为了读取存储于位单元102-1中的数据位的逻辑状态(即，对位单元102-1实行读取操作)，在某些实施例中，将BL_A及BBL_A预充电至Vdd(即，逻辑高)。接着通过置位信号(例如，信号103)来置位或激活WL_a。进而，存取晶体管M5及存取晶体管M6会响应于接收到经由WL_a提供的置位信号而被导通。更具体来说，分别在存取晶体管M5的栅极及存取晶体管M6的栅极处接收到置位信号的上升边沿，从而导通存取晶体管M5及存取晶体管M6。一旦存取晶体管M5及存取晶体管M6被导通，则相依于数据位的逻辑状态，可开始对经预充电的BL_A或经预充电的BBL_A进行放电。接着，BL_A及BBL_A可分别呈现电压电平以在BL_A与BBL_A之间产生足够大的电压差。因此，经耦合的感测放大器(例如，106A)用以使用电压差的极性来确定数据位的逻辑状态是逻辑1还是逻辑0。
根据本发明的各种实施例，在确定时间窗口之后，存取晶体管M5及存取晶体管M6通过置位信号的下降边沿而被关断以使位单元102-1的读取存取被阻挡。因此，BL_A/BBL_A停止放电。置位信号的下降边沿是通过比较两个信号的至少两个对应的下降边沿来选择。在某些实施例中，时间窗口是由时序控制引擎112(图1所示)来确定，且被定义为置位信号的上升边沿与下降边沿之间的持续时间，此将在以下描述中针对图3A及图3B进一步详细论述。在某些实施例中，一旦存取晶体管M5及存取晶体管M6被关断，读取操作便终止且位单元102-1返回至备用模式(stand-by mode)，即，BL_A及BBL_A被再次预充电至Vdd。
为了将数据位写入至存储器阵列102的位单元，实行与上述读取操作实质上相似的写入操作。因此，为简洁起见，在本文中简要阐述写入操作且以下论述将涉及存储器装置100的读取操作。在某些实施例中，写入操作首先将BL_A及BBL_A预充电至Vdd。与读取操作相似，由置位信号(例如，信号103)将WL_a置位，以使存取晶体管M5及存取晶体管M6响应于接收到置位信号的上升边沿而被导通。接着BL_A及BBL_A分别被施加逻辑高及逻辑低、或逻辑低及逻辑高，以将逻辑1或逻辑0写入至数据位。根据本发明的各种实施例，在被定义为置位信号的上升边沿与稍后确定的下降边沿之间的持续时间的所确定时间窗口之后，停止写入操作。更具体来说，在某些实施例中，写入操作响应于存取晶体管M5及存取晶体管M6接收到置位信号的下降边沿而停止。
现参照图2B，根据本发明各种实施例，说明了跟踪电路108的示意图。如图中所示，跟踪电路108包括多个跟踪单元250、及耦合至所述多个跟踪单元250的跟踪控制逻辑电路254。在某些实施例中，跟踪单元250中的每一者实质上相似于存储器阵列102的位单元(例如，图2A所示102-1)，且所述多个跟踪单元250排列于虚设列(dummy column)中，所述虚设列也相似于存储器阵列102的列(例如，列A、列B、列C等)。此外，相似于沿着与共用位线耦合的单个列的存储器阵列102的位单元，除沿着虚设列的所述多个跟踪单元耦合至共用字线(在下文中为“跟踪字线(253)”)外，跟踪单元250也耦合至共用位线(在下文中为“跟踪位线(251)”)。更具体来说，在某些实施例中，跟踪字线253耦合至每一跟踪单元的存取晶体管(相似于位单元102-1的晶体管M5及晶体管M6)。由此，所有的跟踪单元250的存取晶体管可分别响应于接收到经由跟踪字线253提供的置位信号的上升边沿及下降边沿而同时被导通和关断。以下将进一步详细论述跟踪电路108的操作的细节。
在某些实施例中，跟踪电路108的部分(即，跟踪单元250、跟踪位线251、及跟踪字线253)整合至存储器阵列102中。进一步就这些实施例来说，存储器阵列102可包括实质上靠近存储器阵列102的列(例如，列A)中的任一者排列的至少一个额外的列(例如，虚设列)。所述多个跟踪单元250沿这一额外的列安置，且分别耦合至位线251，其中跟踪位线251被选择成具有与存储器阵列102的位线(例如，BL_A、BL_B、BL_C等)的长度实质上相似的长度。在图2B所说明的实施例中，其中跟踪电路108被安置成相对于存储器阵列为单独的电路区块，跟踪位线251也可具有与存储器阵列102的位线(例如，BL_A、BL_B、BL_C等)的长度实质上相似的长度。
在某些实施例中，跟踪电路108用以模仿在存储器阵列102中传播的电信号路径。更具体来说，如上所述，当对存储器阵列102的位单元进行存取(例如，读取)时，位单元的对应的字线首先被置位，且接着经耦合的感测放大器侦测在位单元的经耦合的位线与位单元的经耦合的位条线之间存在的足够大的电压差。由于存储器阵列102通常包括大量的位单元(例如，256×256个位单元)，因此存储器阵列中的每一位单元的相应的位置可使得每一位单元具有不同的电信号路径(例如，位线/位条线的不同的部分)来传播电信号(例如，电压信号)。不同的电信号路径可具有不同的电阻器-电容器(RC)行为。换句话说，位单元中的某些位单元可具有相对较短的电信号路径，且位单元中的某些位单元可具有相对较长的电信号路径。当位单元具有短的电信号路径时，相应地，位单元可花费较短的时间在其相应的位线与相应的位条线之间形成足够大的电压差；当位单元具有长的电信号路径时，位单元可花费较长的时间在其相应的位线与相应的位条线之间形成足够大的电压差。
为使跟踪电路108模仿在存储器阵列102中传播的电信号，在某些实施例中，跟踪单元250均被写入成同一逻辑状态，例如逻辑0。相似于位单元102-1的读取操作，跟踪位线251在开始时被预充电至Vdd。然后，跟踪字线253被置位。在某些实施例中，当跟踪字线253通过置位信号(例如，信号103)的上升边沿被置位时，所有跟踪单元250均被允许进行存取，这是由于如上所述所有跟踪单元250的存取晶体管均被导通。由此，经预充电的跟踪位线251通过跟踪单元250被逐渐放电至逻辑低状态(例如，接地)。在某些实施例中，跟踪控制逻辑电路254接着被配置成将在跟踪位线251上存在的电压信号(例如，251’)转换成用于激活输入/输出电路106的使能信号105。更具体来说，与经由跟踪字线253提供的置位信号103相比，使能信号105可包含延迟。由于如上所述，跟踪位线251的长度被选择成与存储器阵列102的位线的长度实质上相似，因此可模拟整个存储器阵列102上的标称电信号路径。因此，当输入/输出电路106通过使能信号105而被激活时，在位单元的相应的位线与位条线之间可能已存在足够大的电压差。将针对图3A及图3B提供并论述使能信号105的各种示例性波形。
图3A及图3B根据本发明的各种实施例分别说明与较慢的使能信号105相比的较快的时钟信号101及与较快的使能信号105相比的较慢的时钟信号101的两个示例性情景。更具体来说，首先参照图3A，当将时钟信号101与使能信号105进行比较时，时钟信号101的下降边沿(即，101F)比使能信号的下降边沿(即，105F)出现得早。由此，置位信号103的下降边沿(即，103F)可被确定成与较快的时钟信号101的下降边沿101F对齐。接下来参照图3B，在某些实施例中，当将时钟信号101与使能信号105进行比较时，时钟信号101的下降边沿(即，101F)比使能信号的下降边沿(即，105F)出现得晚。由此，置位信号103的下降边沿(即，103F)可被确定成与较快的使能信号105的下降边沿105F对齐。由于存储器装置100使用时钟信号101、置位信号103、及使能信号105来实行相应的操作，因此结合图1、图2A及图2B来提供对图3A及图3B的以下论述。
在某些实施例中，为了对存储器阵列102的位单元(例如，102-1)实行读取操作或写入操作，BL_A及BBL_A在开始时被预充电至与逻辑1对应的Vdd。在BL_A及BBL_A被预充电至Vdd之前、同时、或之后，控制逻辑电路110被配置成接收时钟信号101(图1所示)。这种时钟信号101可为用于驱动整个存储器装置100的全局时钟信号。在某些实施例中，当存储器装置100在特定模式下运行时，时钟信号101具有相应的频率。举例来说，当存储器装置100用于高速应用时，时钟信号101的频率可相对高，如图3A所说明；当存储器装置100用于低速应用时，时钟信号101的频率可相对低，如图3B所说明。
在某些实施例中，控制逻辑电路110的时序控制引擎112用以使用时钟信号101的上升边沿101R(图3A及图3B所示)来构成置位信号103的至少一部分。由此，置位信号103的上升边沿(即，103R)与上升边沿101R对齐，如图3A及图3B所说明。在某些实施例中，控制信号的上升边沿103R被提供至字线驱动器104及跟踪电路108。此外，如上所述，控制信号的上升边沿103R分别被提供至存储器阵列102的至少一条被置位的字线(例如，图2所示WL_a)及跟踪电路108的跟踪字线253(图2B所示)，以使位单元102-1的存取晶体管M5及存取晶体管M6以及所有跟踪单元250的存取晶体管被导通。亦即，位单元102-1及跟踪电路108被允许实行相应的操作：以上针对图2A及图2B所述的读取操作及模仿操作。一旦跟踪电路108完成模仿操作(即，跟踪位线251的电压信号降至逻辑低状态)，则跟踪电路108可提供使能信号105来激活输入/输出电路106。更具体来说，在某些实施例中，如图3A及图3B所说明，使能信号105可被提供为脉冲信号，且输入/输出电路106响应于接收到使能信号的下降边沿(即，105F)而被激活。在某些替代实施例及/或额外的实施例中，使能信号可被提供为各种信号中的任一者，例如周期性时钟信号。此外，输入/输出电路106可响应于接收到使能信号的上升边沿而被激活。
如上所述，在某些实施例中，控制逻辑电路110的时序控制引擎112用以比较时钟信号101的下降边沿(即，101F)与使能信号105的下降边沿(即105F)，以确定这两个下降边沿中的哪一者出现得早。在某些实施例中，时序控制引擎112用以选择较快的下降边沿(即，出现较早的下降边沿)作为置位信号103的下降边沿(即，103F)。举例来说，在图3A所说明的实施例中，当提供快速时钟信号101时，时序控制引擎112确定下降边沿101F比下降边沿105F出现得早，从而使下降边沿103F与较快的下降边沿101F对齐。因此，下降边沿103F(下降边沿101F)可转而将WL_a(图2A所示)及跟踪字线253(图2B所示)去激活，以使得正在由位单元102-1及跟踪电路108实行的相应的操作被终止。如图3A所示，BL_A及BBL_A停止被放电，并开始被充电返回至Vdd。亦即，BL_A或BBL_A上存在的电压电平大约在下降边沿101F出现的时序处停止降低。相似地，在图3B所说明的实施例中，当提供慢速时钟信号101时，时序控制引擎112确定下降边沿101F比下降边沿105F出现得晚，从而使下降边沿103F与较快的下降边沿105F对齐。由此，下降边沿103F(下降边沿105F)可转而将WL_a(图2A所示)及跟踪字线253(图2B所示)去激活以使得正在由位单元102-1及跟踪电路108实行的相应的操作被终止。亦即，BL_A或BBL_A上存在的电压电平大约在下降边沿105F出现的时序处停止降低。
概括来说，根据某些实施例，控制逻辑电路110的时序控制引擎112使用全局时钟信号101的上升边沿(例如，101R)作为置位信号103的上升边沿，并选择全局时钟信号101的下降边沿(例如，101F)及所模仿的使能信号105的下降边沿(例如，105F)作为置位信号103的下降边沿。由此，相应地确定存储器装置100的用于实行相应操作的时间窗口。在实例中，图3A所说明的时间窗口“TW1”被选择为自置位信号103的上升边沿至下降边沿的持续时间，所述上升边沿及下降边沿分别由上升边沿101R及下降边沿101F界定。在另一实例中，图3B所说明的时间窗口“TW2”被选择为自置位信号103的上升边沿至置位信号103的下降边沿的持续时间，所述上升边沿及下降边沿分别由上升边沿101R及下降边沿105F界定。
图4说明根据各种实施例的用于在对存储器装置100实行操作期间确定时间窗口的方法400的流程图。在各种实施例中，方法400的操作是由图1至图3所说明的相应的组件实行的。出于论述的目的，将结合图1至图3阐述方法400的以下实施例。方法400的所说明实施例仅为实例。因此，应理解，各种操作中的任一者可被省略、重新排序、及/或增加，此仍保持处于本发明实施例的范围内。
根据各种实施例，所述方法首先进行操作402，在操作402中，将存储器装置100的位线(及位条线)以及跟踪位线预充电至标称电压参考(例如，Vdd)。更具体来说，通过存储器装置100的预充电电路(图中未示出)而分别将存储器装置100的位线/位条线及跟踪位线上的电压电平预充电至Vdd。在某些替代实施例中，可将位线及位条线上的电压电平预放电至另一标称电压参考(nominal voltage reference)(例如，地)。
根据各种实施例，所述方法继续进行操作404，在操作404中，由存储器装置100接收时钟信号(例如，101)。此时钟信号101以全局方式提供至整个存储器装置100，且可由存储器装置100的每一组件使用。更具体来说，所述时钟信号具有若干对上升边沿及下降边沿，其中每一对均相隔一时间周期(即，时钟信号101的时间周期的一半)。
根据各种实施例，所述方法继续进行操作406，在操作406中，对存储器装置100的字线驱动器104及跟踪电路108进行使能。更具体来说，控制逻辑电路110的时序控制引擎112用以使用时钟信号101的上升边沿作为置位信号103的上升边沿。响应于接收到置位信号103的上升边沿，字线驱动器104可将存储器阵列102的至少一条具体字线置位，且可将跟踪电路108的跟踪字线253置位。由此，沿着被置位的字线的一或多个位单元(例如，位单元102-1)便能够被读取或写入，且跟踪电路108的跟踪单元250便能够模仿在整个存储器阵列102中传播的电信号路径。因此，与所允许的位单元102-1耦合的BL_A及/或BBL_A以及跟踪位线251开始进行放电。接着，在某些实施例中，当将跟踪位线251放电至逻辑低状态时，产生使能信号105，且更具体来说，使能信号105的下降边沿对应于在位单元102-1的位线BL_A与位条线BBL_A之间已存在足够大的电压差时的所模仿的时序。
根据各种实施例，所述方法继续进行操作408，在操作408中，比较时钟信号101的下降边沿与使能信号105的下降边沿以确定这两者中哪一者出现得早。在某些实施例中，在产生使能信号105之后，时序控制引擎112用以在时钟信号101的下降边沿与使能信号105的下降边沿之间选择较快的下降边沿，即，这两者中哪一者首先出现。
根据各种实施例，所述方法继续进行操作410，在操作410中，使用较快的下降边沿来终止被置位的位单元(例如，102-1)及跟踪电路108的相应的正在进行的操作。在某些实施例中，在将较快的下降边沿选择成置位信号103的下降边沿之后，时序控制引擎112使用置位信号103的下降边沿通过关断存取晶体管M5及存取晶体管M6(图2A所示)来终止位单元102-1的正在进行的操作(即，读取操作或写入操作)，并终止跟踪电路108的正在进行的操作(即，模仿操作)。更具体来说，在终止正在进行的操作之后，将相应的位线(例如，存储器阵列102的BL_A及BBL_A，以及跟踪位线251)预充电回至Vdd，且存储器装置100可返回至备用模式以等待后续操作。
在实施例中，公开了一种存储器装置。所述存储器装置包括：存储器阵列、跟踪电路、以及控制逻辑电路。存储器包括用以存储数据位的至少一个位单元。跟踪电路耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径。控制逻辑电路包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。
在一些实施例中，所述跟踪电路包括多个跟踪单元、跟踪位线(BL)以及跟踪字线(WL)。
在一些实施例中，所述使能信号的所述第三时序边沿对应于当所述跟踪位线的电压电平从逻辑高降至逻辑低时的时序。
在一些实施例中，所述第一时序边沿对应于所述时钟信号的上升边沿，所述第二时序边沿对应于紧接在所述第一时序边沿之后发生的所述时钟信号的下降边沿，且所述第三时序边沿对应于所述使能信号的下降边沿。
在一些实施例中，所述位单元包括静态随机存取存储器(SRAM)位单元。
在一些实施例中，所述时钟信号是由所述存储器装置以全局方式使用的全局时钟信号。
在一些实施例中，所述存储器装置进一步包括多个感测放大器，其中所述多个感测放大器中的至少一者耦合至所述位单元并用以基于在与所述位单元耦合的位线(BL)及位条线(BBL)上的电压电平来读取所述数据位的逻辑状态。
在一些实施例中，所述位单元耦合至相应的字线(WL)，且其中当所述字线接收到所述时钟信号的所述第一时序边沿时，所述位单元用以通过对与所述位单元耦合的位线(BL)或位条线(BBL)进行放电来实行相应的正在进行的操作。
在一些实施例中，所述时序控制引擎用以使用从所述第二时序边沿及所述第三时序边沿选出的较快的时序边沿、通过停止对所述位线及所述位条线进行放电来终止所述正在进行的操作。
在另一实施例中，一种存储器装置包括：存储器阵列、跟踪电路、以及控制逻辑电路。存储器阵列包括用以存储数据位的至少一个位单元。跟踪电路耦合至所述存储器阵列，且用以响应于全局时钟信号的上升边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径。控制逻辑电路包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述全局时钟信号的下降边沿与所述使能信号的下降边沿之间选择较快的下降边沿来终止所述位单元的正在进行的操作。
在一些实施例中，所述跟踪电路包括多个跟踪单元、跟踪位线(BL)以及跟踪字线(WL)。在一些实施例中，所述使能信号的所述下降边沿对应于当所述跟踪位线的电压电平从逻辑高降至逻辑低时的时序。
在一些实施例中，所述存储器装置进一步包括多个感测放大器，其中所述多个感测放大器中的至少一者耦合至所述位单元并用以基于在与所述位单元耦合的位线(BL)及位条线(BBL)上的电压电平来读取所述数据位的逻辑状态。
在一些实施例中，所述位单元耦合至相应的字线(WL)，且其中当所述字线接收到所述全局时钟信号的所述上升边沿时，所述位单元用以通过对与所述位单元耦合的位线(BL)或位条线(BBL)进行放电来实行相应的正在进行的操作。
在一些实施例中，所述时序控制引擎用以使用所述较快的时序边沿、通过停止对所述位线及所述位条线进行放电来终止所述正在进行的操作。
在一些实施例中，所述时序控制引擎用以使用从所述全局时钟信号的所述下降边沿及所述使能信号的所述下降边沿选出的较快的时序边沿、通过停止对所述跟踪电路的跟踪位线进行放电来终止所述正在进行的操作。
在又一实施例中，一种操作存储器阵列的方法包括：将所述存储器阵列的位单元的位线(BL)及位条线(BBL)以及跟踪电路的跟踪位线预充电至逻辑高；响应于时钟信号的上升边沿而提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；比较是所述时钟信号的下降边沿还是所述使能信号的下降边沿首先出现；以及，使用首先出现的所述下降边沿来停止对所述位单元的所述位线及所述位条线以及所述跟踪位线进行的放电。
在一些实施例中，所述方法进一步包括：响应于所述时钟信号的所述上升边沿，开始对所述位单元的所述位线或所述位条线进行放电。
在一些实施例中，所述方法进一步包括：响应于所述时钟信号的所述上升边沿，开始对所述跟踪电路的所述跟踪位线进行放电。
在一些实施例中，所述方法进一步包括：当所述跟踪位线从所述逻辑高转变至逻辑低时，提供所述使能信号的所述下降边沿。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种存储器装置，其特征在于，包括：
存储器阵列，包括用以存储数据位的至少一个位单元；
跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及
控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。
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