TWI594237B - 具有位元線控制的記憶體 - Google Patents

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TWI594237B
TWI594237B TW104133658A TW104133658A TWI594237B TW I594237 B TWI594237 B TW I594237B TW 104133658 A TW104133658 A TW 104133658A TW 104133658 A TW104133658 A TW 104133658A TW I594237 B TWI594237 B TW I594237B
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李政宏
廖宏仁
林高正
琮永 張
許育豪
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台灣積體電路製造股份有限公司
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Description

具有位元線控制的記憶體
本發明係關於具有位元線控制的記憶體。
靜態隨機存取記憶體(SRAM)是一種半導體記憶體，其使用雙穩態閂鎖電路用以將每一位元儲存於記憶體陣列中。當供電時，SRAM可將資料保留在記憶體陣列中而不需要更新。但是，其當記憶體不再受到供電時，資料終將遺失，因為其係揮發性的。電源閘控與電壓保留技術是一般使用在整個記憶體陣列以減少電力消耗的技術。
本發明的一些實施例係提供一種記憶體，其包含第一組記憶體單元，其係耦合在第一資料線與第二資料線之間；第一輸入/輸出(I/O)電路，其係基於第一控制信號與第一選擇信號，在睡眠模式中選擇性地將該第一資料線與該第二資料線從該第一I/O電路解耦。
本發明的一些實施例係提供一種記憶體，其包含第一組記憶體單元，其係耦合在第一資料線與第二資料線之間；第一輸入/輸出(I/O)電路，其係基於第一控制信號與第一選擇信號，在睡眠模式中選擇性地將該第一資料線與該第二資料線從該第一I/O電路解耦；以及第一回饋電路，其係耦合在該第一資料線與該第二資料線之 間，該第一回饋電路係用於在睡眠模式中，將該第一資料線與該第二資料線其中之一預先充電至預先定義的電壓。
本發明的一些實施例係提供一種管理記憶體中的電力之方法，其包含當第一信號的狀態使得記憶體陣列為睡眠模式時，致能充電電路將第一組資料線充電至預先定義的電壓，並且使第二組資料線失能而為浮動狀態；以及在啟動該記憶體之後，當該第一信號的狀態將該記憶體陣列置於啟動模式時，將該第二組資料線充電至該預先定義的電壓。
100、200、300、400、600、1305‧‧‧記憶體
101‧‧‧記憶體單元塊
103‧‧‧特定記憶體單元
105‧‧‧位元線對
113、213、313、413、613‧‧‧I/O控制電路
115、215、315、315a、315b‧‧‧邏輯閘
117‧‧‧反相器
119‧‧‧控制線
121、321‧‧‧第一選擇線
123、323‧‧‧第二選擇線
125‧‧‧充電電路
BLSS1‧‧‧第一位元線選擇信號
BLSS2‧‧‧第二位元線選擇信號
111、311‧‧‧控制電路
221‧‧‧選擇線
225‧‧‧預先充電電路
427、700、800‧‧‧正回饋電路
428‧‧‧漏電路徑
705、805‧‧‧第一電晶體
710、810‧‧‧第二電晶體
715‧‧‧電晶體
815、833‧‧‧開關
900‧‧‧信號產生器電路
901‧‧‧NAND邏輯閘
903‧‧‧反相器
1000‧‧‧信號產生器電路
1001‧‧‧邏輯NOR閘
1100‧‧‧時序圖
1101‧‧‧第一睡眠週期
1103‧‧‧啟動期間
1105‧‧‧第二睡眠期間
1300‧‧‧系統
1301‧‧‧匯流排
1303‧‧‧處理器
為協助讀者達到最佳理解效果，建議在閱讀本發明時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1係根據一或多個實施例說明記憶體的示意圖示意圖。
圖2係根據一或多個實施例說明具有單一選擇線的記憶體之圖式。
圖3係根據一或多個實施例說明具有包含至少兩個邏輯閘之I/O控制電路的記憶體之示意圖。
圖4係根據一或多個實施例說明具有正回饋電路的記憶體之示意圖。
圖5係根據一或多個實施例說明具有正回饋電路的記憶體之示意圖。
圖6係根據一或多個實施例說明具有正回饋電路的記憶體之示意圖。
圖7係根據一或多個實施例說明可用於圖4至6的記憶體中正回饋電路之示意圖。
圖8係根據一或多個實施例說明可用於圖4至6的記憶體中的正回饋電路之示意圖。
圖9係根據一或多個實施例說明可用於圖1至6的記憶體中的控制電路的一部分之示意圖。
圖10係根據一或多個實施例說明可用於圖4至6的記憶體中的控制電路的一部分之示意圖。
圖11係根據一或多個實施例說明在圖9的控制電路以及在圖1至6的記憶體中的位元線對中的各種信號狀態之時序圖。
圖12係根據一或多個實施例說明控制圖1至6的記憶體中的位元線對的方法之流程圖。
圖13係說明進行實施例的計算機或處理器為基礎的系統之功能方塊圖。
本發明提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本發明也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包含某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包含其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本發明中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。
本文所述之記憶體電路係用於經由位元線(BL)睡眠或 是部分位元線睡眠而提供電力管理。對於整個記憶體陣列供電，同時造成喚醒時間長且喚醒電流大。有時嘗試實施連續字元線為基礎的喚醒方法用於當記憶體的大部分同時被供電時，減輕所發生之大的喚醒電流。然而，連續喚醒方法增加記憶體的實體尺寸並且有漏電流問題。在一些實施例中，相較於列為基礎的字元線(WL)睡眠設計，部分位元線睡眠電路提供較佳的省電效能且降低面積成本，並且使得連續喚醒記憶體單元減輕大的喚醒電流。在一些實施例中，相較於在其他應用中的巨型基礎設計，部分位元線睡眠電路進一步提供快速喚醒時間。在一些實施例中，部分位元線睡眠電路對於使用者而言可視為透明的，並且沒有任何特定的時序協定。
圖1係根據一或多個實施例說明記憶體100的示意圖。記憶體100是SRAM電路，用於部分位元線(BL)(或基於欄的)浮動睡眠電力管理，其浮動(亦即電耦合)位元線BL組並且預先充電其他組的位元線BL。記憶體100包含記憶體單元塊(MCB)101，其具有複數個記憶體單元MC。記憶體單元MC係可經由資料線而尋址的，該資料線例如N位元線對BL/BLB與M字元線WL。位元線對BL/BLB各自包含位元線BL與互補位元線BLB。控制電路(CNT)係用於產生一或多個信號以選擇字元線WL，例如字元線，以及選擇位元線對BL/BLB，例如位元線對105，以存取特定記憶體單元103用於讀取與/或存寫操作。
在一些實施例中，當記憶體100未被存取時，記憶體單元MC係置於睡眠模式中，以減少電力消耗，同時維持其中的含量。在睡眠模式中，在一些實施例中，位元線BL與/或互補位元線BLB係設定於浮動狀態(亦即未電耦合至固定節點)，而記憶體單元MC被供應保留電壓以維持於其先前的狀態。然而，接著當記憶體100被存寫時，記憶體單元MC必須從睡眠模式轉變到啟動模式。
記憶體包含P個輸入/輸出(I/O)控制電路 113[1]~113[P](共同稱為控制電路113)，其係耦合至位元線對BL/BLB組。各個I/O控制電路113係包含邏輯閘115、反相器(inverter)、以及與該位元線對BL/BLB組相關的複數個充電電路125。各個I/O控制電路113的邏輯閘115係經由個別反相器117而耦合至控制線119。各個I/O控制電路113經由個別的邏輯閘115而亦耦合至一或多個第一選擇線121或是第二選擇線123。在圖1所示的實施例中，邏輯閘115係NAND閘。在I/O控制電路113[1]中，邏輯閘115係NAND閘，具有第一輸入終端、第二輸入終端以及輸出終端。反相器117具有與控制線119耦合的輸入終端以及與邏輯閘115之第一輸入終端耦合的輸出終端。邏輯閘115的第二輸入終端係與第二選擇線123耦合。在一些實施例中，P個輸入/輸出(I/O)控制電路113的部分具有對應的邏輯閘115之第二輸入終端耦合第一選擇線121，以及P個輸入/輸出(I/O)控制電路113的剩餘部分具有對應的邏輯閘115之第二輸入終端耦合第二選擇線123。邏輯閘115的輸出終端係耦合充電電路125，其對應於與I/O控制電路113[1]相關的位元線對BL/BLB組。其他的I/O控制電路113[2]~113[P]的架構類似於I/O控制電路113[1]的架構，因而省略其詳細說明。在一些實施例中，合適的電路實施I/O控制電路113，用以進行以下描述的操作。
I/O控制電路113係用於基於經由控制線119所接收的位元線控制信號BLCS以及藉由第一選擇線121與/或第二選擇線123所接收的信號而控制位元線對BL/BLB組。控制電路111係用於產生位元線控制信號BLCS、第一位元線選擇信號BLSS1以及第二位元線選擇信號BLSS2。控制線119係用於攜帶位元線控制信號BLCS。第一選擇線121係用於攜帶第一位元線選擇信號BLSS1。第二選擇線123係用於攜帶第二位元線選擇信號BLSS2。
充電電路125係用於從預先充電電壓，例如電壓 VDD，電耦合位元線BL或互補位元線BLB，或是將位元線BL或是互補位元線BLB從預先充電電壓去耦合。I/O控制電路113與對應的充電電路125係用於造成一或多個位元線BL或互補位元線BLB成為存取狀態、浮動狀態與/或預先充電狀態的一或多個之中。在一些實施例中，當記憶體在睡眠模式時，藉由將位元線對BL/BLB解耦合預先充電電壓而使位元線對BL/BLB在浮動狀態(亦即非電耦合至固定節點)中。在一些實施例中，當位元線對BL/BLB設定在浮動狀態中時，位元線對BL/BLB受到不同漏電路徑影響，因而位元線對BL/BLB上的電壓量係未知。在一些實施例中，在睡眠模式期間，藉由將位元線對BL/BLB耦合至預先充電電壓VDD，位元線對BL/BLB係在預先充電狀態(亦即電耦合至預定電壓VDD)。在一些實施例中，當記憶體是在啟動模式中，位元線對BL/BLB係設定為預先充電狀態，或是設定為存取狀態。由於位元線對BL/BLB若選擇被存取，則係耦合至對應的感測放大器或是存寫驅動器，當位元線對BL/BLB係從預先充電電壓電解耦合時，位元線對BL/BLB係在存取狀態。
為了改變位元線BL或是互補位元線BLB的狀態，每一個I/O控制電路113係用於比較位元線控制信號BLCS的邏輯狀態與第一位元線選擇信號BLSS1或第二位元線選擇信號BLSS2的邏輯狀態。使用比較結果，充電電路125係用於將預先定義的電壓VDD選擇性耦合至對應的位元線BL與/或互補位元線BLB並且進入預先充電狀態。在圖1所述的實施例中，每一個充電電路125係包含兩個P型電晶體。該兩個P型電晶體的源及係用於接收預先定義的電壓VDD。該兩個P型電晶體之一的汲極係耦合至為源線BL；以及該兩個P型電晶體的另一個之汲極係耦合至互補位元線BLB。該兩個P型電晶體的閘極係耦合至邏輯閘115的輸出終端。
在操作中，在一些實施例中，若控制器111將位元線 控制信號BLCS設定為邏輯「低」且控制電路111將對應的第一位元線選擇信號BLSS1或是第二位元線選擇信號BLSS2之一設定為邏輯「高」，則I/O控制電路113輸出邏輯「低」用以開啟充電電路125的電晶體對。當充電電路125的電晶體對開啟時，位元線對BL/BLB係耦合預先定義的電壓VDD並且被視為在預先充電狀態。亦即，當充電電路125的電晶體對開啟時，位元線對BL/BLB攜帶與預先充電狀態相關的預先定義的電壓VDD。
再者，當控制電路111將對應的第一位元線選擇信號BLSS1或是第二位元線選擇信號BLSS2之一設定為邏輯「高」且控制器111將位元線控制信號BLCS設定為邏輯「高」時，I/O電路113係用於將充電電路125的電晶體關閉。在此情況下，從預先定義的電壓VDD解耦合位元線對BL/BLB，但若選擇被存取，則由對應的感測放大器或存寫驅動器控制，並且將位元線對BL/BLB視為在存寫狀態。
若位元線控制信號BLCS係在邏輯「高」，則I/O控制電路113係用於關閉充電電路125的電晶體。當充電電路125的電晶體關閉時，位元線對BL/BLB為耦合至預先定義的電壓VDD，亦未受到對應的感測放大器或存寫驅動器控制，因而被視為在浮動狀態。在一些實施例中，可使用信號與/或邏輯狀態之其他合適的組合，用以造成一或多組位元線BL與互補位元線BLB於浮動狀態、存取狀態、與/或預先充電狀態。
位元線控制信號BLCS係基於晶片致能信號(chip enable signal，CEB)，其啟動記憶體。若晶片選擇信號CEB是在邏輯「高」(例如，CEB=H)，則I/O控制電路113係用於將相關的位元線對BL/BLB維持在預先充電狀態。在一些實施例中，若晶片選擇信號CEB係邏輯「高」，則藉由對應的位元線選擇信號BLSS1或BLSS2，判斷位元線BL或互補位元線BLB是在預先充電狀態或是在浮動狀態。
在一些實施例中，隨著關閉的I/O控制電路113的量增加，記憶體100保存的漏電流量亦增加。第一位元線選擇信號BLSS1與第二位元線選擇信號BLSS2係控制低電力操作期間之浮動狀態中的位元線對BL/BLB的量。藉由控制浮動狀態中的位元線對BL/BLB的量，當從睡眠模式轉變至啟動模式時，控制電路111因而控制記憶體100的喚醒時間與喚醒電流消耗。隨著維持在預先定義的電壓(亦即在預先充電狀態)之位元線對BL/BLB的量增加，記憶體100從睡眠模式轉變至啟動模式所需要的喚醒電流量減少。
控制電路111係用於接收輸入信號並且產生控制I/O控制電路113的信號。在一些實施例中，控制電路111產生位元線控制信號BLCS、第一位元線選擇信號BLSS1以及第二位元線選擇信號BLSS2。基於一或多個輸入信號，控制電路111判斷位元線控制信號BLCS、第一位元線選擇信號BLSS1以及第二位元線選擇信號BLSS2的邏輯狀態。在一些實施例中，輸入信號為關閉信號SD以及深睡眠信號DSLP。
控制電路111接收晶片致能信號CEB，以控制I/O控制電路113。在其他範例中，控制電路111可接收其他信號以控制I/O控制電路113。控制電路111造成I/O控制電路113耦合至第一選擇線121，以維持相關的位元線對BL/BLB於預先充電狀態。耦合至第二選擇線123之剩餘的I/O控制電路113係將對應的位元線對BL/BLB維持在浮動狀態。據此，當記憶體100從睡眠模式轉變至啟動模式時，僅於浮動狀態的I/O控制電路113中產生喚醒電流，因而減少喚醒電流與喚醒時間。
在一些實施例中，記憶體100使用晶片致能信號CEB，用以提供透明控制方案給使用者，並且排除用於SRAM喚醒的特定時序協定之需要。記憶體100係用於將位元線對BL/BLB組維持在 預先定義的電壓。維持在預先定義之電壓的位元線對之數目降低記憶體100從睡眠模式轉變至啟動模式過程中所產生的喚醒電流。由於喚醒電流降低，因而記憶體100可啟動所有的位元線對BL/BLB而無風險破壞電力網層(未繪示)，其係提供電力至記憶體100之各種元件的線組。
在一些實施例中，當記憶體為睡眠模式時，藉由在不同邏輯閘115與選擇線121及123之間的通路插塞之設置，判斷設定為預先充電狀態的位元線對BL/BLB之數目以及設定為浮動狀態的位元線對之數目。在一些實施例中，根據本發明，在記憶體的製造過程中，僅藉由替換對應於相關通路插塞的遮罩，而執行關於欲設定為預先充電狀態或浮動狀態的位元線對數目之設計變化。
圖1係根據一或多個實施例說明具有單一選擇線221的記憶體200之示意圖。圖2中與圖1相同或類似的元件具有相同元件標記或是元件符號加100。因此，省略詳細說明。
相較於記憶體100，在記憶體200中，基於位元線選擇信號BLSS以取代圖1中不同的選擇信號BLSS1與BLSS，而控制所有的位元線對BL/BLB。例如，基於位元線控制信號BLCS與位元線選擇信號BLSS的邏輯條件，所有的位元線對BL/BLB係設定為浮動狀態、存取狀態、或是預先充電狀態。藉由將所有的位元線對BL/BLB設置於浮動狀態，相較於記憶體100，記憶體200減少睡眠模式過程中的漏電流量。相較於記憶體100，記憶體200消耗較大的喚醒電流。為了避免破壞電力網層(未繪示)，藉由調整選擇線221的寄生電阻電容(RC)延遲，可在喚醒過程中連續控制記憶體200。
在一些實施例中，若位元線選擇信號BLSS是在邏輯「低」，則邏輯閘215輸出的信號為邏輯高。邏輯閘215所輸出的高邏輯程度信號防止預先充電電路225的電晶體供應預先定義的電壓VDD 至位元線對BL/BLB(亦即設定位元線對BL/BLB為浮動狀態)。若位元線控制信號為邏輯「低」且位元線選擇信號為邏輯「高」，則邏輯閘215輸出的信號轉變至邏輯「低」。邏輯閘215輸出的低邏輯程度信號造成預先充電電路225的電晶體開啟，用以耦合預先定義的電壓VDD至位元線對BL/BLB(亦即設定位元線對BL/BLB為預先充電狀態)。再者，在一些實施例中，若位元線控制信號BLCS為邏輯「高」且位元線選擇信號BLSS為邏輯「高」，則邏輯閘215所輸出的信號為邏輯高。邏輯閘215輸出的高邏輯程度信號係防止預先充電電路225的電晶體提供預先定義的電壓VDD至位元線對BL/BLB(亦即設定位元線對BL/BLB為存取狀態)。在一些實施例中，記憶體200係用於連續啟動各個I/O控制電路213以產生大的喚醒電流，其可破壞記憶體200的電力網層。在此實施例中，I/O電路213係包含延遲電路以延遲啟動預先充電電路225，因而使得I/O控制電路213順序預先充電以減少電流瞬變(亦即電流尖波(current spike))。
圖3係根據一或多個實施例說明具有包含兩個邏輯閘315的I/O控制電路313的記憶體300之示意圖。圖3的元件係與圖1的相同或類似，因而具有相同的元件標示或符號加200。因此，省略詳細說明。
記憶體300係用於部分位元線控制，意指I/O控制電路313係用於預先充電與個別I/O控制電路313[1]、313[2]、...或313[N]相關之不同的位元線對BL/BLB。在記憶體300中，I/O控制電路313係包含多個邏輯閘(共同稱為邏輯閘315)，使得選擇性預先充電不同的位元線對BL/BLB。例如，I/O控制電路313[1]係包含兩個邏輯閘315a與315b，其各自耦合至與I/O控制電路313[1]相關之不同的位元線對BL/BLB。記憶體300係包含第一選擇線321與第二選擇線323。一邏輯閘315b係耦合第一選擇線321，另一邏輯閘315係耦合第二選擇線 323。
在記憶體300中，控制電路311產生第一位元線選擇信號BLSS1與第二位元線選擇信號BLSS2。在一些實施例中，若控制器311產生邏輯「低」的位元線控制信號BLCS且第一位元線選擇信號BLSS1為邏輯「高」，則與邏輯閘315b的輸出信號所控制的充電電路耦合之位元線對BL/BLB係置於預先充電浮動狀態。若控制器311產生邏輯「低」的第二位元線選擇信號BLSS2，則與邏輯閘315a的輸出信號所控制的充電電路耦合之位元線對BL/BLB係置於浮動狀態。
其他I/O控制電路313[2]~313[P]的架構係類似於I/O控制電路313[1]的架構，因而省略其詳細說明。
I/O控制電路313中包含多個邏輯閘315使得一些位元線對BL/BLB被置於預先充電狀態，而其他位元線對BL/BLB為浮動狀態。在一些實施例中，基於位元線控制信號BLCS、第一位元線選擇信號BLSS1以及第二位元線選擇信號BLSS2的邏輯條件組合，耦合I/O控制電路133的所有位元線對BL/BLB係同時且/或順序被造成為浮動狀態、存取狀態、或是預先充電狀態。
在一些實施例中，記憶體300係用於與多工器設計耦合，其包含可為睡眠模式或啟動模式的記憶體單元欄。基於位元線控制信號BLCS、第一位元線選擇信號BLSS1、第二位元線選擇信號BLSS2與/或一或多個其他位元線選擇信號BLSSX(未繪示)，可控制多個位元線對BL/BLB。例如，若記憶體300係包含額外的選擇線(未繪示)，在一些實施例中，則I/O控制電路313係包含額外的邏輯閘315，以選擇性地控制與I/O控制電路313耦合的位元線對BL/BLB。選擇性維持至少一些位元線對BL/BLB於預先充電狀態係減少將記憶體從睡眠模式喚醒所需要的時間。
圖4係根據一或多個實施例說明具有複數個正回饋電 路PF的記憶體400之示意圖。圖4的元件與圖1相同或類似者具有相同的元件標記或符號加300。因此，省略詳細說明。
各個正回饋電路PF係耦合在位元線對BL/BLB與對應的I/O控制電路413之間。當位元線控制信號BLCS與位元線選擇信號BLSS1/BLSS2啟動I/O控制電路413時，正回饋電路PF係用以基於漏電流而選擇性地造成位元線對的位元線BL或互補位元線BLB之一攜帶預先定義的電壓VDD。在一些範例中，漏電流啟動正回饋電路PF之一的組件。
結合欄Col.[6]的記憶體單元MC與位元線對BL/BLB，詳細說明正回饋電路PF的範例正回饋電路427。因此，省略具有與正回饋電路427類似架構之其他欄中的其他正回饋電路PF。正回饋電路427包含兩個交叉耦合的P型電晶體，其係用於造成位元線對的位元線BL或互補位元線BLB之一預先充電為電壓VDD以及另一個係經由正回饋電路427而耦合電壓VDD。結合圖7與圖8進一步說明正回饋電路PF的其他實施方式。在如圖7所述的一些實施例中，正回饋電路PF進一步包含二極體，其係耦合至該對交叉耦合的電晶體。在一些實施例中，如圖8所示，正回饋電路PF進一步包含開關，其係耦合至該對交叉耦合的電晶體。
在一些實施例中，正回饋電路427係用以基於欄Col.[6]中的記憶體單元MC之內容而關閉漏電路徑428。例如，若欄Col.[6]中的記憶體單元MC係用以儲存二位元值0、0、1、0與0，則Col.[6]中之位元線對的位元線BL具有比互補位元線BLB更多的漏電流。在此範例中，欄Col.[6]中的正回饋電路427係用於預先充電互補位元線BLB。在一些實施例中，在讀取/存寫操作至欄Col.[6]的記憶體單元MC過程中，正回饋電路PF亦作為位元線BL或互補位元線BLB的回復電路、部分的感測放大器、或是部分的存寫驅動器。
圖5係根據一或多個實施例說明具有多個正回饋電路PF的記憶體500之示意圖。圖5中與圖2相同或類似的元件係具有相同元件標記或元件符號加300。圖5的正回饋電路PF之特徵係類似於圖4所示的正回饋電路PF。因此，省略詳細說明。相較於記憶體400，在記憶體500中，基於位元線選擇信號BLSS，取代不同的選擇信號BLSS1與BLSS2，以類似於圖2所述之方式，控制所有的位元線對BL/BLB。
圖6係根據一或多個實施例說明具有複數個正回饋電路PF的記憶體600之示意圖。圖6具有與圖3相同或類似的元件係具有相同的元件標示或元件符號加300。圖6的正回饋電路PF具有類似於圖4所討論之正回饋電路的特徵。因此，省略詳細說明。相較於記憶體400，在記憶體600中，I/O控制電路613的位元線對BL/BLB分為不同群組，各自基於對應的選擇信號BLSS1與BLSS2之一而受到控制，其方式係類似於圖3所示之方式。
圖7係根據一或多個實施例說明正回饋電路700之示意圖。正回饋電路700可用於圖4、圖5或圖6中的一或多個正回饋電路PF中。正回饋電路700包含第一電晶體705交叉耦合至第二電晶體710。第一電晶體705與第二電晶體710係耦合至位元線BL與互補位元線BLB。正回饋電路700進一步包含二極體連接的電晶體715，其耦合至第一電晶體705與第二電晶體710。
第一電晶體705係PMOS電晶體，以及第二電晶體710係PMOS電晶體。第一電晶體705控制位元線BL是否為預先充電狀態，第二電晶體710控制互補位元線BLB是否為預先充電狀態。
在正回饋電路700中，第一電晶體705與第二電晶體710具有相互排斥狀態。亦即，當第一電晶體705被開啟而提供預先定義的電壓至位元線BL時，第二電晶體被關閉或是偏壓為高電阻狀態 而將互補位元線BLB置於浮動狀態，反之亦然。正回饋電路700的架構預先充電位元線，其係與最大漏電流相關，因而防止來自該位元線的漏電流。相較於位元線BL與互補位元線BLB皆為預先充電狀態或浮動狀態的電路，包含正回饋電路700的電路具有較小的漏電流。
二極體連接的電晶體715係用於在二極體連接的電晶體715之源極與汲極之間提供預定電壓降。在一些實施例中，當對應的電晶體705或710被開啟而將位元線BL或互補位元線BLB耦合電壓VDD時，預先充電的位元線BL或預先充電的互補位元線BLB係充電至一電壓位準，其係比電壓VDD的電壓位準低了二極體連接的電晶體715之預定電壓降。藉由在預先充電的位元線BL或BLB具有較低的電壓位準，進一步降低與預先充電的位元線BL或BLB相關之漏電流。
圖8係根據一或多個實施例說明另一正回饋電路800之示意圖。正回饋電路800可用於圖4、圖5或圖6中的一或多個正回饋電路PF。正回饋電路800係包含第一電晶體805交叉耦合第二電晶體810。第一電晶體805與第二電晶體810係耦合至位元線BL與互補位元線BLB。正回饋電路800進一步包含開關815，其係耦合至第一電晶體805與第二電晶體810。
第一電晶體805係PMOS電晶體，以及第二電晶體810係PMOS電晶體。第一電晶體810係控制位元線BL是否為預先充電狀態，且第二電晶體810係控制互補位元線BLB是否為預先充電狀態。
在正回饋電路800中，耦合正回饋電路800的位元線對造成第一電晶體805與第二電晶體810具有互相排斥的狀態，如圖7所示。相較於位元線BL與互補位元線BLB皆為浮動狀態的電路，包含正回饋電路800的電路具有較小的漏電流。
開關815係用於將電晶體805與810電耦合電壓VDD以響應致能信號ENB。在一些實施例中，開關833為P型電晶體。當致能 信號ENB為邏輯「低」時，開關833作為短路電路，並且電晶體805與810係經由開關815而耦合電壓VDD。因此，正回饋電路800具有功能。當致能信號ENB為邏輯「高」時，開關815作為開放電路，並且電晶體805與810未經由開關815電耦合電壓VDD。因此，正回饋電路800失能。
圖9係根據一或多個實施例說明信號產生器電路900的示意圖。信號產生器電路900可作為控制電路111、211、311、411、511或611的部分。信號產生器電路900包含NAND邏輯閘901以及耦合邏輯NAND閘901的反相器903。信號產生器電路900係用於接收延遲信號CKPB_DLT、時序信號CLKB以及晶片是能信號CEB。信號產生器電路900係用於藉由反相器903而接收晶片致能信號CEB。信號產生器電路900係用以基於所接收的延遲信號CKPB_DLT、時序信號CLKB以及晶片是能信號CEB而輸出位元線控制信號BLCS。
圖10係根據一或多個實施例說明信號產生器電路1000的示意圖。信號產生器電路1000可作為控制電路111、211、311、411、511或611的部分。信號產生器電路1000包含邏輯NOR閘1001。在此範例中，信號產生器電路1000係用於接收深睡眠信號DSLP、關閉信號SD以及晶片致能信號CEB。輸入電路1000係用以基於接收深睡眠信號DSLP、關閉信號SD或晶片致能信號CEB而輸出位元線選擇信號BLSS。
圖11係根據一或多個實施例說明位元線對BL/BLB的狀態之時序圖1100，該位元線對BL/BLB係例如圖4的位元線對405。時序圖係時序信號CLK、晶片致能信號CEB、功率下降信號PDB、位元線選擇信號BLEQB、位元線BL以及互補位元線BLB的邏輯條件之示意圖。時序信號CLK在第一睡眠週期1101、啟動期間1103以及第二睡眠期間1105過程中振盪。晶片致能信號CEB係邏輯「高」或是邏輯 「低」。位元線選擇信號BLEQB係邏輯「高」或是邏輯「低」。位元線BL與互補位元線BLB係邏輯「高」、邏輯「低」或是「浮動狀態」。
在第一睡眠週期1101中，晶片致能信號CEB變「低」，以表示轉變至啟動週期1103。因此，在第一睡眠週期1101中，功率下降信號PDB變「高」並且位元線選擇信號BLEQB轉變至「低」，因而將位元線BL設定為預先充電狀態。在時間1107，第一睡眠週期1101轉變至啟動週期1103。在啟動週期1103，在記憶體單元MC中進行不同的讀取R1與/或存寫W1/W0操作。
在啟動期間1103，晶片致能信號CEB從「低」轉變至「高」，以表示轉變至第二睡眠週期1105。當晶片致能信號CEB變「高」，位元線選擇信號BLEQB在第二睡眠週期1105中保持為「高」狀態。亦即，位元線選擇信號BLEQB通常係「高」狀態，除非晶片致能信號CEB為「低」。藉由基於記憶體單元MC的內容與記憶體中的漏電路徑而造成位元線BL或互補位元線BLB為預先充電狀態或浮動狀態，降低記憶體中的漏電流。此外，正回饋電路PF降低記憶體在睡眠模式與啟動模式之間轉變造成記憶體可能發生的應力。再者，正回饋電路PF的操作可降低記憶體中的漏電流而不需增加額外的電力線，例如縮小記憶體的實體尺寸且減少記憶體的複雜度。
圖12係根據一或多個實施例說明控制位元線對的方法1200之流程圖。方法1200實施的步驟係用於例如記憶體100的半導體裝置之部分BL(或以欄為基礎的)浮動睡眠電力管理。在步驟1201中，產生控制信號(例如信號BLCS)。在步驟1203中，產生一或多個選擇信號(例如BLSS、BLSS1與/或BLSS2)。例如，藉由控制電路(例如圖1的控制電路111或圖4的控制電路411)，產生控制信號與選擇信號。在步驟1205中，藉由一或多個I/O控制電路(例如I/O控制電路113)接收位 元線控制信號與一或多個位元線選擇信號。在步驟1207中，I/O控制電路產生控制信號，用以基於控制信號與選擇信號而控制對應的充電電路(例如125)。在步驟1209中，若控制信號表示一或多個位元線可置於預先充電狀態，以及選擇信號表示位元線組可受到I/O控制電路所控制，則I/O控制電路將所辨識的位元線組轉變至預先充電狀態。藉由預先充電狀態的I/O電路，將位元線組保持在預先定義的電壓。在步驟1211中，I/O控制電路將選擇信號未辨識的位元線組轉變至浮動狀態。在步驟1213中，位元線組維持在個別的預先充電狀態與浮動狀態直到控制電路將記憶體轉變至啟動模式。在一些實施例中，若控制電路包含正回饋電路，例如正回饋電路PF，則位元線對所包含的一或多個位元線分別被置於預先充電狀態。
圖13係說明用於進行實施例之計算機或處理器為基礎的系統1300之功能方塊圖。
處理器為基礎的系統1300係可編程的，使得位元線與/或互補位元線攜帶預先充電電壓，如本文所述，並且包含例如匯流排1301、處理器1303與記憶體1305。
在一些實施例中，處理器為基礎的系統可實施為單一「晶片上的系統」。處理器為基礎的系統1300或其部分係包含使得位元線或互補位元線攜帶預先定義的電壓之裝置。在一些實施例中，處理器為基礎的系統1300係包含通訊裝置，例如匯流排1301，用於在處理器為基礎的系統1300的組件之間轉移資訊與/或指令。例如，處理器1303係連接至匯流排1301，以得到儲存在記憶體1305中用於執行與處理資訊的指令。在一些實施例中，處理器1303亦伴隨一或多個專用組件，用以進行一些處理功能與任務，例如一或多個數位信號處理器(DSP)、或是一或多個應用特定的積體電路(ASIC)。DSP通常係獨立於處理器1303用於即時處理真實世界信號(例如聲音)。同樣地，ASIC 係用於進行非一般目的處理器所進行的專用功能。輔助進行本文所述之功能的其他專用組件係包含一或多個場可編程的閘陣列(FPGA)、一或多個控制器、或是一或多個其他特定目的計算機晶片。
在一或多個實施例中，處理器(或多個處理器)1303對於記憶體1305儲存的指令組所指定的資訊進行操作，使得位元線或互補位元線攜帶預先充電電壓。執行指令造成處理器進行特定功能。
處理器1303與伴隨的組件係經由匯流排1301而連接至記憶體1305。記憶體1305包含一或多個動態記憶體與靜態記憶體，用於儲存可執行的指令，其執行時係進行本文所述之步驟，使得位元線或互補位元線攜帶預先充電電壓。記憶體1305亦儲存步驟執行相關或所產生的資料。
在一或多個實施例中，記憶體1305例如隨機存取記憶體(RAM)或是任何其他的動態儲存裝置，係儲存包含處理器指令的資訊，用於使得位元線或互補位元線攜帶預先充電電壓。RAM使得儲存在稱為記憶體位址的位置處之資訊單元在鄰近位址被獨立儲存與擷取資訊。記憶體1305亦被處理器1303使用，用於在執行處理器指令過程中儲存暫時值。在不同的實施例中，記憶體1305係唯讀記憶體(ROM)或是任何其他合適的儲存裝置耦合至匯流排1301用於儲存包含指令的資訊。一些記憶體係由揮發性儲存所組成，當電力喪失時則喪失所儲存的資訊。在一些實施例中，記憶體1305係非揮發(持續)儲存裝置，例如磁碟、光碟、或閃卡，用於儲存包含指令的資訊，即使關閉供應至記憶體1305的電力關閉時仍持續儲存。
本文所使用之「計算機可讀取的媒體」一詞係指提供包含執行指令之資訊至處理器1303的任何媒體。此媒體可為許多形式，包含但不限於計算機可讀取的儲存媒體(例如非揮發媒體、揮發媒體)。例如，非揮發媒體包含光碟或磁碟。例如，揮發媒體包含動 態記憶體。例如，計算機可讀取的媒體之一般形式包含軟碟、可撓式碟、硬碟、磁碟、其他磁性媒體、CD-ROM、CDRW、其他光學媒體、打孔卡、紙膠帶、光學標記片、具有孔洞或其他光學可辨識之標記圖案的其他物理媒體、RAM、PROM、EPROM、FLASH-EPROM、EEPROM、快閃記憶體、其他記憶體晶片或卡匣、或計算機可讀取的其他媒體。
在一實施例中，記憶體包含第一記憶體單元組，其係耦合在第一資料線與第二資料線之間。記憶體包含耦合至第一資料線與第二資料線的第一I/O電路。第一I/O電路亦耦合至第一控制線以接收第一控制信號，並且進一步耦合至第一選擇線以接收第一選擇信號。第一I/O電路係用於基於第一控制信號與第一選擇信號，於睡眠模式中選擇性地將第一資料線與第二資料線從第一I/O電路解耦。
在另一實施例中，記憶體胞第一記憶體單元組，其係耦合在第一資料線與第二資料線之間。記憶體包含耦合至第一資料線與第二資料線的第一I/O電路。第一I/O電路亦耦合至第一控制線以接收第一控制信號，並且耦合至第一選擇線以接收第一選擇信號。第一I/O電路係用於基於第一控制信號與第一選擇信號，使得第一資料線與第二資料線預先充電至預先定義的電壓。記憶體亦包含第一回饋電路，其係耦合在第一資料線與第二資料線之間。第一回饋電路亦耦合至第一I/O電路，並且用於將第一資料線與第二資料線其中之一預先充電至預先定義的電壓。
在另一實施例中，本發明描述管理記憶體中的電力之方法。該方法包含當第一信號的狀態使記憶體陣列為睡眠模式時，致能充電電路將第一組資料線充電至預先定義的電壓，並且使得第二組資料線失能為浮動狀態。該方法進一步包含在第一組資料線充電至預先定義的電壓之後以及當第一信號的狀態使記憶體陣列為啟動模式 時，啟動該記憶體。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本發明之各方面。熟知此技藝之人士應理解可輕易使用本發明作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本發明揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本發明之精神與範圍。
100‧‧‧記憶體
101‧‧‧記憶體單元塊
103‧‧‧特定記憶體單元
105‧‧‧位元線對
113‧‧‧I/O控制電路
115‧‧‧邏輯閘
117‧‧‧反相器
119‧‧‧控制線
121‧‧‧第一選擇線
123‧‧‧第二選擇線
125‧‧‧充電電路
BLSS1‧‧‧第一位元線選擇信號
BLSS2‧‧‧第二位元線選擇信號
111‧‧‧控制電路

Claims (10)

  1. 一種記憶體，其包含：第一組記憶體單元，其係耦合在第一資料線與第二資料線之間；充電電路，其係耦合於該第一資料線與該第二資料線；以及第一輸入/輸出(I/O)電路，包含有一邏輯電路，該邏輯電路具有一輸出端耦合於該充電電路，並在睡眠模式中接收第一控制信號與第一選擇信號，其中該邏輯電路的該輸出端的一輸出訊號的一狀態是基於該第一控制信號與該第一選擇信號的一比較結果。
  2. 如申請專利範圍第1項所述之記憶體，其中該第一I/O電路係依據該輸出訊號的一第一狀態來將該第一資料線與該第二資料線預先充電至預先定義的電壓，其中在該睡眠模式中，該第一組記憶體單元係儲存資料，以及其中在該睡眠模式中，該第一組記憶體單元並未被存取。
  3. 如申請專利範圍第1項所述之記憶體，進一步包含第二組記憶體單元，其係耦合在第三資料線與第四資料線之間。
  4. 如申請專利範圍第3項所述之記憶體，其中該第一I/O電路係用於基於該第一控制信號與該第一選擇信號選擇性地將該第三資料線與該第四資料線耦合至一供應電源端。
  5. 如申請專利範圍第3項所述之記憶體，進一步包含第二I/O電路，用於基於該第一選擇信號的一狀態與該第一控制信號的一狀態，選擇性地將該第三資料線與該第四資料線從一供應電源端解耦。
  6. 如申請專利範圍第3項所述之記憶體，進一步包含第二I/O電路，用於基於第二選擇信號的一狀態與該第一控制信號的一狀態，選擇性地將該第三資料線與該第四資料線從一供應電源端解耦。
  7. 如申請專利範圍第3項所述之記憶體，其中：該第一I/O電路係用於基於第二選擇信號與該第一控制信號，選擇性地將該第三資料線與該第四資料線從一供應電源端解耦，該第一I/O電路係用於將該第三資料線與該第四資料線預先充電至一預先定義的電壓。
  8. 一種記憶體，其包含：第一組記憶體單元，其係耦合在第一資料線與第二資料線之間；第一輸入/輸出(I/O)電路，包含有一邏輯電路，其係基於第一控制信號與第一選擇信號的一比較結果，在睡眠模式中選擇性地將該第一資料線與該第二資料線耦合至一供應電源端；以及第一回饋電路，其係耦合在該第一資料線與該第二資料線之間，該第一回饋電路係用於在該睡眠模式中，將該第一資料線與該第二資料線其中之一預先充電至預先定義的電壓。
  9. 如申請專利範圍第8項所述之記憶體，其中當來自該第一資料線的漏電係超過來自第二資料線的漏電，則該第一回饋電路係用於將該第一資料線預先充電，以及當來自該第二資料線的該漏電係超過來自該第一資料線的該漏電，則該第一回饋電路係用於將該第二資料線預先充電。
  10. 一種管理記憶體中的電力之方法，其包含：當第一信號的狀態使得記憶體陣列為睡眠模式時，致能充電電路將第一組資料線充電至預先定義的電壓，並且使第二組資料線失能而為浮動狀態；以及在啟動該記憶體之後，當該第一信號的狀態將該記憶體陣列置於啟動模式時，將該第二組資料線充電至該預先定義的電壓。
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