KR20160045595A - 비트 라인 컨트롤 기능을 갖는 메모리 - Google Patents

비트 라인 컨트롤 기능을 갖는 메모리 Download PDF

Info

Publication number
KR20160045595A
KR20160045595A KR1020150143421A KR20150143421A KR20160045595A KR 20160045595 A KR20160045595 A KR 20160045595A KR 1020150143421 A KR1020150143421 A KR 1020150143421A KR 20150143421 A KR20150143421 A KR 20150143421A KR 20160045595 A KR20160045595 A KR 20160045595A
Authority
KR
South Korea
Prior art keywords
data line
circuit
bit line
memory
signal
Prior art date
Application number
KR1020150143421A
Other languages
English (en)
Other versions
KR101716965B1 (ko
Inventor
첸린 양
쳉헝 리
헝젠 리아오
카오쳉 린
조나단 청영 창
유하오 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160045595A publication Critical patent/KR20160045595A/ko
Application granted granted Critical
Publication of KR101716965B1 publication Critical patent/KR101716965B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Power Engineering (AREA)

Abstract

메모리는 제1 데이터 라인과 제2 데이터 라인 사이에 연결된 제1 메모리 셀 세트를 포함한다. 또한, 메모리는 제1 데이터 라인 및 제2 데이터 라인에 연결된 제1 입출력(I/O) 회로를 포함한다. 제1 I/O 회로는 또한 제1 컨트롤 신호를 수신하기 위해 제1 컨트롤 라인에 연결되며, 제1 셀렉트 신호를 수신하기 위해 제1 셀렉트 라인에 연결된다. 제1 I/O 회로는 제1 컨트롤 신호 및 제1 셀렉트 신호에 기초하여 슬립 모드 동안에 제1 데이터 라인 및 제2 데이터 라인을 그 제1 I/O 회로로부터 선택적으로 연결 해제하도록 구성된다.

Description

비트 라인 컨트롤 기능을 갖는 메모리{MEMORY WITH BIT LINE CONTROL}
<우선권 주장>
본 출원은 2014년 10월 17일에 출원한 미국 가출원 번호 제62/065,589호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
SRAM(static random access memory)는 메모리 어레이 내에 각 비트를 저장하기 위해 쌍안정 래칭 회로를 이용하는 반도체 메모리의 일종이다. SRAM은 전력 공급 시에는 리프레쉬될 필요 없이 메모리 어레이 내에 데이터를 유지하지만, 메모리에 전력이 공급되지 않을 시에는 데이터가 결국 소실되는 휘발성이다. 전력 소비를 저감시키기 위한 전력 게이팅(power gating) 및 전압 유지 기술(voltage retention technique)이 전체 메모리 어레이에 일반적으로 구현되고 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 하나 이상의 실시형태에 따른 메모리의 도면이다.
도 2는 하나 이상의 실시형태에 따른, 싱글 셀렉트 라인을 구비한 메모리의 도면이다.
도 3은 하나 이상의 실시형태에 따른, 적어도 2개의 로직 게이트를 포함하는 I/O 제어 회로를 구비한 메모리의 도면이다.
도 4는 하나 이상의 실시형태에 따른, 포지티브 피드백 회로를 구비한 메모리의 도면이다.
도 5는 하나 이상의 실시형태에 따른, 포지티브 피드백 회로를 구비한 메모리의 도면이다.
도 6은 하나 이상의 실시형태에 따른, 포지티브 피드백 회로를 구비한 메모리의 도면이다.
도 7은 하나 이상의 실시형태에 따른, 도 4 내지 도 6의 회로에서 이용 가능한 포지티브 피드백 회로의 도면이다.
도 8은 하나 이상의 실시형태에 따른, 도 4 내지 도 6의 회로에서 이용 가능한 포지티브 피드백 회로의 도면이다.
도 9는 하나 이상의 실시형태에 따른, 도 1 내지 도 6의 회로에서 이용 가능한 제어 회로의 일부의 도면이다.
도 10은 하나 이상의 실시형태에 따른, 도 4 내지 도 6의 회로에서 이용 가능한 제어 회로의 일부의 도면이다.
도 11은 하나 이상의 실시형태에 따른, 도 9의 제어 회로 내의 다양한 신호 및 도 1 내지 도 6의 메모리 내의 비트 라인 쌍의 상태를 나타내는 타이밍도이다.
도 12는 하나 이상의 실시형태에 따른, 도 1 내지 도 6의 메모리 내의 비트 라인 쌍을 제어하는 방법의 흐름도이다.
도 13은 일 실시형태가 구현되는 컴퓨터 또는 프로세서 기반 시스템의 기능 블록도이다.
이하의 설명에서는 제시하는 청구 대상의 특징을 구현하기 위해 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 이들에 한정되지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
본 명세서에서 설명하는 메모리 회로는 비트 라인(BL, bit line) 슬립 또는 부분적 BL 슬립을 통해 전력 관리를 제공하도록 구성된다. 전체 메모리 어레이에 동시에 전력을 공급하면 웨이크업 시간이 길어지고 웨이크업 전류가 많아지게 된다. 순차적 워드 라인에 기반한 웨이크업 방법이 때때로, 메모리의 많은 부분에 동시에 전력을 공급할 때에 발생하는 대량 웨이크업 전류를 저감시키려는 시도로 구현되고 있다. 그러나, 순차적 웨이크업 방법은 메모리의 물리적 사이즈를 증대시키고 누설 전류 문제를 갖고 있다. 일부 실시형태에 있어서, 부분적 BL 슬립 회로는 로우 기반(row-based) 워드 라인(WL, word line) 슬립 설계와 비교하여, 양호한 전력 절약 효과 및 저 면적 비용을 제공하며, 메모리 셀의 순차적 웨이크업으로 대량의 웨이크업 전류를 저감시킬 수 있다. 일부 실시형태에 있어서, 부분적 BL 슬립 회로는 또한 일부 다른 애플리케이션의 매크로 기반의 설계와 비교해서 고속의 웨이크업 시간을 제공한다. 일부 실시형태에 있어서, 부분적 BL 슬립 회로는 사용자에게 투명하며, 임의의 특수 타이밍 프로토콜이 없다.
도 1은 하나 이상의 실시형태에 따른 메모리(100)의 도면이다. 메모리(100)는 부분적 비트 라인(BL)(또는 컬럼 기반의)의 플로팅 슬립 전력 관리를 위해 구성된 SRAM 회로로서, 비트 라인(BL)의 세트를 플로팅하며(즉, 전기적으로 연결 해제하며) 다른 비트 라인(BL)의 세트를 프리차지한다. 메모리(100)는 복수의 메모리 셀(MC)을 구비한 메모리 셀 블록(MCB)(101)을 포함한다. 메모리 셀(MC)은 N개의 비트 라인 쌍(BL/BLB)과 M개의 워드 라인(WL) 등의 데이터 라인을 통해 어드레스 지정 가능하다. 비트 라인 쌍(BL/BLB)은 각각 비트 라인(BL)과 상보적 비트 라인(BLB)을 비교한다. 제어 회로(CNT)(111)는 판독 및/또는 기록 동작을 위해 특정 메모리 셀(103)에 액세스하기 위해 워드 라인(107) 등의 워드 라인(WL)과, 비트 라인 쌍(105) 등의 비트 라인 쌍(BL/BLB)을 선택하는 하나 이상의 신호를 생성하도록 구성된다.
일부 실시형태에 있어서, 메모리(100)가 액세스되고 있지 않을 때에, 메모리 셀(MC)은 그 내부의 용량을 유지하면서 전력 소비를 줄이기 위해 슬립 모드로 진입하게 된다. 일부 실시형태에 있어서, 슬립 모드에서는, 비트 라인(BL) 및/또는 상보적 비트 라인(BLB)이 플로팅 상태에 있도록(즉, 고정 노드에 전기적으로 연결되지 않도록) 설정되지만, 메모리 셀(MC)에는 그 셀의 이전 상태로 남아 있도록 유지 전압이 공급된다. 그러나, 메모리 셀(MC)은 메모리(100)가 후속해서 액세스될 때에 슬립 모드에서 액티브 모드로 천이해야만 한다.
메모리는 비트 라인 쌍(BL/BLB)의 세트와 연결되는 P개의 입출력(I/O) 제어 회로(113[1]~113[P])(총칭해서 제어 회로(113)라고 함)를 포함한다. 각각의 I/O 제어 회로(113)는 로직 게이트(115), 인터버(117), 및 비트 라인 쌍(BL/BLB)의 세트와 연관된 복수의 충전 회로(125)를 포함한다. 각각의 I/O 제어 회로(113)의 로직 게이트(115)는 각각의 인버터(117)를 통해 컨트롤 라인(119)과 연결된다. 또한, 각각의 I/O 제어 회로(113)는 각각의 로직 게이트(115)를 통해 제1 셀레트 라인(121) 또는 제2 셀렉트 라인(123) 중 하나 이상과 연결된다, 도 1에 도시하는 실시형태에서는, 로직 게이트(115)가 NAND 게이트이다. I/O 제어 회로(113[1])에 있어서, 로직 게이트(115)는 제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비한 NAND 게이트이다. 인버터(117)는 컨트롤 라인(119)과 연결된 제1 입력 단자와, 로직 게이트(115)의 제1 입력 단자와 연결된 출력 단자를 구비한다. 로직 게이트(115)의 제2 입력 단자는 제2 셀렉트 라인(123)과 연결된다. 일부 실시형태에 있어서, P개의 입출력 단자(I/O) 제어 회로(113)의 일부는 제1 셀렉트 라인(121)과 연결된 대응하는 로직 게이트(115)의 제2 입력 단자를 구비하고, P개의 입출력 단자(I/O) 제어 회로(113)의 나머지 부분은 제2 셀렉트 라인(123)과 연결된 대응하는 로직 게이트(115)의 제2 입력 단자를 구비한다. 로직 게이트(115)의 출력 단자는 I/O 제어 회로(113[1])와 연관된 비트 라인 쌍(BL/BLB)의 세트에 대응하는 충전 회로(125)와 연결된다. 다른 I/O 제어 회로(113[2]~113[P])는 I/O 제어 회로(113[1])의 구성과 같은 구성을 가지며, 그에 대한 상세한 설명은 따라서 생략한다. 일부 실시형태에 있어서, I/O 제어 회로(113)는 후술하는 동작을 수행하기 위해 적합한 회로에 의해 구현된다.
I/O 제어 회로(113)는 컨트롤 라인(119)을 통해 수신된 비트 라인 컨트롤 신호(BLCS)와, 제1 셀렉트 라인(121) 및/또는 제2 셀렉트 라인(123)을 통해 수신된 신호에 기초하여, 비트 라인 쌍(BL/BLB)의 세트를 제어하도록 구성된다. 제어 회로(111)는 비트 라인 컨트롤 신호(BLCS), 제1 비트 라인 셀렉트 신호(BLSS1) 및 제2 비트 라인 셀렉트 신호(BLSS2)를 생성하도록 구성된다. 컨트롤 라인(119)은 비트 라인 컨트롤 신호(BLCS)를 캐리(carry)하도록 구성된다. 제1 셀렉트 라인(121)은 제1 비트 라인 셀렉트 신호(BLSS1)를 캐리하도록 구성된다. 제2 셀렉트 라인(123)은 제2 비트 라인 셀렉트 신호(BLSS2)를 캐리하도록 구성된다.
충전 회로(125)는, 비트 라인(BL) 또는 상보적 비트 라인(BLB)을, 전압(VDD) 등의 프리차지(precharge) 전압과 전기적으로 연결하거나, 비트 라인(BL) 또는 상보적 비트 라인(BLB)을 프리차지 전압으로부터 전기적으로 연결 해제하도록 구성된다. I/O 제어 회로(113) 및 대응하는 충전 회로(125)는 비트 라인(BL) 또는 상보적 비트 라인(BLB) 중 하나 이상을, 액세스 상태(accessed state), 플로팅 상태 및/또는 프리차지 상태 중 하나 이상에 있게 하도록 구성된다. 일부 실시형태에 있어서, 메모리가 슬립 모드에 있을 경우, 비트 라인 쌍(BL/BLB)은 그 비트 라인 쌍(BL/BLB)을 프리차지 전압으로부터 연결 해제함으로써 플로팅 상태에 있게 된다(즉, 고정 노드에 전기적으로 연결되지 않는다). 일부 실시형태에 있어서, 비트 라인 쌍(BL/BLB)이 플로팅 모드로 설정될 경우, 그 비트 라인 쌍(BL/BLB)은 다양한 누설 경로에 의해 영향을 받고, 비트 라인 쌍(BL/BLB)의 전압 레벨은 그에 따라 알려지지 않는다. 일부 실시형태에 있어서, 슬립 모드 동안, 비트 라인 쌍(BL/BLB)은 그 비트 라인 쌍(BL/BLB)을 프리차지 전압(VDD)에 연결함으로써 프리차지 상태에 있게 된다(즉, 미리 정해진 전압(VDD)에 전기적으로 연결된다). 일부 실시형태에 있어서, 메모리가 액티브 모드에 있을 경우, 비트 라인 쌍(BL/BLB)은 프리차지 상태로 설정되거나 또는 액세스 상태로 설정된다. 비트 라인 쌍(BL/BLB)은 그 비트 라인 쌍(BL/BLB)이 프리차지 전압과 전기적으로 연결 해제되지만 "플로팅" 상태인 것으로 간주될 때에 액세스 상태에 있게 되는데, 그 이유는 액세스되는 것으로 선택되면, 비트 라인 쌍(BL/BLB)이 대응하는 센스 증폭기 또는 기록 드라이버와 연결되기 때문이다.
비트 라인(BL) 또는 상보적 비트 라인(BLB)의 상태를 변경하기 위해, 각각의 I/O 제어 회로(113)는 비트 라인 컨트롤 신호(BLCS)의 논리 상태를, 제1 비트 라인 셀렉트 신호(BLSS1) 또는 제2 비트 라인 셀렉트 신호(BLSS2)의 논리 상태와 비교하도로 구성된다. 비교 결과를 이용하여, 충전 회로(125)는 미리 정해진 전압(VDD)을 대응하는 비트 라인(BL)에 및/또는 상보적 비트 라인(BLB)에 선택적으로 연결하여 프리차지 상태에 진입하도록 구성된다. 도 1에 도시하는 실시형태에서는 각각의 충전 회로(125)가 2개의 P타입 트랜지스터를 포함한다. 2개의 P타입 트랜지스터의 소스는 미리 정해진 전압(VDD)을 수신하도록 구성된다. 2개의 P타입 트랜지스터 중 하나의 트랜지스터의 드레인은 비트 라인(BL)과 연결되고, 2개의 P타입 트랜지스터 중 다른 트랜지스터의 드레인은 상보적 비트 라인(BLB)과 연결된다. 2개의 P타입 트랜지스터의 게이트는 로직 게이트(115)의 출력 단자와 연결된다.
동작시, 일부 실시형태에서는, 비트 라인 컨트롤 신호(BLCS)가 제어 회로(111)에 의해 논리 "로우(low)"에 있도록 설정되고, 제1 비트 라인 셀렉트 신호(BLSS1) 또는 제2 비트 라인 셀렉트 신호(BLSS2) 중 대응하는 신호가 제어 회로(111)에 의해 논리 "하이(high)"에 있도록 설정되면, I/O 제어 회로(113)는 논리 "로우"를 출력하여 충전 회로(125)의 트랜지스터 쌍을 턴온시킨다. 충전 회로(125)의 트랜지스터 쌍이 턴온되면, 비트 라인 쌍(BL/BLB)은 미리 정해진 전압(VDD)과 연결되고 프리차지 상태에 있는 것으로 간주된다. 즉, 충전 회로(125)의 트랜지스터 쌍이 턴온되면, 비트 라인 쌍(BL/BLB)은 프리차지 상태와 연관된 미리 정해진 전압(VDD)을 캐리한다.
또한, 제1 비트 라인 셀렉트 신호(BLSS1) 또는 제2 비트 라인 셀렉트 신호(BLSS2) 중 대응하는 신호가 제어 회로(111)에 의해 논리 "하이"에 있도록 설정되고, 비트 라인 컨트롤 신호(BLCS)가 제어 회로(111)에 의해 논리 "하이"에 있도록 설정되고, I/O 제어 회로(113)는 충전 회로(125)의 트랜지스터를 턴오프시키도록 구성된다. 이 시나리오 하에서는, 비트 라인 쌍(BL/BLB)이 미리 정해진 전압(VDD)과 연결 해제되지만, 액세스되는 것으로 선택되면, 대응하는 센스 증폭기 또는 기록 드라이버에 의해 제어되고, 비트 라인 쌍(BL/BLB)은 액세스 상태에 있는 것으로 간주된다.
비트 라인 컨트롤 신호(BLCS)가 논리 "하이"에 있으면, I/O 제어 회로(113)는 충전 회로(125)의 트랜지스터를 턴오프시키도록 구성된다. 충전 회로(125)의 트랜지스터가 턴오프되면, 비트 라인 쌍(BL/BLB)은 미리 정해진 전압(VDD)과 연결되지도 않고 대응하는 센스 증폭기나 기록 드라이버에 의해 제어되지도 않기 때문에, 플로팅 상태에 있는 것으로 간주된다. 일부 실시형태에 있어서, 신호 및/또는 논리 상태의 다른 적절한 조합이, 비트 라인(BL) 및 상보적 비트 라인(BLB)의 하나 이상의 세트가 플로팅 상태, 액세스 상태, 및/또는 프리차지 상태에 있게 하는데 이용 가능하다.
비트 라인 컨트롤 신호(BLCS)는 메모리를 인에이블하는 칩 인에이블 신호(CEB)에 기초한다. I/O 제어 회로(113)는 칩 인에이블 신호(CEB)가 논리 "하이"에 있다면(예, CEB=H), 연관된 비트 라인 쌍(BL/BLB)을 프리차지 상태로 유지하도록 구성된다. 일부 실시형태에 있어서, 칩 인에이블 신호(CEB)가 논리 "하이"에 있다면, 비트 라인(BL) 또는 상보적 비트 라인(BLB)이 프리차지 상태 또는 플로팅 상태에 있게 되는지의 여부는 대응하는 비트 라인 셀렉트 신호(BLSS1 또는 BLSS2)에 의해 결정된다.
일부 실시형태에 있어서, 비활성인 I/O 제어 회로(113)의 수가 증가할 때에, 메모리(100)에 의해 저장되는 누설 전류의 양도 증가한다. 제1 비트 라인 셀렉트 신호(BLSS1)와 제2 비트 라인 셀렉트 신호(BLSS2)는 저전력 동작 시에 플로팅 상태에 놓이는 비트 라인 쌍(BL/BLB)의 수(quantity)를 제어한다. 플로팅 상태에 있는 비트 라인 쌍(BL/BLB)의 수를 제어함으로써, 제어 회로(111)는 슬립 모드에서 액티브 모드로 천이할 때의 메모리(100)의 웨이크업 시간 및 인입 웨이크업 전류를 제어한다. 미리 정해진 전압으로 유지되는(즉, 프리차지 상태의) 비트 라인 쌍(BL/BLB)의 수가 증가할 때에, 메모리(100)를 슬립 모드에서 액티브 모드로 천이하는데 필요한 웨이크업 전류의 양이 감소한다.
제어 회로(111)는 입력 신호를 수신하고, I/O 제어 회로(113)를 제어하는 신호를 생성하도록 구성된다. 일부 실시형태에 있어서, 제어 회로(111)는 비트 라인 컨트롤 신호(BLCS), 제1 비트 라인 셀렉트 신호(BLSS1) 및 제2 비트 라인 셀렉트 신호(BLSS2)를 생성한다. 비트 라인 컨트롤 신호(BLCS), 제1 비트 라인 셀렉트 신호(BLSS1), 및 제2 비트 라인 셀렉트 신호(BLSS2)의 논리 상태는 하나 이상의 입력 신호에 기초하여 제어 회로(111)에 의해 결정된다. 일부 실시형태에 있어서, 입력 신호는 셧다운 신호(SD) 및 딥 슬립 신호(DSLP)이다.
제어 회로(111)는 I/O 제어 회로(113)를 제어하는 칩 인에이블 신호(CEB)를 수신한다. 다른 예에 있어서, 제어 회로(111)는 I/O 제어 회로(113)를 제어하는 다른 신호를 수신할 수도 있다. 제어 회로(111)는 연관된 비트 라인 쌍(BL/BLB)을 프리차지 상태로 유지하도록 I/O 제어 회로(113)를 제1 셀렉트 라인(121)과 연결되게 한다. 제2 셀렉트 라인(123)에 연결되는 나머지 I/O 제어 회로(113)는 대응하는 비트 라인 쌍(BL/BLB)을 플로팅 상태로 유지한다. 따라서, 메모리(100)가 슬립 모드에서 액티브 모드로 천이될 때에, 웨이크업 전류는 플로팅 상태에 있는 I/O 제어 회로(113)에서만 생성됨에 따라, 웨이크업 전류 및 웨이크업 시간을 줄인다.
일부 실시형태에 있어서, 메모리(100)는, 사용자에게 투명한 제어 방식(control scheme)을 제공하고 SRAM 웨이크업을 위한 특수 타이밍 프로토콜의 필요성을 없애기 위해 칩 인에이블 신호(CEB)를 이용한다. 메모리(100)는 비트 라인 쌍(BL/BLB)의 세트를 미리 정해진 전압에 유지하도록 구성된다. 미리 정해진 전압으로 유지되는 비트 라인 쌍(BL/BLB)의 수는 슬립 모드에서 액티브 모드로의 천이 중에 메모리(100)에 의해 생성되는 웨이크업 전류의 양을 줄인다. 웨이크업 전류가 감소하기 때문에, 메모리(100)는 그 메모리(100)의 다양한 구성요소에 전력을 제공하는 라인 세트인 전력 메쉬층(power mesh layer)(도시 생략)에 해를 끼칠 우려 없이 비트 라인 쌍(BL/BLB) 전체를 활성화시킬 수 있다.
일부 실시형태에 있어서, 메모리가 슬립 모드에 있을 때에 프리차지 상태로 설정된 비트 라인 쌍(BL/BLB)의 수와, 플로팅 상태로 설정된 비트 라인 쌍(BL/BLB)의 수는 다양한 로직 게이트(115)와 셀렉트 라인(121, 123) 사이에서의 비아 플러그(via plug)의 배치에 의해 결정된다. 일부 실시형태에 있어서, 본 개시에 따른 메모리의 제조 공정 시에, 프리차지 상태나 플로팅 상태로 설정될 비트 라인 쌍의 수에 대한 설계의 변경은 관련된 비아 플러그에 대응하는 마스크를 교체함으로써만 행해진다.
도 2는 하나 이상의 실시형태에 따른, 싱글 셀렉트 라인(221)을 구비한 메모리(200)의 도면이다. 도 1의 구성요소와 같거나 유사한 도 2의 구성요소에는 같은 참조 번호가 부여되거나 100씩 증가한 참조 번호가 부여된다. 따라서, 그에 대한 상세한 설명은 생략한다.
메모리(100)와 비교해서, 메모리(200)에서는, 비트 라인 쌍(BL/BLB) 전체는 도 1의 상이한 셀렉트 신호(BLSS1 및 BLSS2) 대신에 비트 라인 셀렉트 신호(BLSS)에 기초하여 제어된다. 예를 들어, 비트 라인 쌍(BL/BLB) 전체는 비트 라인 컨트롤 신호(BLCS) 및 비트 라인 셀렉트 신호(BLSS)의 논리 상태에 기초해서, 플로팅 상태, 액세스 상태 또는 프리차지 상태에 있도록 설정된다. 비트 라인 쌍(BL/BLB) 전체를 플로팅 상태로 둠으로써, 메모리(200)는 메모리(100)와 비교해서 슬립 모드 동안 누설 전류량을 저감시킬 수 있다. 메모리(100)와 비교해, 메모리(200)는 더 많은 웨이크업 전류를 소비한다. 전력 메쉬 층(도시 생략)에 대한 손상을 피하기 위해, 메모리(200)는 셀렉트 라인(221)의 기생 저항-용량(RC) 지연을 조정함으로써 웨이크업 동안 순차적으로 제어되는 것이 가능하다.
일부 실시형태에서는, 비트 라인 셀렉트 신호(BLSS)가 논리 "로우"에 있다면, 로직 게이트(215)에 의해 출력된 신호는 논리 하이이다. 로직 게이트(215)에 의해 출력된 하이 논리 레벨은 프리차지 회로(225)의 트랜지스터가 미리 정해진 전압(VDD)을 비트 라인 쌍(BL/BLB)에 공급하는 것(즉, 비트 라인 쌍(BL/BLB)을 플로팅 상태로 설정하는 것)을 막는다. 비트 라인 컨트롤 신호가 논리 "로우"에 있고 비트 라인 셀렉트 신호가 논리 "하이"에 있다면, 로직 게이트(215)에 의해 출력된 신호는 논리 "로우"로 천이된다. 로직 게이트(215)에 의해 출력된 로우 논리 레벨은 프리차지 회로(225)의 트랜지스터를, 미리 정해진 전압(VDD)을 비트 라인 쌍(BL/BLB)에 연결하도록(즉, 비트 라인 쌍(BL/BLB)을 프리차지 상태로 설정하도록) 턴온시킨다. 또한, 일부 실시형태에서는, 비트 라인 컨트롤 신호(BLCS)가 논리 "하이"에 있고, 비트 라인 셀렉트 신호(BLSS)가 논리 "하이"에 있다면, 로직 게이트(215)에 의해 출력된 신호는 논리 하이이다. 로직 게이트(215)에 의해 출력된 하이 논리 레벨은 프리차지 회로(225)의 트랜지스터가 미리 정해진 전압(VDD)을 비트 라인 쌍(BL/BLB)에 공급하는 것(즉, 비트 라인 쌍(BL/BLB)을 액세스 상태로 설정하는 것)을 막는다. 일부 실시형태에 있어서, 메모리(200)는 그 메모리(200)의 전력 메쉬 층에 해를 끼칠 수 있는 대량 웨이크업 전류의 생성을 막기 위해 각각의 I/O 제어 회로(213)를 순차적으로 활성화시키도록 구성된다. 상기 실시형태에 있어서, I/O 회로(213)는 프리차지 회로(225)의 활성화를 지연시키는 지연 회로를 포함하고, 이로써 I/O 제어 회로(213)를 순서대로 프리차지하여 전류 과도현상(current transient)(즉, 전류 스파이크)을 저감시킨다.
도 3은 하나 이상의 실시형태에 따른, 적어도 2개의 로직 게이트(315)를 포함하는 I/O 제어 회로(313)를 구비한 메모리(300)의 도면이다. 도 1의 구성요소와 같거나 유사한 도 3의 구성요소에는 같은 참조 번호가 부여되거나 200씩 증가한 참조 번호가 부여된다. 따라서, 그에 대한 상세한 설명은 생략한다.
메모리(300)는 부분적 비트 라인 컨트롤을 위해 구성되어 있는데, 이것은, I/O 제어 회로(313)가 개별 I/O 제어 회로(313[1], 313[2], ..., 또는 313[N])와 연관된 상이한 비트 라인 쌍(BL/BLB)을 프리차지하도록 구성되어 있다는 것을 의미한다. 메모리(300)에서, I/O 제어 회로(313)는 상이한 비트 라인 쌍(BL/BLB)의 선택적 프리차징을 인에이블하게 하는 다수의 로직 게이트(총칭해서 로직 게이트(315)라고 함)를 포함한다. 예를 들어, I/O 제어 회로(313[1])는, 각각 I/O 제어 회로(313[1])와 연관된 상이한 비트 라인 쌍(BL/BLB)에 연결되는 2개의 로직 게이트(315a 및 315b)를 포함한다. 메모리(300)는 제1 셀렉트 라인(321)과 제2 셀렉트 라인(323)을 포함한다. 한 로직 게이트(315b)는 제1 셀렉트 라인(321)과 연결되고, 다른 로직 게이트(315a)는 제2 셀렉트 라인(323)과 연결된다.
메모리(300)에서, 제어 회로(311)는 제1 비트 라인 셀렉트 신호(BLSS1)와 제2 비트 라인 셀렉트 신호(BLSS2)를 생성한다. 일부 실시형태에 있어서, 제어 회로(311)가, 논리 "로우"에 있는 비트 라인 컨트롤 신호(BLCS)를 생성하고 제1 비트 라인 셀렉트 신호(BLSS1)가 논리 "하이"이면, 로직 게이트(315b)의 출력 신호에 의해 제어되는 충전 회로와 연결된 비트 라인 쌍(BL/BLB)은 프리차지 플로팅 상태에 놓인다. 제어 회로(311)가, 논리 "로우"인 제2 비트 라인 컨트롤 신호(BLCS2)를 생성하면, 로직 게이트(315a)의 출력 신호에 의해 제어되는 충전 회로와 연결된 비트 라인 쌍(BL/BLB)은 플로팅 상태에 놓인다.
다른 I/O 제어 회로(313[2]~313[P])는 I/O 제어 회로(313[1])의 구성과 같은 구성을 가지며, 그에 대한 상세한 설명은 따라서 생략한다.
I/O 제어 회로(313) 내에 다수의 로직 게이트(315)를 포함함으로써, 비트 라인 쌍(BL/BLB)의 일부는 프리차지 상태에 놓일 수 있는 반면, 다른 비트 라인 쌍(BL/BLB)은 플로팅 상태에 있게 된다. 일부 실시형태에 있어서, I/O 제어 회로(313)와 연관된 비트 라인 쌍(BL/BLB) 전체는, 비트 라인 컨트롤 신호(BLCS), 제1 비트 라인 셀렉트 신호(BLSS1) 및 제2 비트 라인 셀렉트 신호(BLSS2)의 논리 상태의 조합에 기초해서, 동시에 및/또는 순차적으로 플로팅 상태, 액세스 상태 또는 프리차지 상태에 있게 된다.
일부 실시형태에 있어서, 메모리(300)는 슬립 모드 또는 액티브 모드에 있을 수 있는 메모리 셀 컬럼을 포함하는 멀티플렉서 설계와 연결되도록 구성된다. 다수의 비트 라인 쌍(BL/BLB)은 비트 라인 컨트롤 신호(BLCS), 제1 비트 라인 셀렉트 신호(BLSS1), 제2 비트 라인 셀렉트 신호(BLSS2), 및/또는 하나 이상의 다른 비트 라인 셀렉트 신호(BLSSX)(도시 생략)에 기초해서 제어될 수 있다. 예를 들어, 메모리(300)가 추가 셀렉트 라인(도시 생략)을 포함하도록 구성되면, 일부 실시형태에 있어서, I/O 제어 회로(313)는 그 I/O 제어 회로(313)와 연결되는 비트 라인 쌍(BL/BLB)을 선택적으로 제어하기 위해 추가 로직 게이트(315)를 포함하도록 구성된다. 프리차지 상태의 비트 라인 쌍(BL/BLB) 중 적어도 일부를 선택적으로 유지시키면 메모리(300)를 슬립 모드로부터 웨이크업하는데 걸리는 시간을 저감할 수 있다.
도 4는 하나 이상의 실시형태에 따른, 포지티브 피드백 회로(PF)를 구비한 메모리(400)의 도면이다. 도 1의 구성요소와 같거나 유사한 도 4의 구성요소에는 같은 참조 번호가 부여되거나 300씩 증가한 참조 번호가 부여된다. 따라서, 그에 대한 상세한 설명은 생략한다.
각각의 포지티브 피드백 회로(PF)가 비트 라인 쌍(BL/BLB) 및 대응하는 I/O 제어 회로(413) 사이에 연결된다. 비트 라인 컨트롤 신호(BLCS)와 비트 라인 셀렉트 신호(BLSS1/BLSS2)가 I/O 제어 회로(413)를 인에이블할 경우에, 포지티브 피드백 회로(PF)는 선택적으로 비트 라인 쌍의 비트 라인(BL) 또는 상보적 비트 라인 쌍(BLB) 중 하나가, 누설 전류에 기초해 미리 정해진 전압(VDD)을 캐리하게 하도록 구성된다. 일부 예에 있어서, 누설 전류는 포지티브 피드백 회로(PF)의 하나의 구성요소를 활성화시킨다.
포지티브 피드백 회로(PF) 중 예시적인 포지티브 피드백 회로(427)에 대해, 컬럼(Col.[6]) 내의 비트 라인 쌍(BL/BLB) 및 메모리 셀(MC)과 함께 상세하게 설명한다. 다른 컬럼의 다른 포지티브 피드백 회로(PF)는 포지티브 피드백 회로(427)와 유사한 구성을 가지며, 그에 대한 상세한 설명은 따라서 생략한다. 포지티브 피드백 회로(427)는, 비트 라인 쌍의 비트 라인(BL) 또는 상보적 비트 라인(BLB) 중 하나가, 전압(VDD)으로 프리차지되게 하고 다른 하나는 포지티브 피드백 회로(427)를 통해 전압(VDD)과 연결되지 못하게 하도록 구성되는 2개의 교차 연결된 P타입 트랜지스터를 포함한다. 포지티브 피드백 회로(PF)의 다른 구현에 대해서는 도 7 및 도 8과 함께 추가로 설명할 것이다. 도 7에 도시하는 바와 같은 일부 실시형태에서는, 포지티브 피드백 회로(PF)가, 교차 연결된 트랜지스터 쌍과 연결된 다이오드를 더 포함한다. 도 8에 도시하는 바와 같은 일부 실시형태에서는, 포지티브 피드백 회로(PF)가, 교차 연결된 트랜지스터 쌍과 연결된 스위치를 더 포함한다.
일부 실시형태에 있어서, 포지티브 피드백 회로(427)는 컬럼(Col.[6]) 내의 메모리 셀(MC)의 용량에 기초하여 누설 경로(428)를 턴오프시키도록 구성되어 있다. 예를 들어, 컬럼(Col.[6]) 내의 메모리 셀(MC)이 이진 값 0, 0, 1, 0, 및 0을 저장하도록 구성되어 있다면, 컬럼(Col.[6]) 내의 비트 라인 쌍의 비트 라인(BL)은 상보적 비트 라인(BLB)보다 더 많은 누설을 나타낼 것이다. 이 예에서, 컬럼(Col.[6]) 내의 포지티브 피드백 회로(427)는 상보적 비트 라인(BLB)을 프리차지하도록 구성된다. 일부 실시형태에 있어서, 포지티브 피드백 회로(PF)는 또한, 복구 회로, 센스 증폭기의 일부, 또는 컬럼(Col.[6])의 메모리 셀(MC)에 대한 판독/기록 동작 시에 비트 라인(BL) 또는 상보적 비트 라인(BLB)에 대한 기록 드라이버의 일부로서 이용된다.
도 5는 하나 이상의 실시형태에 따른, 복수의 포지티브 피드백 회로(PF)를 구비한 메모리(500)의 도면이다. 도 2의 구성요소와 같거나 유사한 도 5의 구성요소에는 같은 참조 번호가 부여되거나 300씩 증가한 참조 번호가 부여된다. 도 5의 포지티브 피드백 회로(PF)는 도 4의 포지티브 피드백 회로(PF)에 대해 설명하는 특성과 유사한 특징을 갖는다. 따라서, 그에 대한 상세한 설명은 생략한다. 메모리(400)와 비교해서, 메모리(500)에서는, 비트 라인 쌍(BL/BLB) 전체가, 도 2에 대해 전술한 바와 유사한 방식으로, 상이한 셀렉트 신호(BLSS1 및 BLSS2) 대신에 비트 라인 셀렉트 신호(BLSS)에 기초하여 제어된다.
도 6은 하나 이상의 실시형태에 따른, 복수의 포지티브 피드백 회로(PF)를 구비한 메모리(600)의 도면이다. 도 3의 구성요소와 같거나 유사한 도 6의 구성요소에는 같은 참조 번호가 부여되거나 300씩 증가한 참조 번호가 부여된다. 도 6의 포지티브 피드백 회로(PF)는 도 4의 포지티브 피드백 회로(PF)에 대해 설명한 특성과 유사한 특징을 갖는다. 따라서, 그에 대한 상세한 설명은 생략한다. 메모리(400)와 비교해서, 메모리(600)에서는, I/O 제어 회로(613) 내의 비트 라인 쌍(BL/BLB)이 다양한 그룹으로 나눠지고, 각각의 그룹은 도 3에 대해 전술한 바와 유사한 방식으로, 셀렉트 신호(BLSS1 및 BLSS2) 중 대응하는 신호에 기초하여 제어된다.
도 7은 하나 이상의 실시형태에 따른 포지티브 피드백 회로(700)의 도면이다. 포지티브 피드백 회로(700)는 도 4, 도 5 또는 도 6의 포지티브 피드백 회로 중 하나 이상의 회로 대신에 이용 가능하다. 포지티브 피드백 회로(700)는 제2 트랜지스터(710)와 교차 연결된 제1 트랜지스터(705)를 포함한다. 제1 트랜지스터(705)와 제2 트랜지스터(710)는 비트 라인(BL) 및 상보적 비트 라인(BLB)과 연결된다. 포지티브 피드백 회로(700)는 제1 트랜지스터(705) 및 제2 트랜지스터(710)와 연결된 다이오드 접속 트랜지스터(715)를 더 포함한다.
제1 트랜지스터(705)는 PMOS 트랜지스터이고, 제2 트랜지스터(710)는 PMOS 트랜지스터이다. 제1 트랜지스터(705)는 비트 라인(BL)이 프리차지 상태에 있는지의 여부를 제어하고, 제2 트랜지스터(710)는 상보적 비트 라인(BLB)이 프리차지 상태에 있는지의 여부를 제어한다.
포지티브 피드백 회로(700)에서, 제1 트랜지스터(705)와 제2 트랜지스터(710)는 상호 배타적 상태를 갖는다. 즉, 제1 트랜지스터(705)가 비트 라인(BL)에 미리 정해진 전압을 제공하도록 턴온되면, 제2 트랜지스터는 상보적 비트 라인(BLB)을 플로팅 상태에 두도록 턴오프되거나 또는 고저항 상태로 바이어스되며, 그 반대가 될 수도 있다. 포지티브 피드백 회로(700)의 구성은 최대 누설 전류와 연관되는 비트 라인을 프리차지함으로써, 그 비트 라인으로부터의 누설 전류를 막는다. 포지티브 피드백 회로(700)을 포함하는 회로는, 비트 라인(BL)과 상보적 비트 라인(BLB) 양쪽이 프리차지 상태 또는 플로팅 상태에 놓이는 회로와 비교해 누설 전류가 적다.
다이오드 접속 트랜지스터(715)는 그 다이오드 접속 트랜지스터(715)의 소스와 드레인 사이에 미리 정해진 전압 강하를 제공하도록 구성된다. 일부 실시형태에 있어서, 대응하는 트랜지스터(705 또는 710)가, 비트 라인(BL) 또는 상보적 비트 라인(BLB)을 전압(VDD)과 전기적으로 연결하도록 턴온될 경우, 프리차지된 비트 라인(BL) 또는 프리차지된 상보적 비트 라인(BLB)은 전압(VDD)의 전압 레벨보다 다이오드 접속 트랜지스터(715)의 미리 정해진 전압 강하만큼 낮은 전압 레벨로 충전된다. 프리차지된 비트 라인(BL 또는 BLB) 상에 저 전압 레벨을 가짐으로써, 그 프리차지된 비트 라인(BL 또는 BLB)과 연관된 누설 전류가 추가로 감소한다.
도 8은 하나 이상의 실시형태에 따른 포지티브 피드백 회로(800)의 도면이다. 포지티브 피드백 회로(800)는 도 4, 도 5 또는 도 6의 포지티브 피드백 회로 중 하나 이상의 회로 대신에 이용 가능하다. 포지티브 피드백 회로(800)는 제2 트랜지스터(810)와 교차 연결된 제1 트랜지스터(805)를 포함한다. 제1 트랜지스터(805) 및 제2 트랜지스터(810)는 비트 라인(BL) 및 상보적 비트 라인(BLB)과 연결된다. 포지티브 피드백 회로(800)는 제1 트랜지스터(805) 및 제2 트랜지스터(810)와 연결된 스위치(815)를 포함한다.
제1 트랜지스터(805)는 PMOS 트랜지스터이고, 제2 트랜지스터(810)는 PMOS 트랜지스터이다. 제1 트랜지스터(810)는 비트 라인(BL)이 프리차지 상태에 있는지의 여부를 제어하고, 제2 트랜지스터(810)는 상보적 비트 라인(BLB)이 프리차지 상태에 있는지의 여부를 제어한다.
포지티브 피드백 회로(800)에서, 그 포지티브 피드백 회로(800)와 연결된 비트 라인 쌍은 제1 트랜지스터(805)와 제2 트랜지스터(810)가, 도 7을 참조하여 설명한 바와 같이 상호 배타적인 상태를 갖게 한다. 포지티브 피드백 회로(800)을 포함하는 회로는, 비트 라인(BL)과 상보적 비트 라인(BLB) 양쪽이 플로팅 상태에 놓이는 회로와 비교해 누설 전류가 적다.
스위치(815)는 인에이블 신호(ENB)에 응답하여 트랜지스터(805 및 810)를 전압(VDD)과 전기적으로 연결하도록 구성된다. 일부 실시형태에 있어서, 스위치(833)는 P타입 트랜지스터이다. 인에이블 신호(ENG)가 논리 "로우"일 경우, 스위치(833)는 쇼트 회로로서 기능하고, 트랜지스터(805 및 810)는 스위치(815)를 통해 전압(VDD)과 연결된다. 이 경우에, 포지티브 피드백 회로(800)는 인에이블된다. 인에이블 신호(ENG)가 논리 "하이"일 경우, 스위치(815)는 오픈 회로로서 기능하고, 트랜지스터(805 및 810)는 스위치(815)를 통해 전압(VDD)과 연결되지 않는다. 이 경우에, 포지티브 피드백 회로(800)는 디스에이블된다.
도 9는 하나 이상의 실시형태에 따른 신호 생성기 회로(900)의 도면이다. 신호 생성기 회로(900)는 제어 회로(111, 211, 311, 411, 511, 또는 611)의 일부로서 이용 가능하다. 신호 생성기 회로(900)는 로직 NAND 게이트(901)와, 이 로직 NAND 게이트(901)와 연결된 인버터(903)를 포함한다. 신호 생성기 회로(900)는 지연 신호(CKPB_DLY), 클록 신호(CLKB) 및 칩 인에이블 신호(CEB)를 수신하도록 구성된다. 신호 생성기 회로(900)는 인버터(903)를 통해 칩 인에이블 신호(CEB)를 수신하도록 구성된다. 신호 생성기 회로(900)는 수신된 지연 신호(CKPB_DLY), 클록 신호(CLKB) 및 칩 인에이블 신호(CEB)에 기초하여 비트 라인 컨트롤 신호(BLCS)를 출력하도록 구성된다.
도 10은 하나 이상의 실시형태에 따른 신호 생성기 회로(1000)의 도면이다. 신호 생성기 회로(1000)는 제어 회로(111, 211, 311, 411, 511, 또는 611)의 일부로서 이용 가능하다. 신호 생성기 회로(1000)는 로직 NOR 게이트(1001)를 포함한다. 이 예에서, 신호 생성기 회로(1000)는 딥 슬립 신호(DSLP), 셧다운 신호(SD) 및 칩 인에이블 신호(CEB)를 수신하도록 구성된다. 신호 생성기 회로(1000)는 수신된 딥 슬립 신호(DSLP), 셧다운 신호(SD) 또는 칩 인에이블 신호(CEB)에 기초하여 비트 셀렉트 신호(BLSS)를 출력하도록 구성된다.
도 11은 하나 이상의 실시형태에 따른, 도 4의 비트 라인 쌍(405) 등의 비트 라인 쌍(BL/BLB)의 상태의 타이밍도(1100)이다. 타이밍도는 클록 신호(CLK), 칩 인에이블 신호(CEB), 파워 다운 신호(PDB), 비트 라인 셀렉트 신호(BLEQB), 비트 라인(BL), 및 상보적 비트 라인(BLB)의 논리 상태의 그래프이다. 클록 신호(CLK)은 제1 슬립 기간(1101) 동안, 액티브 기간(1103) 동안, 제2 슬립 기간(1105) 동안 발진한다. 칩 인에이블 신호(CEB)는 논리 "하이" 또는 논리 "로우" 중 어느 하나에 있다. 비트 라인 셀렉트 신호(BLEQB)는 논리 "하이" 또는 논리 "로우" 중 어느 하나에 있다. 비트 라인(BL) 및 상보적 비트 라인(BLB)은 논리 "하이", 논리 "로우", 또는 "플로팅 상태"에 있다.
제1 슬립 기간(1101)에서, 칩 인에이블 신호(CEB)는 액티브 기간(1103)으로의 천이를 나타내도록 "로우"가 된다. 그 결과, 제1 슬립 기간(1101) 동안, 파워 다운 신호(PDB)는 "하이"가 되고 이어서 비트 라인 셀렉트 신호(BLEQB)는 "로우"로 천이됨으로써, 비트 라인(BL)은 프리차지 상태로 설정된다. 시간 1107에서, 제1 슬립 기간(1101)은 액티브 기간(1103)으로 천이된다. 액티브 기간(1103)에서는, 다양한 판독(R1) 및 기록(W1/W0) 동작이 메모리 셀(MC)에서 행해진다.
액티브 기간(1103)에서, 칩 인에이블 신호(CEB)는 제2 슬립 기간(1105)으로의 천이를 나타내도록 "로우"에서 "하이"로 천이된다. 칩 인에이블 신호(CEB)가 "하이"가 되면, 비트 라인 셀렉트 신호(BLEQB)는 제2 슬립 기간(1105) 동안 "하이" 상태로 남는다. 즉, 비트 라인 셀렉트 신호(BLEQB)는 칩 인에이블 신호(CEB)가 "로우"가 아니라면, 대개 "하이" 상태에 있다. 비트 라인(BL) 또는 상보적 비트 라인(BLB)을, 메모리 셀(MC)의 용량 및 메모리 내의 누설 경로에 기초하여 프리차지 상태 또는 플로팅 상태에 있게 함으로써, 메모리 내의 누설 전류가 감소한다. 또, 포지티브 피드백 회로(PF)는 슬립 모드와 액티브 모드 사이에서 메모리를 천이시킴으로써, 메모리 내에서 발생할 수 있는 응력을 감소시킨다. 또한, 포지티브 피드백 회로(PF)의 동작은 예컨대 부가적인 전력 라인을 추가하는 일 없이 메모리 내의 누설 전류를 감소시킬 수 있고, 이에 메모리의 물리적 사이즈를 감소시키고 메모리의 복잡성을 저감시킬 수 있다.
도 12는 하나 이상의 실시형태에 따른, 비트 라인 쌍을 제어하는 방법(1200)의 흐름도이다. 방법(1200)은 메모리(100) 등의 반도체 디바이스의 부분적 BL(또는 컬럼 기반의) 플로팅 슬립 전력 관리에 이용되는 단계들을 구현한다. 단계 120에서, 컨트롤 신호(예, 신호(BLCS))가 생성된다. 단계 1203에서, 하나 이상의 셀렉트 신호(예, BLSS, BLSS1, 및/또는 BLSS2)가 생성된다. 컨트롤 신호 및 셀렉트 신호는 예컨대 제어 회로(예, 도 1의 제어 회로(111) 또는 도 4의 제어 회로(411))에 의해 생성된다. 단계 1205에서, 비트 라인 컨트롤 신호 및 하나 이상의 비트 라인 셀렉트 신호가 하나 이상의 I/O 제어 회로(예, I/O 제어 회로(113))에 의해 수신된다. 단계 1207에서, I/O 제어 회로는 컨트롤 신호 및 셀렉트 신호에 기초하여, 대응하는 충전 회로(예, 도면부호 125)를 제어하는 컨트롤 신호를 생성한다. 단계 1209에서, 컨트롤 신호가 하나 이상의 비트 라인이 프리차지 상태에 놓여 있다고 표시하고 셀렉트 신호가, 비트 라인 세트가 I/O 제어 회로에 의해 제어되고 있다고 표시하면, I/O 제어 회로는 식별된 비트 라인의 세트를 프리차지 상태로 천이시킨다. 비트 라인의 세트는 I/O 제어 회로에 의해 미리 정해진 전압에서 프리차지 상태로 유지된다. 단계 1211에서, I/O 제어 회로는 셀렉트 신호에 의해 식별되지 않는 비트 라인의 세트를 플로팅 상태로 천이시킨다. 이 비트 라인 세트는 제어 회로가 단계 1213에서 메모리를 활성 모드로 천이시킬 때까지, 각각의 프리차지 상태 및 플로팅 상태로 유지된다. 일부 실시형태에 있어서, 비트 라인 쌍에 포함된 비트 라인 중 하나 이상은, 제어 회로가 포지티브 피드백 회로(PF) 등의 포지티브 피드백 회로를 포함한다면, 개별적으로 프리차지 상태로 놓이게 된다.
도 13은 일 실시형태가 구현되는 컴퓨터 또는 프로세서 기반의 시스템(1300)의 기능 블록도이다.
프로세서 기반의 시스템(1300)은 본 명세서에 설명한 바와 같이, 비트 라인 및/또는 상보적 비트 라인이 프리차지 전압을 캐리하게 하도록 프로래밍 가능하며, 예컨대 버스(1301), 프로세서(1303) 및 메모리(1305)를 포함한다.
일부 실시형태에 있어서, 프로세서 기반 시스템은 단일의 "시스템 온 칩"으로서 구현된다. 프로세서 기반 시스템(1300), 또는 그 일부는 비트 라인 또는 상보적 비트 라인이 미리 정해진 전압을 캐리하게 하는 디바이스를 포함한다. 일부 실시형태에 있어서, 프로세서 기반의 시스템(1300)은 그 프로세서 기반 시스템(1300)의 구성요소들 사이에 정보 및/또는 명령어를 전송하는 버스(1301) 등의 통신 디바이스를 포함한다. 프로세서(1303)는 버스(1301)에 접속되어, 실행을 위해 명령어를 취득하고 예컨대 메모리(1305)에 저장된 정보를 처리한다. 일부 실시형태에 있어서, 프로세서(1303)는 하나 이상의 디지털 신호 처리기(DSP) 또는 하나 이상의 ASIC(application-specific integrated circuit) 등의, 소정의 프로세싱 함수 및 태스크를 수행하기 위한 하나 이상의 전문화된 구성요소가 수반된다. DSP는 통상, 프로세서(1303)와 독립적으로 실시간으로 실세계 신호(예, 사운드)를 처리하도록 구성된다. 마찬가지로, ASIC는 보다 일반적인 용도의 프로세서에 의해 용이하게 수행되지 않는 전문화된 기능을 수행하도록 구성 가능하다. 본 명세서에 설명한 기능을 수행하는 것을 지원하는 다른 전문화된 구성요소는 하나 이상의 FPGA(field programmable gate array), 하나 이상의 컨트롤러, 또는 하나 이상의 다른 전문용 컴퓨터 칩을 포함한다.
하나 이상의 실시형태에 있어서, 프로세서(또는 다중 프로세서)(1303)는 비트 라인 또는 상보적 비트 라인이 프리차지 전압을 캐리하게 하는 것과 관련된, 메모리(1305) 내에 저장된 명령어 세트에 의해 지정되는 대로 정보에 대해 일련의 동작을 수행한다. 명령어를 실행함으로써 프로세서는 지정된 기능을 수행하게 된다.
프로세서(1303) 및 수반 구성요소는 버스(1301)를 통해 메모리(1305)에 접속된다. 메모리(1305)는 실행시에 본 명세서에서 설명한 단계들을 수행하여 비트 라인 또는 상보적 비트 라인이 프리차지 전압을 캐리하게 하는 실행 가능한 명령어를 저장하는 다이내믹 메모리 및 스태틱 메모리 중 하나 이상을 포함한다. 메모리(1305)는 또한, 그 단계들의 실행과 연관되거나 실행 시에 생성되는 데이터를 저장한다.
하나 이상의 실시형태에 있어서, RAM(random access memory) 또는 기타 다이내믹 저장 장치 등의 메모리(1305)는 비트 라인 또는 상보적 비트 라인이 프리차지 전압을 캐리하게 하는 프로세서 명령어를 비롯한 정보를 저장한다. RAM는 메모리 어드레스라고 불리는 장소에 저장된 정보의 단위가, 이웃하는 어드레스의 정보와 독립적으로 저장 및 검색되게 한다. 메모리(1305)는 또한, 프로세서(1303)에 의해, 프로세서 명령어의 실행 시의 임시 값을 저장하는데 이용된다. 다양한 실시형태에 있어서, 메모리(1305)는 ROM(read only memory), 또는 명령어를 비롯한 정보를 저장하기 위한, 버스(1301)에 연결된 기타 스태틱 저장 장치이다. 일부 메모리는 전력 소실 시에 저장된 정보를 소실하는 휘발성 스토리지로 구성된다. 일부 실시형태에 있어서, 메모리(1305)는 그 메모리(1305)에 공급되는 전원이 턴오프되더라도 명령어를 비롯한 정보를 저장하는, 자기 디스크, 광학 디스크, 또는 플래시 카드 등의 비휘발성(영구적) 저장 장치이다.
본 명세서에서 이용되는 "컴퓨터 판독 가능한 매체(computer-readable medium)"라는 용어는 실행을 위한 명령어를 포함한, 정보를 프로세서(1303)에 제공하는 것에 관여하는 임의의 매체를 가리킨다. 이러한 매체는 컴퓨터 판독 가능한 저장 매체(예, 비휘발성 매체, 휘발성 매체)를 비롯한 다수의 형태를 가질 수 있지만, 이것에 한정되지는 않는다. 비휘발성 매체는 예컨대 광학 디스크 또는 자기 디스크를 포함한다. 휘발성 매체는 예컨대 다이내믹 메모리를 포함한다. 컴퓨터 판독 가능한 매체의 일반적인 형태는, 예컨대 플로피 디스크, 플렉서블 디스크, 하드 디스크, 자기 테이프, 다른 자기 매체, CD-ROM, CDRW, DVD, 다른 광학 매체, 펀치 카드, 종이 테이프, 광학 마스크 시트, 천공이나 기타 광학적으로 인식 가능하 표식의 패턴을 가진 다른 물리적 매체, RAM, PROM, EPROM, 플래시-EPROM, EEPROM, 플래시 메모리, 다른 메모리 칩이나 카트리지, 또는 컴퓨터가 판독할 수 있는 다른 매체를 포함한다.
일 실시형태에 있어서, 메모리는 제1 데이터 라인과 제2 데이터 라인 사이에 연결되는 제1 메모리 셀 세트를 포함한다. 메모리는 제1 데이터 라인 및 제2 데이터 라인에 연결된 제1 I/O 회로를 포함한다. 제1 I/O 회로는 또한 제1 컨트롤 신호를 수신하기 위해 제1 컨트롤 라인에 연결되며, 또한 제1 셀렉트 신호를 수신하기 위해 제1 셀렉트 라인에 연결된다. 제1 I/O 회로는 제1 컨트롤 신호 및 제1 셀렉트 신호에 기초하여 슬립 모드 동안에 제1 데이터 라인 및 제2 데이터 라인을 제1 I/O 회로로부터 선택적으로 연결 해제하도록 구성된다.
다른 실시형태에 있어서, 메모리는 제1 데이터 라인과 제2 데이터 라인 사이에 연결되는 제1 메모리 셀 세트를 포함한다. 메모리는 제1 데이터 라인 및 제2 데이터 라인에 연결된 제1 I/O 회로를 포함한다. 제1 I/O 회로는 또한 제1 컨트롤 신호를 수신하기 위해 제1 컨트롤 라인에 연결되며, 제1 셀렉트 신호를 수신하기 위해 제1 셀렉트 라인에 연결된다. 제1 I/O 회로는 제1 컨트롤 신호 및 제1 셀렉트 신호에 기초하여, 미리 정해진 전압에서 제1 데이터 라인 및 제2 데이터 라인의 프리차지를 인에이블하도록 구성된다. 또한, 메모리는 제1 데이터 라인 및 제2 데이터 라인 사이에 연결된 제1 피드백 회로를 포함한다. 또한, 제1 피드백 회로는 제1 I/O 회로에 연결되고, 제1 데이터 라인과 제2 데이터 라인 중 하나의 데이터 라인을 미리 정해진 전압으로 프로차지하도록 구성된다.
다른 실시형태에 있어서, 메모리에서 전력을 관리하는 방법에 대해 설명한다. 방법은, 제1 신호의 상태가 메모리 어레이를 슬립 모드에 둘 때에, 충전 회로에 대해, 제1 데이터 라인 세트를 미리 정해진 전압으로 충전하도록 인에이블하고 제2 데이터 라인 세트를 플로팅 상태로 있도록 디스에이블하는 단계를 포함한다. 방법은 제1 데이터 라인 세트를 미리 정해진 전압으로 충전한 후에, 그리고 제1 신호의 상태가 메모리 어레이를 액티브 모드에 둘 때에, 메모리를 활성화시키는 단계를 더 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각해야 한다. 또한 당업자라면 그러한 등가의 구성이, 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 메모리에 있어서,
    제1 데이터 라인과 제2 데이터 라인 사이에 연결된 제1 메모리 셀 세트와,
    제1 입출력(I/O) 회로
    를 포함하고,
    상기 제1 I/O 회로는 제1 컨트롤 신호 및 제1 셀렉트 신호에 기초하여 슬립 모드 동안에 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 상기 제1 I/O 회로로부터 선택적으로 연결 해제(decouple)하도록 구성되는 것인 메모리.
  2. 제1항에 있어서, 상기 제1 I/O 회로는, 상기 슬립 모드 동안에 상기 제1 데이터 라인 및 상기 제2 데이터 라인이 상기 제1 I/O 회로에 연결될 때, 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 미리 정해진 전압으로 프리차지하도록 구성되고,
    상기 제1 메모리 셀 세트는 상기 슬립 모드 동안에 데이터를 저장하며,
    상기 제1 메모리 셀 세트는 상기 슬립 모드 동안에 액세스되지 않는 것인 메모리.
  3. 제1항에 있어서, 제3 데이터 라인과 제4 데이터 라인 사이에 연결된 제2 메모리 셀 세트를 더 포함하는 메모리.
  4. 제3항에 있어서, 상기 제1 I/O 회로는 상기 제1 컨트롤 신호 및 상기 제1 셀렉트 신호에 기초하여 상기 슬립 모드 동안에 상기 제3 데이터 라인 및 상기 제4 데이터 라인을 상기 제1 I/O 회로로부터 선택적으로 연결 해제하도록 구성되고,
    상기 제3 데이터 라인 및 상기 제4 데이터 라인은 상기 제1 I/O 회로에 연결될 때, 상기 미리 정해진 전압으로 프리차지되는 것인 메모리.
  5. 제3항에 있어서, 제2 I/O 회로를 더 포함하고, 상기 제2 I/O 회로는 상기 제1 셀렉트 신호 및 상기 제1 컨트롤 신호에 기초하여 상기 슬립 모드 동안에 상기 제3 데이터 라인 및 상기 제4 데이터 라인을 상기 제2 I/O 회로로부터 선택적으로 연결 해제하도록 구성되는 것인 메모리.
  6. 제3항에 있어서, 제2 I/O 회로를 더 포함하고, 상기 제2 I/O 회로는 제2 셀렉트 신호 및 상기 제1 컨트롤 신호에 기초하여 상기 슬립 모드 동안에 상기 제3 데이터 라인 및 상기 제4 데이터 라인을 상기 제2 I/O 회로로부터 선택적으로 연결 해제하도록 구성되는 것인 메모리.
  7. 제3항에 있어서,
    상기 제1 I/O 회로는 제2 셀렉트 신호 및 상기 제1 컨트롤 신호에 기초하여 상기 슬립 모드 동안에 상기 제3 데이터 라인 및 상기 제4 데이터 라인을 상기 제1 I/O 회로로부터 선택적으로 연결 해제하도록 구성되고, 상기 제1 I/O 회로는 상기 슬립 모드 동안에 상기 제3 데이터 라인 및 상기 제4 데이터 라인이 상기 제1 I/O 회로에 연결될 때, 상기 제3 데이터 라인 및 상기 제4 데이터 라인을 상기 미리 정해진 전압으로 프리차지하도록 구성되는 것인 메모리.
  8. 메모리에 있어서,
    제1 데이터 라인 및 제2 데이터 라인 사이에 연결된 제1 메모리 셀 세트와,
    제1 입출력(I/O) 회로로서, 제1 컨트롤 신호 및 제1 셀렉트 신호에 기초하여 슬립 모드 동안에 상기 제1 I/O 회로를 상기 제1 데이터 라인 및 상기 제2 데이터 라인으로부터 선택적으로 연결 해제하도록 구성되는 상기 제1 I/O 회로와,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 연결된 제1 피드백 회로
    를 포함하고,
    상기 제1 피드백 회로는 슬립 모드 동안에 상기 제1 데이터 라인과 상기 제2 데이터 라인 중 하나의 데이터 라인을 미리 정해진 전압으로 프로차지하도록 구성되는 것인 메모리.
  9. 제8항에 있어서, 상기 제1 피드백 회로는, 상기 제1 데이터 라인으로부터의 누설이 상기 제2 데이터 라인으로부터의 누설을 초과하면, 상기 제1 데이터 라인을 프리차지하고, 상기 제2 데이터 라인으로부터의 누설이 상기 제1 데이터 라인으로부터의 누설을 초과하면, 상기 제2 데이터 라인을 프리차지하도록 구성되는 것인 메모리.
  10. 메모리에서 전력을 관리하는 방법에 있어서,
    제1 신호의 상태가 메모리 어레이를 슬립 모드에 둘 때, 제1 데이터 라인 세트를 미리 정해진 전압으로 충전하도록 충전 회로를 인에이블(enable)하고, 제2 데이터 라인 세트를 플로팅 상태(floating state)에 있도록 디스에이블(disable)하는 단계와,
    상기 메모리를 활성화시킨 후에, 상기 제1 신호의 상태가 상기 메모리 어레이를 액티브 모드(active mode)에 둘 때, 상기 제2 데이터 라인 세트를 상기 미리 정해진 전압으로 충전하는 단계
    를 포함하는 메모리에서 전력을 관리하는 방법.
KR1020150143421A 2014-10-17 2015-10-14 비트 라인 컨트롤 기능을 갖는 메모리 KR101716965B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462065589P 2014-10-17 2014-10-17
US62/065,589 2014-10-17
US14/713,648 2015-05-15
US14/713,648 US9685224B2 (en) 2014-10-17 2015-05-15 Memory with bit line control

Publications (2)

Publication Number Publication Date
KR20160045595A true KR20160045595A (ko) 2016-04-27
KR101716965B1 KR101716965B1 (ko) 2017-03-15

Family

ID=55749554

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150143421A KR101716965B1 (ko) 2014-10-17 2015-10-14 비트 라인 컨트롤 기능을 갖는 메모리

Country Status (3)

Country Link
US (1) US9685224B2 (ko)
KR (1) KR101716965B1 (ko)
TW (1) TWI594237B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570155B2 (en) * 2015-06-09 2017-02-14 Globalfoundries Inc. Circuit to improve SRAM stability
US11361819B2 (en) * 2017-12-14 2022-06-14 Advanced Micro Devices, Inc. Staged bitline precharge
US11100962B2 (en) 2017-12-26 2021-08-24 SK Hynix Inc. Semiconductor device with a power-down mode and a power gating circuit and semiconductor system including the same
US10943626B1 (en) 2017-12-26 2021-03-09 SK Hynix Inc. Semiconductor memory device with power gating circuit for data input-output control block and data input/output block and semiconductor system including the same
US11838020B1 (en) 2017-12-26 2023-12-05 SK Hynix Inc. Semiconductor memory device including write driver with power gating structures and operating method thereof
US10971218B2 (en) * 2019-05-28 2021-04-06 Synopsys, Inc. Method and apparatus for memory noise-free wake-up protocol from power-down
US11626158B2 (en) 2020-10-28 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line pre-charge circuit for power management modes in multi bank SRAM
US11514956B2 (en) * 2020-12-24 2022-11-29 Advanced Micro Devices, Inc. Sense amplifier sleep state for leakage savings without bias mismatch

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272061B2 (en) * 2005-01-24 2007-09-18 Intel Corporation Dynamic pre-charge level control in semiconductor devices
KR20100022045A (ko) * 2007-05-18 2010-02-26 퀄컴 인코포레이티드 메모리 어레이에서 누설 전류를 감소시키는 방법 및 장치
US20130094307A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Bit line voltage bias for low power memory design
KR20140047152A (ko) * 2009-02-02 2014-04-21 퀄컴 인코포레이티드 메모리 디바이스의 누설 전류의 감소

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW525185B (en) * 2000-03-30 2003-03-21 Matsushita Electric Ind Co Ltd Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
KR100546415B1 (ko) * 2004-06-25 2006-01-26 삼성전자주식회사 메모리 장치의 파워 노이즈를 방지하는 직렬 웨이크 업 회로
US7626878B1 (en) * 2007-08-14 2009-12-01 Nvidia Corporation Active bit line charge keeper
US8102728B2 (en) * 2009-04-07 2012-01-24 Apple Inc. Cache optimizations using multiple threshold voltage transistors
TWI511159B (zh) * 2009-12-21 2015-12-01 Advanced Risc Mach Ltd 預充電記憶體裝置中資料線之所需峰值電流的降低
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
WO2012098900A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 半導体記憶装置
JP5621704B2 (ja) * 2011-05-11 2014-11-12 富士通セミコンダクター株式会社 半導体記憶装置
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
JP6353668B2 (ja) * 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9286970B2 (en) * 2014-07-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit for pre-charging and write driving

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272061B2 (en) * 2005-01-24 2007-09-18 Intel Corporation Dynamic pre-charge level control in semiconductor devices
KR20100022045A (ko) * 2007-05-18 2010-02-26 퀄컴 인코포레이티드 메모리 어레이에서 누설 전류를 감소시키는 방법 및 장치
KR20140047152A (ko) * 2009-02-02 2014-04-21 퀄컴 인코포레이티드 메모리 디바이스의 누설 전류의 감소
US20130094307A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Bit line voltage bias for low power memory design

Also Published As

Publication number Publication date
KR101716965B1 (ko) 2017-03-15
TWI594237B (zh) 2017-08-01
TW201629963A (zh) 2016-08-16
US20160111142A1 (en) 2016-04-21
US9685224B2 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
KR101716965B1 (ko) 비트 라인 컨트롤 기능을 갖는 메모리
US9734905B2 (en) Non-volatile memory using bi-directional resistive elements
US8947968B2 (en) Memory having power saving mode
US20120163110A1 (en) Memory device with robust write assist
US8134874B2 (en) Dynamic leakage control for memory arrays
US9087564B2 (en) Semiconductor storage having different operation modes
US9460778B2 (en) Static random access memory with bitline boost
US9666276B2 (en) Non-volatile memory using bi-directional resistive elements
US10229725B2 (en) Semiconductor device capable of reducing power consumption
WO2016196963A1 (en) Low-power row-oriented memory write assist circuit
US20140204656A1 (en) Low voltage dual supply memory cell with two word lines and activation circuitry
US9990985B1 (en) Memory device with determined time window
US8942049B2 (en) Channel hot carrier tolerant tracking circuit for signal development on a memory SRAM
US10354721B2 (en) Storage bitcell
US9183947B1 (en) Detecting write disturb in multi-port memories
JP2016115376A (ja) ビット線プリチャージ回路、スタティックｒａｍ、電子デバイスおよびスタティックｒａｍのビット線プリチャージ方法
KR20160021006A (ko) 메모리 아키텍처
US9236096B2 (en) Initializing dummy bits of an SRAM tracking circuit
US8773942B2 (en) Segmented memory having power-saving mode
US9263123B2 (en) Memory device and a method of operating the same
KR20120126435A (ko) 전류 제어 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 4