TWI466130B - 半導體記憶體以及位元單元追蹤方法 - Google Patents

半導體記憶體以及位元單元追蹤方法 Download PDF

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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體記憶體以及位元單元追蹤方法
本說明書主要係有關於半導體記憶體內多重位元單元追蹤方法的技術。
半導體記憶體元件不斷地縮小尺寸，然而在同時增加密度或產量以及在低功率操作。記憶體元件根據在不同時間傳送到記憶體元件不同位置之時脈信號同步進行操作。不同信號路徑導致許多問題，包括減少讀取時間界限，減少讀取時間界限導致了資料在記憶體上不正確的讀取。
以一半導體記憶體元件為例，一靜態隨機存取記憶體(Static Random Access Memory，SRAM)，包括複數個以行列排列之記憶體單元。傳統上，每一記憶體單元包括四或六電晶體形成一儲存位元資訊之閂鎖。此外，每一記憶體單元連接至複數寫入字元線(Write Word Line，WWL)之一者以及複數讀取字元線(Read Word Line，RWL)之一者，兩者水平延伸穿越由複數列形成之靜態隨機存取記憶體陣列。記憶體單元也耦接至複數條寫入位元線(WBL)之一者，以及其轉置複數條反寫入位元線(WBL_)之一者。一讀取位元線也耦接至記憶體單元。寫入位元線、反寫入位元線、讀取位元線垂直延伸穿越靜態隨機存取記憶體陣列形成複數行。
藉由控制在寫入字元線之電壓，以及在寫入位元線以及反寫入位元線之提供即將傳送至儲存點之資料，可將資料寫入記憶體單元。藉由控制在讀取字元線之電壓以及偵測在讀取位元線所建立之結果電壓來讀取在記憶體單元的資料。從記憶體單元寫入以及讀取資料之過程花費很多時間，上述時間根據記憶體單元和記憶體控制器間之距離以及靜態隨機存取記憶體因為製程、電壓、溫度(process,voltage and temperature，PVT)之變化而改變。
因此，靜態隨機存取記憶體陣列，以及其它半導體記憶體像是動態隨機存取記憶體(Dynamic Random Access Memories，DRAMs)，都包括偵測信號傳輸到陣列之延遲的追蹤電路。為了幫助保證讀取時間界限夠長，也就是說可正確讀取記憶體上之資料，使用追蹤信號所偵測到之延遲來調整記憶體控制信號之時序。雖然多重位元單元追蹤方法已經用在改善在靜態隨機存取記憶體上的變化(舉例來說，在臨界電壓、在記憶體單元讀取電流等)，但當記憶體用在高電壓以及高速靜態隨機存取記憶體上，問題仍然會產生。在這些情況，因為邏輯和位元線間的不同臨界電壓VT ，所以在低電壓VDD 操作時追蹤太快。此外，在一些方法中，假如追蹤方法用在低電壓VDD 操作時，導致太高的讀取時間界限，因此將無法在一般電壓VDD 操作時達最佳化。
一種半導體記憶體，包括：一第一區段，包括：一第一記憶體記憶組，包括以行列排列之一第一複數記憶體單元以及配置在一第一追蹤行之一第一追蹤單元；一第二記憶體記憶組，包括以行列排列之一第二複數記憶體單元以及配置在一第二追蹤行之一第二追蹤單元；以及一第一追蹤電路，耦接至上述第一以及上述第二追蹤單元以及用以於存取上述第一追蹤單元以及上述第二追蹤單元時，輸出一第一信號至一記憶體控制電路；其中上述記憶體控制電路根據上述第一信號用以設定記憶體時脈。
一種位元單元追蹤方法，包括：當一追蹤信號從一半導體記憶體之一記憶體控制電路傳送，開始一追蹤時脈；根據所接收之上述追蹤信號而使用配置在上述半導體記憶體之一第一區段的一第一行之一第一追蹤單元之一第一電壓來控制一第一追蹤讀取位元線；根據所接收上述追蹤信號而使用配置在上述半導體記憶體之上述第一區段的一第二行之一第二追蹤單元之一第二電壓來控制一第二追蹤讀取位元線；根據從上述第一以及第二追蹤讀取位元線之上述第一以及第二電壓而輸出一第一信號至來自一第一追蹤電路一第一追蹤全域位元線；以及當從上述第一追蹤全域位元線接收上述第一信號時，為了觸發上述追蹤時脈重新設定，產生一第一重置信號。
一種半導體記憶體，包括：複數區段，每一區段包括：第一組和第二組記憶體單元，上述記憶單元以行列方式排列；一本地追蹤電路，配置於上述第一組和第二組記憶體單元之間，上述本地追蹤電路包括：一非或邏輯閘，具有耦接至一第一追蹤讀取位元線之一第一輸入以及耦接至一第二追蹤讀取位元線之一第二輸入，上述第一追蹤讀取位元線耦接至配置在上述第一組記憶體單元中一第一行之一第一追蹤單元，以及，上述第二追蹤讀取位元線耦接至配置在上述第二組記憶體單元中一第二行之一第二追蹤單元；其中上述非或邏輯閘具有耦接至一全域追蹤位元線之一輸出，以及根據表示上述第一和第二追蹤單元已經從上述第一和第二追蹤讀取位元線存取之接收信號，用以觸發耦接至上述全域追蹤位元線之一追蹤時脈重新設定。
在一些實施例中，半導體記憶體包括改良過之位元單元追蹤系統和方法。改良過之位元單元追蹤系統和方法包括追蹤多重追蹤路徑之多重追蹤位元單元，每一追蹤路徑包括至少一追蹤位元單元。追蹤時脈提供通過追蹤路徑之時脈信號，重新設定內部時脈脈波，舉例來說，控制記憶體之循環時間。
第1圖係顯示根據本說明書一實施例所述之靜態隨機存取記憶體陣列100。靜態隨機存取記憶體陣列100包括有複數個記憶體單元之記憶組102。雖然本說明書使用靜態隨機存取記憶體陣列描述，但對於本發明所屬技術領域中，具有通常技術者而言，本說明書所揭露之系統和方法不受靜態隨機存取記憶體所限制，也可採用其它半導體記憶體包括，動態隨機存取記憶體(DRAMs)、可抹除可規劃式唯讀記憶體(Erasable Programmable Ready Only Memories，EEPROMs)、電子式可抹除可規劃式唯讀記憶體(Electronically Erasable Programmable Ready Only Memories，EEPROMs)、唯讀記憶體(Read Only Memories，ROMs)、隨機存取記憶體(Ready Access Memories，RAMs)以及快閃記憶體。靜態隨機存取記憶體陣列100可分為一或多個區段104，每一區段104包括由本地輸入/輸出(圖式以LIO表示)電路106、108所分割而成之複數個記憶體單元記憶組102。記憶體單元記憶組102之讀取和寫入由全域控制(GCTRL)電路110來控制，全域控制電路110耦接至位址解碼器112、本地控制(LCTRT)電路114，以及全域輸入/輸出(圖式以GIO表示)電路116。舉例來說，全域控制電路110可包括一追蹤電路(未標示)和一時脈(未標示)以控制讀取和寫入靜態隨機存取記憶體100之記憶體單元，以及提供位址和控制信號用以從一區段104之記憶體位元中讀取資料和寫入資料。為了控制在一區段104之資料存取，解碼器112之一者解碼出位址以及本地控制電路114定義了執行和傳輸信號到本地輸入/輸出106、108的操作模式。
第2圖係顯示根據本說明書一實施例所述之靜態隨機存取記憶體100中一區段104更加詳盡的描述。如第2圖所示，區段104包括以複數記憶體單元122組成之複數行118和120，記憶體單元122以列方式排列，並耦接至本地輸入/輸出電路106。記憶體單元122配置在耦接至讀取位元線UP_RBL之本地輸入/輸出電路116上方的行118，並配置在耦接至讀取位元線LO_RBL之本地輸入/輸出電路116下方的行118。
追蹤行120-1：120-4(以下共同表示為追蹤行120)也包括以列方式排列的複數記憶體單元122，其中每一記憶體單元122耦接至本地輸入/輸出電路108。每一追蹤行120也包括一個追蹤記體單元124，追蹤記憶體單元124耦接至追蹤讀取位元線(TRBL)，例如追蹤讀取位元線UP_TRBL和LO_TRBL，使用位元線是為了在靜態隨機存取記憶體上傳輸追蹤信號，將在底下描述。如第2圖所示，位於本地輸入/輸出電路108之上的追蹤行120-1和120-3之記憶體單元122和追蹤記憶體單元124係耦接至追蹤讀取位元線UP_TRBL，而位於本地輸入/輸出電路108之下的追蹤行120-2和120-4之記憶體單元122和追蹤記憶體單元124係耦接至追蹤讀取位元線LO_TRBL。追蹤讀取位元線UP_TRBL和LO_TRBL經由追蹤本地輸入/輸出電路108之輸出耦接至一全域位元線(GBL)130。
第3圖係顯示一單端模式靜態隨機存取記憶體中記憶體單元122之實施例。如第3圖所示，記憶體單元122包括兩個PMOS電晶體P1和P2以及六個NMOS電晶體N1-N6。每一記憶體單元連接至複數寫入字元線(WWL)之一以及複數讀取字元線(RWL)之一，兩者水平延伸穿越靜態隨機存取記憶體陣列形成複數列。記憶體單元122也耦接至不同的寫入位元線包括寫入位元線(WBL)和反寫入位元線(WBL_)。一讀取位元線(RBL)也耦接至記憶體單元122。寫入位元線、反寫入位元線和讀取位元線垂直穿越靜態隨機存取記憶體陣列100形成複數行118和120。
記憶體藉由在定址的寫入字元線設定為高位準(例如一邏輯位準)以及在寫入位元線和反寫入位元線設定想要的邏輯位準以完成寫入的動作。控制想要的位準通過NMOS電晶體N3和N4，以及將其存取在配置在PMOS電晶體P1-P2和NMOS電晶體N1-N2之間的存取點。記憶體使用存取點上的存取值藉由在定址的讀取位字線設定為高位準以及偵測讀取位元線經過NMOS電晶體N6的邏輯位準。
第4圖係顯示一單端模式追蹤單元124之實施例。如第4圖所示，單端模式追蹤單元124大致與記憶體單元122類似，除了PMOS電晶體P2以及NMOS電晶體N2和N5之閘極係耦接至正供應電壓VDD 以外。因此NMOS電晶體N2和N5永遠為導通或電流導通狀態，而PMOS電晶體P2永遠為不導通或非電流導通狀態。此外，單端模式追蹤單元124耦接至一追蹤讀取位元線，例如追蹤讀取位元線UP_TRBL或LO_TRBL，來取代讀取位元線UP_RBL或LO_RBL。因此，允許讀取單端模式追蹤單元124藉由將讀取字元線設為高邏輯位準，使得儲存資料可藉由偵測在追蹤讀取位元線之邏輯位準來完成讀取。
第5圖係顯示一本地輸入/輸出電路106之實施例。如第5圖所示，本地輸入/輸出電路106包括一反及邏輯閘126，反及邏輯閘126具有耦接至第一讀取位元線的第一輸入，第一讀取位元線配置在第2圖所述之本地輸入/輸出電路106之上，標示為讀取位元線UP_RBL；以及具有耦接至第二讀取位元線的第二輸入，第二讀取位元線配置在本地輸入/輸出電路106之下，標示為讀取位元線LO_RBL。反及閘126之輸出經由NMOS電晶體128耦接至全域位元線130。PMOS電晶體132-138和142耦接至正供應電壓VDD 以及負供應電壓VSS 來提供適當的邏輯電壓位準至反及閘126。在PMOS電晶體132和PMOS電晶體134間輸入一信號LRPCH_L。
第6圖係顯示一追蹤本地輸入/輸出電路108之實施例。如第6圖所示，追蹤本地輸入/輸出電路108不同於本地輸入/輸出電路106，在於追蹤本地輸入/輸出電路108包括一非或邏輯閘140，非或邏輯閘140具有耦接至追蹤讀取位元線UP_TRBL之第一輸入以及耦接至追蹤讀取位元線LO_TRBL之第二輸入。在一般狀態，不會讀取和寫入資料在記憶體單元122和追蹤單元124，追蹤讀取位元線UP_TRBL和LO_TRBL經由PMOS電晶體132、134、136、138預充電至正電壓源VDD ，正電壓源VDD 提供了非或邏輯閘140邏輯位準。非或邏輯閘140之操作為在輸出為高邏輯位準之前，兩個輸入為低邏輯位準。非或邏輯閘140之輸出耦接至NMOS電晶體128之閘極，NMOS電晶體128之汲極耦接至全域位元線130，以及源極耦接至負或低位準供應電壓VSS 。當非或邏輯閘140之輸出在高位準，NMOS電晶體128導通導致NMOS電晶體128耦接至全域位元線130之汲極的電壓位準拉至源極之邏輯位準。因此，全域位元線130拉至接地或負供應電壓VSS 。當非或邏輯閘140之輸出在低位準，NMOS電晶體128不導通，且負供應電壓VSS 和全域位元線130電性分離。在PMOS電晶體132和PMOS電晶體134間輸入一信號LRPCH_L。
第7圖係顯示根據第1圖中靜態隨機存取記憶體陣列改良位元線讀取追蹤程序之實施例，此改良測試了四條追蹤路徑。第8圖係顯示讀取位元線之追蹤方法200流程圖之實施例。在區塊202，一讀取追蹤控制信號144從全域控制電路110傳輸，一追蹤時脈(未標示)也開始啟動。讀取追蹤控制信144號經由一串解碼器112以及本地控制電路114至耦接至解碼器112之字元線驅動器146-1和146-2。字元線驅動器146-1和146-2耦接至在區段104-1和104-2之字元線148-1和148-2。讀取追蹤控制信號144沿著一半的字元線148-1和148-2傳出，字元線148-1和148-2在第7圖標示為為字元線148-1a和148-2a。讀取追蹤控制信號144沿著另一半字元線148-1和148-2傳回追蹤單元124，另一半字元線148-1和148-2標示為為字元線148-1b和148-2b。讀取追蹤控制信號144配置於鄰近本地控制電路114和解碼器112之行中。設置包括追蹤單元124之追蹤行120於鄰近解碼器112和本地控制電路114，有利於能夠加快記憶體速度以及簡化靜態隨機存取記憶體之設計。讀取追蹤控制信號144沿著字元線148-1和148-2一半路徑傳出，以及從相同字元線148-1和148-2傳回。讀取追蹤控制信號144模擬一信號傳輸過整條位元線之過程，根據一些實施例之傳統條件來呈現。雖然第7圖描述一讀取追蹤控制信號144沿著字元線148-1和148-2一半路徑傳輸，但對於本屬領域有通常技術者而言，可以了解傳送讀取追蹤控制信號144可延著字元線148-1和148-2經由較遠或較短的路徑，以及追蹤行120-1：120-8可放置在區段104之記憶體記憶組102不同的位置中。
當信號從字元線148-1和148-2通過追蹤單元124，存取在區塊204之追蹤單元124，NMOS電晶體N5和N6導通導致NMOS電晶體N6拉到追蹤讀取位元線(就是UP_TRBL和LO_TRBL)，追蹤讀取位元線耦接至NMOS電晶體N6之汲極和NMOS電晶體N5之汲極。NMOS電晶體N5導通導致NMOS電晶體N5之汲極拉到NMOS電晶體耦接至接地之源極之邏輯位準。開關NMOS電晶體N5和N6產生之結果就是拉追蹤讀取位元線至接地或低位準。
在本地輸入/輸出電路108存取前，追蹤讀取位元線UP_TRBL和LO_TRBL充電至電壓VDD 以及提供非或邏輯閘140之輸入為邏輯位準1，也就是說非或邏輯閘之輸出邏輯位準為0。當追蹤信號通過本地輸入/輸出電路108，追蹤讀取位元線UP_TRBL和LO_TRBL會如上述敘述拉至接地，但兩者相比其中一者會較快或較慢。當在區塊206之追蹤讀取位元線UP_TRBL和LO_TRBL為低位準時，非或邏輯閘140之輸出從低準位至高準位，使得NMOS電晶體128導通。當NMOS電晶體128導通，耦接至全域位元線130之NMOS電晶體128汲極拉至NMOS電晶體128源極之邏輯位準，使得全域位元線130為低位準。實際上，較慢或最慢之信號(就是UP_TRBL和LO_TRBL)使得全域位元線130拉至接地。
全域位元線130傳送信號150至區塊208中的全域輸入/輸出電路116。在區塊210中，全域輸入/輸出電路116傳送一重置信號152至全域控制電路110。全域控制電路110之追蹤時脈(未標示)可根據在區塊212追蹤時脈接受到之最新重置信號152制定靜態隨機存取記憶體陣列100之記憶體時脈(未標示)。
在一些實施例中，一半導體記憶體包括第一區段，第一區段包括第一記憶體記憶組，第一記憶體記憶組具有以行列排列的第一複數記憶體單元以及配置在第一追蹤行之第一追蹤單元。第二記憶體記憶組包括以行列排列的第二複數記憶體單元以及配置在第二追蹤行之第二追蹤單元。當第一和第二追蹤單元存取時，第一追蹤電路耦接至第一和第二追蹤單元，以及用以輸出一第一信號至記憶體控制電路。記憶體控制電路根據第一信號用以設定記憶體時脈。
在一些實施例中，一種位元單元追蹤方法包括當一追蹤信號從半導體記憶體之記憶體控制電路傳送時，啟動一追蹤時脈。來自配置在半導體記憶體中第一區段之第一行的第一追蹤單元之第一電壓，根據接受到之追蹤信號，用來控制第一追蹤讀取位元線。來自配置在半導體記憶體中第一區塊之第二行的第二追蹤單元之第二電壓，根據接受到之追蹤信號，用來控制第二追蹤讀取位元線。根據從第一和第二追蹤讀取位元線接受到之第一和第二電壓，第一信號由第一追蹤電路，輸出至追蹤全域位元線，且當從追蹤全域位元線接收到第一信號時，為了觸發追蹤時脈之重新設定，產生第一重置信號。
在一些實施例中，揭露了包括複數區段之半導體記憶體。每一區段包括以行列方式排列之記憶體單元組成之第一和第二記憶體記憶組。本地追蹤電路包括一非或邏輯閘，上述非或邏輯閘具有耦接至第一追蹤讀取位元線之第一輸入以及耦接至第二追蹤讀取位元線之第二輸入。第一追蹤讀取位元線耦接至配置在第一記憶體記憶組中第一行之第一追蹤單元以及第二追蹤讀取位元線耦接至配置在第二記憶體記憶組中第二行之第二追蹤單元。上述非或邏輯閘具有耦接至全域追蹤位元線之輸出，以及根據表示第一和第二追蹤單元已經從第一和第二追蹤讀取位元線存取之接收信號，來用以觸發耦接至全域追蹤位元線之追蹤時脈重新設定。
本說明書揭露之半導體記憶體以及追蹤方式有利於提供經過半導體記憶體之追蹤路徑，因而能使配置在記憶體之追蹤位元單元可獨立追蹤。本說明書揭露之本地位元線追蹤方式也使得追蹤到之位元單元更加近似陣列在所有製程、電壓、溫度的條件下讀取到之位元單元，因而和傳統半導體記憶體和追蹤方法相比能夠產生一個更好的結果。
雖然本發明已經在實施例中揭漏，然而並非用以限定本發明之範圍。任何在本領域熟悉此技藝者，在不脫離本發明之精神和範圍內，可作適當的更動和潤飾，因此本發明之專利要求範圍必須以廣義之方式來解讀。
100．．．靜態隨機存取記憶體陣列
102、102-1-102-4．．．記憶體記憶組
104、104-1、104-2．．．區段
106、108．．．本地輸入/輸出電路
110．．．全域控制電路
112．．．解碼器
114．．．本地控制電路
116．．．全域輸入/輸出電路
118、120、120-1-120-8．．．追蹤行
122．．．記憶體單元
124．．．追蹤記憶體單元
126．．．反及邏輯閘
128、N1-N6．．．NMOS電晶體
130．．．全域位元線
132、134、136、138、142、P1、P2．．．PMOS電晶體
140．．．非或邏輯閘
144．．．追蹤控制信號
146-1、146-2．．．字元線驅動器
148-a、148-b、148-2a、148-2b．．．字元線
150-1、150-2、150-3、150-4、LRPCHL_L．．．信號
152-1、152-2、152-3、152-4．．．重置信號
200．．．流程圖
202-208．．．流程圖區塊
TRBL．．．追蹤讀取位元線
UP_TRBL、LO_TRBL．．．追蹤讀取位元線
WBL、WBL_．．．寫入位元線
WWL．．．寫入字元線
RBL．．．讀取位元線
RWL．．．讀取字元線
VDD 、VSS ．．．電壓
第1圖係顯示根據本說明書一實施例所述之靜態隨機存取記憶體陣列100。
第2圖係顯示根據本說明書一實施例所述之靜態隨機存取記憶體100中一區段104。
第3圖係顯示一單端模式靜態隨機存取記憶體中記憶體單元122。
第4圖係顯示一單端模式追蹤單元124。
第5圖係顯示一本地輸入/輸出電路106。
第6圖係顯示一追蹤本地輸入/輸出電路108之實施例。
第7圖係顯示根據第1圖中靜態隨機存取記憶體陣列改良位元線讀取追蹤程序。
第8圖係顯示讀取位元線之追蹤方法200流程圖。
100．．．靜態隨機存取記憶體陣列
102．．．記憶體記憶組
104．．．區段
106、108．．．本地輸入/輸出電路
110．．．全域控制電路
112．．．解碼器
114．．．本地控制電路
116．．．全域輸入/輸出電路

Claims (12)

  1. 一種半導體記憶體，包括：一第一區段，包括：一第一記憶體記憶組，包括以行列排列之一第一複數記憶體單元以及配置在一第一追蹤行之一第一追蹤單元；一第二記憶體記憶組，包括以行列排列之一第二複數記憶體單元以及配置在一第二追蹤行之一第二追蹤單元，其中上述第二追蹤行係和上述第一追蹤行以一第一方向相互排列在同一行；以及一第一追蹤電路，耦接至上述第一以及上述第二追蹤單元且配置在上述第一以及上述第二追蹤單元之間，以及用以於存取上述第一追蹤單元以及上述第二追蹤單元時，輸出一第一信號至一記憶體控制電路；其中上述記憶體控制電路根據上述第一信號用以設定記憶體時脈。
  2. 如申請專利範圍第1項所述之半導體記憶體，其中上述第一追蹤電路包括耦接至上述第一追蹤行以及上述第二追蹤行之一非或邏輯閘；以及其中上述第一追蹤電路之上述非或邏輯閘具有耦接至一第一追蹤讀取位元線之一第一輸入，以及耦接至一第二追蹤讀取位元線之一第二輸入，上述第一追蹤讀取位元線耦接至上述第一追蹤單元，以及上述第二追蹤讀取位元線耦接至上述第二追蹤單元。
  3. 如申請專利範圍第1項所述之半導體記憶體，其 中上述第一記憶體記憶組包括配置在一第三追蹤行之一第三追蹤單元，且上述第二記憶體記憶組包括配置在一第四追蹤行之一第四追蹤單元。
  4. 如申請專利範圍第3項所述之半導體記憶體，更包括：一第二追蹤電路，耦接至上述第三以及上述第四追蹤單元，當存取上述第三以及上述第四追蹤單元時，上述第二追蹤電路用以輸出一第二信號至上述記憶體控制電路；一第二區段包括：一第三記憶體記憶組，包括一第三複數記憶體單元，一第五追蹤單元配置在一第五追蹤行，一第六追蹤單元配置在一第六追蹤行；一第四記憶體記憶組，包括一第四複數記憶體單元，一第七追蹤單元配置在一第七追蹤行，一第八追蹤單元配置在一第八追蹤行；一第三追蹤電路，耦接至上述第五以及上述第七追蹤單元，當上述第五以及上述第七追蹤單元已經存取，上述第三追蹤電路用以輸出一第三信號至上述記憶體控制電路；以及一第四追蹤電路，耦接至上述第六以及上述第八追蹤單元，當上述第六以及上述第八追蹤單元已經存取，上述第四追蹤電路用以輸出一第四信號至上述記憶體控制電路。
  5. 如申請專利範圍第4項所述之半導體記憶體，用 以滿足下列條件之至少一者：上述第三追蹤行配置至鄰近第一追蹤行；上述第四追蹤行配置至鄰近第二追蹤行；以及上述第六追蹤行配置至鄰近第五追蹤行。
  6. 如申請專利範圍第4項所述之半導體記憶體，其中每一上述追蹤電路包括耦接至第一追蹤讀取位元線及上述第二追蹤讀取位元線之一非或邏輯閘；其中上述記憶體控制電路根據上述第一、第二、第三以及第四信號設定一記憶體時脈；以及其中上述記憶體控制電路根據上述第一、第二、第三以及第四信號中，最後接收之一者來設定上述記憶體時脈。
  7. 如申請專利範圍第1項所述之半導體記憶體，其中上述第一以及第二追蹤行包括複數記憶體單元；以及其中上述所有複數記憶體單元以及上述所有追蹤單元是單端模式。
  8. 一種位元單元追蹤方法，包括：當一追蹤信號從一半導體記憶體之一記憶體控制電路傳送，開始一追蹤時脈；根據所接收之上述追蹤信號而使用配置在上述半導體記憶體之一第一區段的一第一行之一第一追蹤單元之一第一電壓來控制一第一追蹤讀取位元線；根據所接收上述追蹤信號而使用配置在上述半導體記憶體之上述第一區段的一第二行之一第二追蹤單元之一第二電壓來控制一第二追蹤讀取位元線； 根據從上述第一以及第二追蹤讀取位元線之上述第一以及第二電壓由一第一追蹤電路輸出一第一信號至一第一追蹤全域位元線；以及當從上述第一追蹤全域位元線接收上述第一信號時，為了觸發上述追蹤時脈重新設定，產生一第一重置信號。
  9. 如申請專利範圍第8項所述之位元單元追蹤方法，更包括：根據接收上述追蹤信號而使用從配置在上述半導體記憶體之上述第一區段之一第三行的一第三追蹤單元之一第三電壓，來控制一第三追蹤讀取位元線；根據接收上述追蹤信號而使用從配置在上述半導體記憶體之上述第一區段之一第四行的一第四追蹤單元之一第四電壓，來控制一第四追蹤讀取位元線；根據由上述第三追蹤讀取位元線以及上述第四追蹤讀取位元線所接收之上述第三電壓以及上述第四電壓，由一第二追蹤電路輸出一第二信號到一第二追蹤全域位元線；以及當從上述第二追蹤全域位元線接收上述第二信號時，產生一第二重置信號以觸發上述追蹤時脈之一重置。
  10. 如申請專利範圍第9項所述之位元單元追蹤方法，其中當在上述追蹤時脈接收到最後上述第一和第二重置信號之一者，上述半導體記憶體之上述追蹤時脈重置，以及上述半導體記憶體之一時脈根據上述追蹤時脈來設定。
  11. 如申請專利範圍第9項所述之位元單元追蹤方法，其中上述第三行配置至鄰近上述第一行，以及上述第四行配置至鄰近上述第二行。
  12. 一種半導體記憶體，包括：複數區段，每一區段包括：第一組和第二組記憶體單元，上述記憶單元以行列方式排列；以及一本地追蹤電路，配置於上述第一組和第二組記憶體單元之間，上述本地追蹤電路包括：一非或邏輯閘，具有耦接至一第一追蹤讀取位元線之一第一輸入以及耦接至一第二追蹤讀取位元線之一第二輸入，上述第一追蹤讀取位元線耦接至配置在上述第一組記憶體單元中一第一行之一第一追蹤單元，以及，上述第二追蹤讀取位元線耦接至配置在上述第二組記憶體單元中一第二行之一第二追蹤單元；其中上述非或邏輯閘具有耦接至一全域追蹤位元線之一輸出，以及根據表示上述第一和第二追蹤單元已經從上述第一和第二追蹤讀取位元線存取之接收信號，用以觸發耦接至上述全域追蹤位元線之一追蹤時脈重新設定。
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