TWI474336B - 可雙向追蹤時序參數之記憶裝置 - Google Patents

可雙向追蹤時序參數之記憶裝置 Download PDF

Info

Publication number
TWI474336B
TWI474336B TW101129914A TW101129914A TWI474336B TW I474336 B TWI474336 B TW I474336B TW 101129914 A TW101129914 A TW 101129914A TW 101129914 A TW101129914 A TW 101129914A TW I474336 B TWI474336 B TW I474336B
Authority
TW
Taiwan
Prior art keywords
output
coupled
input
memory device
timing
Prior art date
Application number
TW101129914A
Other languages
English (en)
Other versions
TW201409482A (zh
Inventor
Ho Yin Chen
Hung Jen Chang
Chun Shiah
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Priority to TW101129914A priority Critical patent/TWI474336B/zh
Priority to CN201210366277.7A priority patent/CN103000222B/zh
Priority to US13/849,557 priority patent/US8824238B2/en
Publication of TW201409482A publication Critical patent/TW201409482A/zh
Application granted granted Critical
Publication of TWI474336B publication Critical patent/TWI474336B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Description

可雙向追蹤時序參數之記憶裝置
本發明相關於一種可追蹤時序參數之記憶裝置，尤指一種可雙向追蹤動態隨機存取記憶體時序參數之記憶裝置。
隨機存取記憶體(random access memory,RAM)是一種資料儲存裝置，主要可分為靜態隨機存取記憶體(static random access memory,SRAM)和動態隨機存取記憶體(dynamic random access memory,DRAM)兩種類型。在動態隨機存取記憶體中，每一記憶單元(cell)是由一對電晶體-電容所組成，電容可呈現帶電狀態或未帶電狀態，而電晶體之作用等同開關，使得週邊控制電路能讀取或變更電容狀態。電容內儲存的電量僅能維持幾毫秒，因此需要週期性地執行刷新動作以維持正確資料。
在收到一特定指令時，動態隨機存取記憶體需要一執行時間來完成相對應的動作，之後另需經過一等待時間後才能正確地接收下一指令。上述執行時間和等待時間稱為時序參數(timing constraint)，動態隨機存取記憶體在運作時需符合在相關規範中定義的所有時序參數。然而，在相關於動態 隨機存取記憶體的規範中定義許多時序參數，每一時序參數的限制時間長短不同，為了提升控制器的效能，先前技術會針對每一時序參數來設置不同的單向追蹤電路(tracking circuit)，但數目繁多的單向追蹤電路會增加設計複雜度和製作成本。另一種先前技術則會將最寬鬆的時序參數套用至所有指令，如此可採用簡單的控制器，但會降低整體運作效能。
本發明提供一種可偵測時序參數之記憶裝置，其包含一動態隨機存取記憶體、一第一雙向追蹤電路和一第二雙向追蹤電路。該動態隨機存取記憶體包含一記憶單元；一字元線，用來開啟或關閉該記憶單元；一位元線，用來將一第一電荷寫入該記憶單元，或接收該記憶單元內存之一第二電荷。該第一雙向追蹤電路用來追蹤一第一時序參數，其中該第一時序參數相關於開啟該字元線或關閉該字元線之動作。該第二雙向追蹤電路用來追蹤一第二時序參數，其中該第二時序參數相關於開啟該位元線、關閉該位元線、透過該位元線將該第一電荷寫入該記憶單元、或透過該位元線從該記憶單元讀取該第二電荷之動作。
第1圖為本發明中一記憶裝置100之功能方塊圖。記憶裝置100包含一動態隨機存取記憶體10、一字元解碼器 (word line decoder)20、一位元解碼器(bit line decoder)30、一感應放大器(sense amplifier)40、一控制器50、一第一雙向追蹤電路(bi-directional tracking circuit)TR1，以及一第二雙向追蹤電路TR2。
動態隨機存取記憶體10包含複數條平行設置的字元線WL、複數條平行設置的位元線BL，以及複數個記憶單元CL。字元線WL和位元線BL彼此垂直交錯，而複數個記憶單元設置於相對應字元線WL和位元線BL之交會處，組成一記憶體陣列。在本發明之實施例中，每一記憶單元包含一電容和一電晶體。電晶體之第一端耦接至一相對應之位元線，電晶體之第二端耦接至一相對應之字元線，而電容則耦接於電晶體之第三端和一偏壓之間。
控制器50可提供動態隨機存取記憶體10運作所需之控制訊號，例如一列位址選通(row address strobe)訊號RAS、一行位址選通(column address strobe)訊號CAS、一寫入致能(write enable,WE)訊號、一輸出致能(output enable,OE)訊號，以及資料訊號DATA等。字元解碼器20可依據列位址選通訊號RAS來選取相對應之字元線，進而依序導通每一列記憶單元。位元解碼器30可依據來行位址選通訊號CAS來選取相對應之位元線，使得感應放大器40能依據寫入致能訊號WE和輸出致能OE來將資料訊號DATA寫入相對應 之記憶單元或讀取相對應之記憶單元內存之資料訊號DATA。
如相關領域具通常知識者所熟知，動態隨機存取記憶體10之控制指令包含有啟動(active)、預充電(precharge)、更新(refresh)、模式暫存設定(mode register set,MRS)、自我更新(self-refresh entry,SRE)、進入低功耗(power down entry)、長校準/短校準(ZQ calibration long/ZQ calibration short,ZQCL/ZQCS)等，下達控制指令時需符合相關時序參數。
動態隨機存取記憶體10之主要時序參數包含列位址預充電時間(RAS precharge time)TRP 、列位址至行位址延遲時間(RAS to CAS delay time)TRCD 、列週期時間(row cycle time)TRC 、寫入回復時間(write recovery time)TWR 、列位址存取時間(RAS access time)TRAS ，和過充電時間(overdrive time)TOD 等。在一記憶庫(bank)下達一預充電指令後，至少需間隔列位址預充電時間TRP 才允許在同一記憶庫內下達一啟動指令。在依據列位址選通訊號RAS去尋找一特定位址後，至少需間隔列位址至行位址延遲時間TRCD， 才允許依據行位址選通訊號CAS去尋找另一特定位址。在對一記憶庫下達一啟動指令後，至少需間隔列位址存取時間(RAS access time)TRAS ，才允許對同一記憶庫下達一預充電指令。 在對一記憶庫下達一寫入指令後，至少需間隔寫入回復時間TWR ，才允許對同一記憶庫下達一預充電指令。過充電時間(overdrive time)TOD 代表以高於資料訊號DATA之電位對記憶單元過充電的時間長短。
本發明第一雙向追蹤電路TR1可追蹤相關於開啟字元線之時序參數(例如行位址延遲時間TRCD )或關閉字元線之時序參數(例如列位址預充電時間TRP )。本發明第二雙向追蹤電路TR2可追蹤相關於預充電位元線之時序參數(例如寫入回復時間TWR )、相關於感應位元線之時序參數(例如過充電時間TOD )、相關於從位元線寫入記憶單元之時序參數(例如列位址存取時間TRAS 和寫入回復時間TWR )，和相關於讀取記憶單元至位元線之時序參數(例如列位址至行位址延遲時間TRCD )。
第2圖為本發明實施例中第一雙向追蹤電路TR1之示意圖。第一雙向追蹤電路TR1包含一追蹤字元線WL’、開關SW1和SW2，輸入端IN1和IN2，以及輸出端OUT1和OUT2。開關SW1之第一端耦接至一偏壓VPP1，第二端耦接至輸出端OUT1，而控制端耦接至輸入端IN1。開關SW2之第一端耦接至一偏壓VSS，第二端耦接至輸出端OUT2，而控制端耦接至輸入端IN2。開關SW1和開關SW2可為互補(complimentary)電晶體，例如開關SW1可為一P型金 氧半場效電晶體(P-type metal-oxide-semiconductor field-effect transistor,PMOS)，而開關SW2可為一N型金氧半場效電晶體(N-type metal-oxide-semiconductor field-effect transistor,NMOS)。偏壓VPP1之電位高於偏壓VSS之電位。
當輸入端IN1接收到輸入訊號TRCD_IN 時，開關SW1會被導通，追蹤字元線WL’會被偏壓VPP1開啟，此時第一雙向追蹤電路TR1可於輸出端OUT2提供相關於列位址至行位址延遲時間TRCD 之輸出訊號TRCD_OUT 。當輸入端IN2接收到輸入訊號TRP_IN 時，開關SW2會被導通，追蹤字元線WL’會被偏壓VSS關閉，此時第一雙向追蹤電路TR1可於輸出端OUT1提供相關於列位址預充電時間TRP 之輸出訊號TRP_OUT 。因此，控制器50可依據輸出訊號TRCD_OUT 來追蹤列位址至行位址延遲時間TRCD 或依據輸出訊號TRP_OUT 來追蹤列位址預充電時間TRP 。
第3圖為本發明實施例中第二雙向追蹤電路TR2之示意圖。第二雙向追蹤電路TR2包含一追蹤位元線BL’、一追蹤記憶單元CL’、一隔絕電路ISO、開關SW3和SW4、輸入端IN3和IN4，以及輸出端OUT3~OUT5。開關SW3之第一端耦接至一偏壓VPP2，第二端耦接至輸出端OUT3，而控制端耦接至輸入端IN3。開關SW4之第一端耦接至偏壓VSS，第二端耦接至輸出端OUT5，而控制端耦接至輸入端 IN4。追蹤位元線BL’和隔絕電路ISO以串聯方式耦接於輸出端OUT3和輸出端OUT4之間，而追蹤記憶單元CL’耦接於輸出端OUT4和輸出端OUT5之間。開關SW3和開關SW4可為互補電晶體，例如開關SW3可為P型金氧半場效電晶體，而開關SW4可為N型金氧半場效電晶體。偏壓VPP2之電位高於偏壓VSS之電位。
當輸入端IN3接收到輸入訊號TRAS_IN 或輸入訊號TWR_IN 時，開關SW3會被導通，偏壓VPP2之電荷可由追蹤位元線BL’傳遞至追蹤記憶單元CL’，此時第二雙向追蹤電路TR2可於輸出端OUT5提供相關於列位址存取時間TRAS 之輸出訊號TRAS_OUT 或相關於寫入回復時間TWR 之輸出訊號TWR_OUT 。因此，控制器50可依據輸出訊號TRAS_OUT 來追蹤列位址存取時間TRAS ，或依據輸出訊號TWR_OUT 來追蹤寫入回復時間TWR 。
當輸入端IN3接收到輸入訊號TRP_IN 時，開關SW3會被導通，偏壓VPP2之電荷可對追蹤位元線BL’進行預充電，此時第二雙向追蹤電路TR2可於輸出端OUT4提供相關於列位址預充電時間TRP 之輸出訊號TRP_OUT 。因此，控制器50可依據輸出訊號TRP_OUT 來追蹤列位址預充電時間TRP 。
當輸入端IN3接收到輸入訊號TOD_IN 時，開關SW3會 被導通，偏壓VPP2之電荷可對追蹤位元線BL’進行過充電，此時第二雙向追蹤電路TR2可於輸出端OUT4提供相關於過充電時間TOD 之輸出訊號TOD_OUT 。因此，控制器50可依據輸出訊號TOD 來追蹤過充電時間TOD 。
當輸入端IN4接收到輸入訊號TRCD_IN 時，開關SW4會被導通，偏壓VSS之電荷可由追蹤記憶單元CL’傳遞至追蹤位元線BL，此時第二雙向追蹤電路TR2可於輸出端OUT3提供相關於列位址至行位址延遲時間TRCD 之輸出訊號TRCD_OUT 。因此，控制器50可依據輸出訊號TRCD 來追蹤列位址至行位址延遲時間TRCD 。
在本發明之實施例中，第一雙向追蹤電路TR1和第二雙向追蹤電路TR之元件線寬可大於動態隨機存取記憶體10之元件線寬。舉例來說，追蹤字元線WL’之線寬可大於字元線WL之線寬，追蹤位元線BL’之線寬可大於位元線BL之線寬，追蹤記憶單元CL’之線寬可大於記憶單元CL之線寬。
在本發明之記憶裝置100中，第一雙向追蹤電路TR1可追蹤相關於開啟字元線之時序參數或關閉字元線之時序參數，而第二雙向追蹤電路TR2可追蹤相關於預充電位元線之時序參數、相關於感應位元線之時序參數、相關於從位元線寫入記憶單元之時序參數，和相關於讀取記憶單元至位元線 之時序參數。因此，本發明僅需設置兩組雙向追蹤電路，即能追蹤所有時序參數以提升整體運作效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧動態隨機存取記憶體
20‧‧‧字元解碼器
30‧‧‧位元解碼器
40‧‧‧感應放大器
50‧‧‧控制器
100‧‧‧記憶裝置
TR1‧‧‧第一雙向追蹤電路
TR2‧‧‧第二雙向追蹤電路
WL‧‧‧字元線
WL’‧‧‧追蹤字元線
BL‧‧‧位元線
BL’‧‧‧追蹤位元線
CL‧‧‧記憶單元
CL’‧‧‧追蹤記憶單元
ISO‧‧‧隔絕電路
VSS、VPP1、VPP2‧‧‧偏壓
第1圖為本發明中一記憶裝置之功能方塊圖。
第2圖和第3圖為本發明實施例中雙向追蹤電路之示意圖。
10‧‧‧動態隨機存取記憶體
20‧‧‧字元解碼器
30‧‧‧位元解碼器
40‧‧‧感應放大器
50‧‧‧控制器
100‧‧‧記憶裝置
TR1‧‧‧第一雙向追蹤電路
TR2‧‧‧第二雙向追蹤電路
WL‧‧‧字元線
BL‧‧‧位元線
CL‧‧‧記憶單元

Claims (11)

  1. 一種可雙向追蹤時序參數之記憶裝置，其包含：一動態隨機存取記憶體(dynamic random access memory,DRAM)，其包含：一記憶單元(cell)；一字元線，用來開啟或關閉該記憶單元；一位元線，用來將一第一電荷寫入該記憶單元，或接收該記憶單元內存之一第二電荷；一第一雙向追蹤電路(bi-directional tracking circuit)，用來偵測一第一時序參數(timing constraint)，其中該第一時序參數相關於開啟該字元線或關閉該字元線之動作；以及一第二雙向追蹤電路，用來偵測一第二時序參數，其中該第二時序參數相關於開啟該位元線、關閉該位元線、透過該位元線將該第一電荷寫入該記憶單元、或透過該位元線從該記憶單元讀取該第二電荷之動作。
  2. 如請求項1所述之記憶裝置，其中該第一雙向追蹤電路包含：一第一輸入端和一第二輸入端；一第一輸出端和一第二輸出端；一追蹤字元線，耦接於該第一輸出端和該第二輸出端之 間；一第一開關，其包含：一第一端，耦接至一第一偏壓；一第二端，耦接至該第一輸出端；以及一控制端，耦接該第一輸入端；以及一第二開關，其包含：一第一端，耦接至一第二偏壓，其中該第二偏壓之電位低於該第一偏壓之電位；一第二端，耦接至該第二輸出端；以及一控制端，耦接該第二輸入端。
  3. 如請求項2所述之記憶裝置，其中該第一開關和第二開關係為互補(complimentary)電晶體。
  4. 如請求項2所述之記憶裝置，其中：該第一時序參數係為一列位址至行位址延遲時間(RAS to CAS delay time)；該第一輸入端係用來接收相關於該第一時序參數之一輸入訊號；而該第二輸出端係用來輸出相關於該第一時序參數之一輸出訊號。
  5. 如請求項2所述之記憶裝置，其中： 該第一時序參數係為一列位址預充電時間(RAS precharge time)；該第二輸入端係用來接收相關於該第二時序參數之一輸入訊號；而該第一輸出端係用來輸出相關於該第一時序參數之一輸出訊號。
  6. 如請求項1所述之記憶裝置，其中該第二雙向追蹤電路包含：一第一輸入端和一第二輸入端；一第一輸出端、一第二輸出端和一第三輸出端；一隔絕電路，耦接於該第一輸出端和該第二輸出端之間；一追蹤位元線，串接於該隔絕電路且耦接於該第一輸出端和該第二輸出端之間；一追蹤記憶單元，耦接於該第二輸出端和該第三輸出端之間；一第一開關，其包含：一第一端，耦接至一第一偏壓；一第二端，耦接至該第一輸出端；以及一控制端，耦接該第一輸入端；以及一第二開關，其包含：一第一端，耦接至一第二偏壓，其中該第二偏壓之 電位低於該第一偏壓之電位；一第二端，耦接至該第三輸出端；以及一控制端，耦接該第二輸入端。
  7. 如請求項6所述之記憶裝置，其中該第一開關和第二開關係為互補電晶體。
  8. 如請求項6所述之記憶裝置，其中：該第二時序參數係為一列位址至行位址延遲時間(RAS to CAS delay time)或一寫入回復時間(write recovery time)；該第一輸入端係用來接收相關於該第二時序參數之一輸入訊號；而該第三輸出端係用來輸出相關於該第二時序參數之一輸出訊號。
  9. 如請求項6所述之記憶裝置，其中：該第二時序參數係為一列位址預充電時間或一過充電時間(overdrive time)；該第一輸入端係用來接收相關於該第二時序參數之一輸入訊號；而該第二輸出端係用來輸出相關於該第二時序參數之一輸出訊號。
  10. 如請求項6所述之記憶裝置，其中：該第二時序參數係為一列位址至行位址延遲時間；該第二輸入端係用來接收相關於該第二時序參數之一輸入訊號；而該第一輸出端係用來輸出相關於該第二時序參數之一輸出訊號。
  11. 如請求項1所述之記憶裝置，其中該第一雙向追蹤電路和該第二雙向追蹤電路之元件線寬大於該動態隨機存取記憶體之元件線寬。
TW101129914A 2012-08-17 2012-08-17 可雙向追蹤時序參數之記憶裝置 TWI474336B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW101129914A TWI474336B (zh) 2012-08-17 2012-08-17 可雙向追蹤時序參數之記憶裝置
CN201210366277.7A CN103000222B (zh) 2012-08-17 2012-09-27 可双向追踪时序参数的记忆装置
US13/849,557 US8824238B2 (en) 2012-08-17 2013-03-25 Memory device with bi-directional tracking of timing constraints

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101129914A TWI474336B (zh) 2012-08-17 2012-08-17 可雙向追蹤時序參數之記憶裝置

Publications (2)

Publication Number Publication Date
TW201409482A TW201409482A (zh) 2014-03-01
TWI474336B true TWI474336B (zh) 2015-02-21

Family

ID=47928693

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101129914A TWI474336B (zh) 2012-08-17 2012-08-17 可雙向追蹤時序參數之記憶裝置

Country Status (3)

Country Link
US (1) US8824238B2 (zh)
CN (1) CN103000222B (zh)
TW (1) TWI474336B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI770891B (zh) * 2020-08-25 2022-07-11 台灣積體電路製造股份有限公司 具有字元線脈波恢復的記憶體裝置以及操作記憶體裝置的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016072974A1 (en) * 2014-11-04 2016-05-12 Hewlett Packard Enterprise Development Lp Memory array driver
KR20170025948A (ko) * 2015-08-31 2017-03-08 에스케이하이닉스 주식회사 반도체 시스템 및 제어 방법
CN107949882B (zh) * 2015-11-10 2021-08-10 东芝存储器株式会社 半导体存储装置
CN106875965B (zh) * 2015-12-14 2019-03-29 展讯通信（上海）有限公司 宽接口存储器时序控制电路和宽接口存储器
US9824729B2 (en) 2016-03-25 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory macro and method of operating the same
US10192607B2 (en) 2016-05-31 2019-01-29 Qualcomm Incorporated Periodic ZQ calibration with traffic-based self-refresh in a multi-rank DDR system
US9978442B2 (en) * 2016-09-07 2018-05-22 Qualcomm Incorporated Lower power high speed decoding based dynamic tracking for memories

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738296B2 (en) * 2002-05-03 2004-05-18 Samsung Electronics Co., Ltd. Sense amplifier enable signal generating circuits having process tracking capability and semiconductor memory devices including the same
US7016245B2 (en) * 2004-02-02 2006-03-21 Texas Instruments Incorporated Tracking circuit enabling quick/accurate retrieval of data stored in a memory array
US7215587B2 (en) * 2005-07-05 2007-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit for a memory device
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
US7809972B2 (en) * 2007-03-30 2010-10-05 Arm Limited Data processing apparatus and method for translating a signal between a first clock domain and a second clock domain
US7894286B2 (en) * 2006-12-27 2011-02-22 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867449A (en) * 1997-08-14 1999-02-02 Micron Technology, Inc. Tracking signals
US6208575B1 (en) * 1999-02-13 2001-03-27 Robert J. Proebsting Dynamic memory array bit line sense amplifier enabled to drive toward, but stopped before substantially reaching, a source of voltage
US8300491B2 (en) * 2010-08-26 2012-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple bitcells tracking scheme for semiconductor memories
US8441874B2 (en) * 2010-12-28 2013-05-14 Stmicroelectronics International N.V. Memory device with robust write assist
US8976614B2 (en) * 2011-02-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking scheme for memory
US8923069B2 (en) * 2012-06-01 2014-12-30 Lsi Corporation Memory having self-timed edge-detection write tracking
US8767494B2 (en) * 2012-06-11 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Far end resistance tracking design with near end pre-charge control for faster recovery time

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738296B2 (en) * 2002-05-03 2004-05-18 Samsung Electronics Co., Ltd. Sense amplifier enable signal generating circuits having process tracking capability and semiconductor memory devices including the same
US7016245B2 (en) * 2004-02-02 2006-03-21 Texas Instruments Incorporated Tracking circuit enabling quick/accurate retrieval of data stored in a memory array
US7215587B2 (en) * 2005-07-05 2007-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit for a memory device
US7894286B2 (en) * 2006-12-27 2011-02-22 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation
US7809972B2 (en) * 2007-03-30 2010-10-05 Arm Limited Data processing apparatus and method for translating a signal between a first clock domain and a second clock domain
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI770891B (zh) * 2020-08-25 2022-07-11 台灣積體電路製造股份有限公司 具有字元線脈波恢復的記憶體裝置以及操作記憶體裝置的方法

Also Published As

Publication number Publication date
TW201409482A (zh) 2014-03-01
US20140050038A1 (en) 2014-02-20
CN103000222B (zh) 2015-11-11
US8824238B2 (en) 2014-09-02
CN103000222A (zh) 2013-03-27

Similar Documents

Publication Publication Date Title
TWI474336B (zh) 可雙向追蹤時序參數之記憶裝置
TWI514416B (zh) 記憶胞以及動態記憶體陣列
CN102956262B (zh) 静态ram
US6542426B2 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
US9589608B2 (en) Semiconductor memory device
CN100508059C (zh) 半导体存储装置和刷新方法
US7376027B1 (en) DRAM concurrent writing and sensing scheme
US8472272B2 (en) Semiconductor device having hierarchical bit line structure
US7619939B2 (en) Semiconductor storage apparatus
JP4229230B2 (ja) ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法
KR100351083B1 (ko) 소비 전력을 저감할 수 있는 반도체 장치
US8054697B2 (en) Semiconductor storage device including a lever shift unit that shifts level of potential of bit line pair
WO2024007521A1 (zh) 存储器及其访问方法、电子设备
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
US7508726B2 (en) Signal sensing circuit and semiconductor memory device using the same
US6144601A (en) Semiconductor memory having an improved reading circuit
US20110069573A1 (en) Semiconductor memory device
US9997217B1 (en) Write assist circuitry
WO2023000490A1 (zh) 感测放大电路和数据读出方法
US7203102B2 (en) Semiconductor memory having tri-state driver device
US20050018470A1 (en) Semiconductor memory devices for outputting bit cell data without separate reference voltage generator and related methods of outputting bit cell data
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
JP5776418B2 (ja) 半導体記憶装置及び半導体記憶装置の制御方法
JP4137060B2 (ja) 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法
US11830569B2 (en) Readout circuit, memory, and method of reading out data of memory

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees