CN103000222B - 可双向追踪时序参数的记忆装置 - Google Patents

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Abstract

一种可双向追踪时序参数的记忆装置，记忆装置包含一动态随机存取记忆体、一第一双向追踪电路和一第二双向追踪电路。动态随机存取记忆体包含一记忆单元、一字符线，和一位元线。第一双向追踪电路用来追踪一第一时序参数，其中该第一时序参数相关于开启字符线或关闭字符线的动作。第二双向追踪电路用来追踪一第二时序参数，其中第二时序参数相关于开启位元线、关闭位元线，或通过位元线存取记忆单元的动作。

Description

可双向追踪时序参数的记忆装置
技术领域
本发明涉及一种可追踪时序参数的记忆装置，尤其涉及一种可双向追踪动态随机存取记忆体（存储器）时序参数的记忆装置。
背景技术
随机存取记忆体（randomaccessmemory,RAM）是一种数据储存装置，主要可分为静态随机存取记忆体（staticrandomaccessmemory,SRAM）和动态随机存取记忆体（dynamicrandomaccessmemory,DRAM）两种类型。在动态随机存取记忆体中，每一记忆单元（cell）是由一对晶体管-电容所组成，电容可呈现带电状态或未带电状态，而晶体管的作用等同开关，使得周边控制电路能读取或变更电容状态。电容内储存的电量仅能维持几毫秒，因此需要周期性地执行刷新动作以维持正确数据。
在收到一特定指令时，动态随机存取记忆体需要一执行时间来完成相对应的动作，之后还需经过一等待时间后才能正确地接收下一指令。上述执行时间和等待时间称为时序参数（timingconstraint），动态随机存取记忆体在运作时需符合在相关规范中定义的所有时序参数。然而，在相关于动态随机存取记忆体的规范中定义许多时序参数，每一时序参数的限制时间长短不同，为了提升控制器的效能，现有技术会针对每一时序参数来设置不同的单向追踪电路（trackingcircuit），但数目繁多的单向追踪电路会增加设计复杂度和制作成本。另一种现有技术则会将最宽松的时序参数套用至所有指令，如此可采用简单的控制器，但会降低整体运作效能。
发明内容
本发明的目的在于，克服现有技术的缺陷而提供一种可双向追踪时序参数的记忆装置，仅需设置两组双向追踪电路，即能追踪所有时序参数以提升整体运作效能。
为达上述目的，本发明提供一种可检测时序参数的记忆装置，其包含一动态随机存取记忆体、一第一双向追踪电路和一第二双向追踪电路。该动态随机存取记忆体包含一记忆单元；一字符线，用来开启或关闭该记忆单元；一位元线，用来将一第一电荷写入该记忆单元，或接收该记忆单元内存的一第二电荷。该第一双向追踪电路用来追踪一第一时序参数，其中该第一时序参数相关于开启该字符线或关闭该字符线的动作。该第二双向追踪电路用来追踪一第二时序参数，其中该第二时序参数相关于开启该位元线、关闭该位元线、通过该位元线将该第一电荷写入该记忆单元、或通过该位元线从该记忆单元读取该第二电荷的动作。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明中一记忆装置的功能方框图；
图2和图3为本发明实施例中双向追踪电路的示意图。
其中，附图标记
10动态随机存取记忆体
20字符解码器
30位元解码器
40感应放大器
50控制器
100记忆装置
TR1第一双向追踪电路
TR2第二双向追踪电路
WL字符线
WL’追踪字符线
BL位元线
BL’追踪位元线
CL记忆单元
CL’追踪记忆单元
ISO隔绝电路
VSS、VPP1、VPP2偏压
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
图1为本发明中一记忆装置100的功能方框图。记忆装置100包含一动态随机存取记忆体10、一字符解码器（wordlinedecoder）20、一位元解码器（bitlinedecoder）30、一感应放大器（senseamplifer）40、一控制器50、一第一双向追踪电路（bi-directionaltrackingcircuit）TR1，以及一第二双向追踪电路TR2。
动态随机存取记忆体10包含多条平行设置的字符线WL、多条平行设置的位元线BL，以及多个记忆单元CL。字符线WL和位元线BL彼此垂直交错，而多个记忆单元设置于相对应字符线WL和位元线BL的交会处，组成一记忆体阵列。在本发明的实施例中，每一记忆单元包含一电容和一晶体管。晶体管的第一端耦接至一相对应的位元线，晶体管的第二端耦接至一相对应的字符线，而电容则耦接于晶体管的第三端和一偏压之间。
控制器50可提供动态随机存取记忆体10运作所需的控制信号，例如一列地址选通（rowaddressstrobe）信号RAS、一行地址选通（columnaddressstrobe）信号CAS、一写入致能（writeenable,WE）信号、一输出致能（outputenable,OE）信号，以及数据信号DATA等。字符解码器20可依据列地址选通信号RAS来选取相对应的字符线，进而依序导通每一列记忆单元。位元解码器30可依据来行地址选通信号CAS来选取相对应的位元线，使得感应放大器40能依据写入致能信号WE和输出致能OE来将数据信号DATA写入相对应的记忆单元或读取相对应的记忆单元内存的数据信号DATA。
如相关领域具通常知识者所熟知，动态随机存取记忆体10的控制指令包含有启动(active)、预充电(precharge)、更新(refresh)、模式暂存设定（moderegisterset,MRS）、自我更新（self-refreshentry,SRE)、进入低功耗（powerdownentry）、长校准/短校准（ZQcalibrationlong/ZQcalibrationshort,ZQCL/ZQCS)等，下达控制指令时需符合相关时序参数。
动态随机存取记忆体10的主要时序参数包含列地址预充电时间（RASprechargetime）TRP、列地址至行地址延迟时间（RAStoCASdelaytime）TRCD、列周期时间（rowcycletime）TRC、写入回复时间（writerecoverytime）TWR、列地址存取时间（RASaccesstime）TRAS，和过充电时间（overdrivetime）TOD等。在一记忆库（bank）（内存库）下达一预充电指令后，至少需间隔列地址预充电时间TRP才允许在同一记忆库内下达一启动指令。在依据列地址选通信号RAS去寻找一特定地址后，至少需间隔列地址至行地址延迟时间TRCD，才允许依据行地址选通信号CAS去寻找另一特定地址。在对一记忆库下达一启动指令后，至少需间隔列地址存取时间（RASaccesstime）TRAS，才允许对同一记忆库下达一预充电指令。在对一记忆库下达一写入指令后，至少需间隔写入回复时间TWR，才允许对同一记忆库下达一预充电指令。过充电时间（overdrivetime）TOD代表以高于数据信号DATA的电位对记忆单元过充电的时间长短。
本发明第一双向追踪电路TR1可追踪相关于开启字符线的时序参数（例如行地址延迟时间TRCD）或关闭字符线的时序参数（例如列地址预充电时间TRP）。本发明第二双向追踪电路TR2可追踪相关于预充电位元线的时序参数（例如写入回复时间TWR）、相关于感应位元线的时序参数（例如过充电时间TOD）、相关于从位元线写入记忆单元的时序参数（例如列地址存取时间TRAS和写入回复时间TWR），和相关于读取记忆单元至位元线的时序参数（例如列地址至行地址延迟时间TRCD）。
图2为本发明实施例中第一双向追踪电路TR1的示意图。第一双向追踪电路TR1包含一追踪字符线WL’、开关SW1和SW2，输入端IN1和IN2，以及输出端OUT1和OUT2。开关SW1的第一端耦接至一偏压VPP1，第二端耦接至输出端OUT1，而控制端耦接至输入端IN1。开关SW2的第一端耦接至一偏压VSS，第二端耦接至输出端OUT2，而控制端耦接至输入端IN2。开关SW1和开关SW2可为互补（complimentary）晶体管，例如开关SW1可为一P型金氧半场效晶体管（P-typemetal-oxide-semiconductorfield-effecttransistor,PMOS），而开关SW2可为一N型金氧半场效晶体管（N-typemetal-oxide-semiconductorfield-effecttransistor,NMOS）。偏压VPP1的电位高于偏压VSS的电位。
当输入端IN1接收到输入信号TRCD_IN时，开关SW1会被导通，追踪字符线WL’会被偏压VPP1开启，此时第一双向追踪电路TR1可于输出端OUT2提供相关于列地址至行地址延迟时间TRCD的输出信号TRCD_OUT。当输入端IN2接收到输入信号TRP_IN时，开关SW2会被导通，追踪字符线WL’会被偏压VSS关闭，此时第一双向追踪电路TR1可于输出端OUT1提供相关于列地址预充电时间TRP的输出信号TRP_OUT。因此，控制器50可依据输出信号TRCD_OUT来追踪列地址至行地址延迟时间TRCD或依据输出信号TRP_OUT来追踪列地址预充电时间TRP。
图3为本发明实施例中第二双向追踪电路TR2的示意图。第二双向追踪电路TR2包含一追踪位元线BL’、一追踪记忆单元CL’、一隔绝电路ISO、开关SW3和SW4、输入端IN3和IN4，以及输出端OUT3～OUT5。开关SW3的第一端耦接至一偏压VPP2，第二端耦接至输出端OUT3，而控制端耦接至输入端IN3。开关SW4的第一端耦接至偏压VSS，第二端耦接至输出端OUT5，而控制端耦接至输入端IN4。追踪位元线BL’和隔绝电路ISO以串联方式耦接于输出端OUT3和输出端OUT4之间，而追踪记忆单元CL’耦接于输出端OUT4和输出端OUT5之间。开关SW3和开关SW4可为互补晶体管，例如开关SW3可为P型金氧半场效晶体管，而开关SW4可为N型金氧半场效晶体管。偏压VPP2的电位高于偏压VSS的电位。
当输入端IN3接收到输入信号TRAS_IN或输入信号TWR_IN时，开关SW3会被导通，偏压VPP2的电荷可由追踪位元线BL’传递至追踪记忆单元CL’，此时第二双向追踪电路TR2可于输出端OUT5提供相关于列地址存取时间TRAS的输出信号TRAS_OUT或相关于写入回复时间TWR的输出信号TWR_OUT。因此，控制器50可依据输出信号TRAS_OUT来追踪列地址存取时间TRAS，或依据输出信号TWR_OUT来追踪写入回复时间TWR。
当输入端IN3接收到输入信号TRP_IN时，开关SW3会被导通，偏压VPP2的电荷可对追踪位元线BL’进行预充电，此时第二双向追踪电路TR2可于输出端OUT4提供相关于列地址预充电时间TRP的输出信号TRP_OUT。因此，控制器50可依据输出信号TRP_OUT来追踪列地址预充电时间TRP。
当输入端IN3接收到输入信号TOD_IN时，开关SW3会被导通，偏压VPP2的电荷可对追踪位元线BL’进行过充电，此时第二双向追踪电路TR2可于输出端OUT4提供相关于过充电时间TOD的输出信号TOD_OUT。因此，控制器50可依据输出信号TOD来追踪过充电时间TOD。
当输入端IN4接收到输入信号TRCD_IN时，开关SW4会被导通，偏压VSS的电荷可由追踪记忆单元CL’传递至追踪位元线BL，此时第二双向追踪电路TR2可于输出端OUT3提供相关于列地址至行地址延迟时间TRCD的输出信号TRCD_OUT。因此，控制器50可依据输出信号TRCD来追踪列地址至行地址延迟时间TRCD。
在本发明的实施例中，第一双向追踪电路TR1和第二双向追踪电路TR2的元件线宽可大于动态随机存取记忆体10的元件线宽。举例来说，追踪字符线WL’的线宽可大于字符线WL的线宽，追踪位元线BL’的线宽可大于位元线BL的线宽，追踪记忆单元CL’的线宽可大于记忆单元CL的线宽。
在本发明的记忆装置100中，第一双向追踪电路TR1可追踪相关于开启字符线的时序参数或关闭字符线的时序参数，而第二双向追踪电路TR2可追踪相关于预充电位元线的时序参数、相关于感应位元线的时序参数、相关于从位元线写入记忆单元的时序参数，和相关于读取记忆单元至位元线的时序参数。因此，本发明仅需设置两组双向追踪电路，即能追踪所有时序参数以提升整体运作效能。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (11)

1.一种可双向追踪时序参数的记忆装置，其特征在于，包含：
一动态随机存取记忆体，其包含：
一记忆单元；
一字符线，用来开启或关闭该记忆单元；
一位元线，用来将一第一电荷写入该记忆单元，或接收该记忆单元内存的一第二电荷；
一第一双向追踪电路，用来检测一第一时序参数，其中该第一时序参数相关于开启该字符线或关闭该字符线的动作；以及
一第二双向追踪电路，用来检测一第二时序参数，其中该第二时序参数相关于开启该位元线、关闭该位元线、通过该位元线将该第一电荷写入该记忆单元、或通过该位元线从该记忆单元读取该第二电荷的动作。
2.根据权利要求1所述的可双向追踪时序参数的记忆装置，其特征在于，该第一双向追踪电路包含：
一第一输入端和一第二输入端；
一第一输出端和一第二输出端；
一追踪字符线，耦接于该第一输出端和该第二输出端之间；
一第一开关，其包含：
一第一端，耦接至一第一偏压；
一第二端，耦接至该第一输出端；以及
一控制端，耦接该第一输入端；以及
一第二开关，其包含：
一第一端，耦接至一第二偏压，其中该第二偏压的电位低于该第一偏压的电位；
一第二端，耦接至该第二输出端；以及
一控制端，耦接该第二输入端。
3.根据权利要求2所述的可双向追踪时序参数的记忆装置，其特征在于，该第一开关和第二开关为互补晶体管。
4.根据权利要求2所述的可双向追踪时序参数的记忆装置，其特征在于，
该第一时序参数为一列地址至行地址延迟时间；
该第一输入端用来接收相关于该第一时序参数的一输入信号；而
该第二输出端用来输出相关于该第一时序参数的一输出信号。
5.根据权利要求2所述的可双向追踪时序参数的记忆装置，其特征在于，
该第一时序参数为一列地址预充电时间；
该第二输入端用来接收相关于该第一时序参数的一输入信号；而
该第一输出端用来输出相关于该第一时序参数的一输出信号。
6.根据权利要求1所述的可双向追踪时序参数的记忆装置，其特征在于，该第二双向追踪电路包含：
一第一输入端和一第二输入端；
一第一输出端、一第二输出端和一第三输出端；
一隔绝电路，耦接于该第一输出端和该第二输出端之间；
一追踪位元线，串接于该隔绝电路且耦接于该第一输出端和该第二输出端之间；
一追踪记忆单元，耦接于该第二输出端和该第三输出端之间；
一第一开关，其包含：
一第一端，耦接至一第一偏压；
一第二端，耦接至该第一输出端；以及
一控制端，耦接该第一输入端；以及
一第二开关，其包含：
一第一端，耦接至一第二偏压，其中该第二偏压的电位低于该第一偏压的电位；
一第二端，耦接至该第三输出端；以及
一控制端，耦接该第二输入端。
7.根据权利要求6所述的可双向追踪时序参数的记忆装置，其特征在于，该第一开关和第二开关为互补晶体管。
8.根据权利要求6所述的可双向追踪时序参数的记忆装置，其特征在于，
该第二时序参数为一列地址至行地址延迟时间或一写入回复时间；
该第一输入端用来接收相关于该第二时序参数的一输入信号；而
该第三输出端用来输出相关于该第二时序参数的一输出信号。
9.根据权利要求6所述的可双向追踪时序参数的记忆装置，其特征在于，
该第二时序参数为一列地址预充电时间或一过充电时间；
该第一输入端用来接收相关于该第二时序参数的一输入信号；而
该第二输出端用来输出相关于该第二时序参数的一输出信号。
10.根据权利要求6所述的可双向追踪时序参数的记忆装置，其特征在于，
该第二时序参数为一列地址至行地址延迟时间；
该第二输入端用来接收相关于该第二时序参数的一输入信号；而
该第一输出端用来输出相关于该第二时序参数的一输出信号。
11.根据权利要求1所述的可双向追踪时序参数的记忆装置，其特征在于，该第一双向追踪电路和该第二双向追踪电路的元件线宽大于该动态随机存取记忆体的元件线宽。
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