CN101256833B - 半导体存储器件 - Google Patents

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Abstract

本发明公开了一种半导体存储器件，其具有用于生成驱动器电源电压的电压供给电路。该电压供给电路设置有：第一电压供给电路，用于将驱动器电源电压预充电至存储单元的电源电压电平；以及第二电压供给电路，用于提供低于存储单元电源电压电平的电压作为驱动器电源电压。

Description

半导体存储器件
相关申请的交叉引用
在此通过参考引入2007年2月26日提交的日本专利申请No.2007-45401的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体存储器件，并且更特别地涉及一种能够稳定地读取数据的静态半导体存储器件的配置。
背景技术
术语“MOS”最初代表作为堆叠结构的金属-氧化物-半导体。然而近年来，特别是在具有MOS结构的场效应晶体管(下文中简称为“MOS晶体管”)中，从集成及制造工艺的改进角度来看栅极绝缘膜和栅电极的材料获得了改进。
例如，在MOS晶体管中，主要从以自对准方式形成源极和漏极的角度来看，使用多晶硅代替金属来作为栅电极的材料。从改进电特性的角度来看，使用具有高介电常数的材料作为栅极绝缘膜的材料。材料并不总限于氧化物。
因此，术语“MOS”并不总限于金属/氧化物/半导体的堆叠结构。同样在本说明书中，这种限制也不是先决条件。也就是说，考虑到技术常识，术语“MOS”的意思不仅仅是金属/氧化物/半导体的简写，而且还包括广泛意义上的导体/绝缘体/半导体的堆叠结构。因此，在本说明书中，术语“MOS晶体管”指绝缘栅极场效应晶体管，其中栅电极和源极/漏极彼此电(电气)隔离。
随着晶体管元件变得越来越精密，制造参数波动的影响增大，作为存储单元组件的MOS晶体管的阈值电压的变化变大，并且操作容限降低。作为结果，在低电压操作的半导体存储器件中，很难稳定地读取数据。
提出了一种致力于在这样的操作条件下也能确保稳定的数据读取操作的配置。
在专利文献1(日本未审专利公开No.2005-38557)中，将电平移位器用于字线驱动器，以低于存储单元电源电压电平的电压电平驱动字线，由此确保在读取时的容限。
发明内容
在专利文献1示出的配置中，存储单元晶体管采取薄膜晶体管(下文中称为TFT)的形式。即使在TFT阈值电压改变的情况下，也可以通过电平移位器来改变所选字线的电压幅度，从而改善读取时的容限。具体而言，在专利文献1中，当读取数据时，以低于存储单元电源电压电平的电压电平驱动所选字线。存储单元中的存取晶体管的栅极电压降低，电流驱动能力下降，结果是，确保了静态噪声容限(下文中简称为SNM)并且可以防止读取数据时的数据破坏。
在专利文献1中，通过电平移位器使所选字线的电压相对于存储单元的电源电压移位。然而，当驱动字线时，电压电平是固定的，并且没有考虑字线的上升速度。
在以高速度将字线驱动至选择状态的情况下，提高了字线驱动器的电流驱动能力，从而必须提高用于生成字线选择电压的电路的电流供给能力。然而，在增大这种电流驱动力的情况下，晶体管尺寸增大，字线驱动器或用于生成字线电压的电路的占用面积扩大。专利文献1没有考虑到用于将字线驱动至选择状态的电路的占用面积。
因此，本发明的一个目的是提供一种在确保读取容限的同时实现字线的较高上升速度的半导体存储器件。
本发明的另一个目的是提供一种实现减小尺寸的电压供给电路的半导体存储器件。
根据本发明的一个实施例，提供了一种包括电压供给电路的半导体存储器件，该电压供给电路在使字线上升时供给具有存储单元电源电压电平的电压，并且在经过预定时间之后，供给其电平低于存储单元电源电压电平的电压。
该电压供给电路优选地包括第一电压供给电路和第二电压供给电路，第一电压供给电路用于在使字线上升之前将字线驱动器的源极线预充电至存储单元的电源电压电平，并且第二电压供给电路用于供给其电平低于存储单元电源电压电平的电压。
在该实施例的半导体存储器件中，当使字线上升之后，将字线驱动器的电源节点的电压设定为低于存储单元的电源电压。因此，可以使读取时选择字线的电压变低，降低存储单元中的存取晶体管的驱动能力，并且改善读取时的SNM，也就是说，可以防止读取数据时的数据破坏。
在字线上升的时间，将字线驱动器的电源节点的电压设定为与存储单元电源电压的电平相同的电平。因此，可以使字线的上升速度保持较高。
另外，通过提供包括用于将字线驱动器的电源节点的电压预充电至存储单元电源电压电平的晶体管元件的第一电压供给电路以及第二电压供给电路，可以减小构成电压供给电路的晶体管元件的面积。作为结果，可以减小整个电压供给电路的面积。
附图说明
图1是示意性地示出作为第一实施例的半导体存储器件的一般配置的示图；
图2是示出图1中存储单元配置的例子的示图；
图3是示出第一实施例中电压供给电路的例子的示图；
图4是示出图3的电压供给电路的操作的示图；
图5是示出栅极信号控制电路的例子的示图；
图6是示出外部输入与栅极控制信号操作之间关系的示图；
图7是示出图3的电压供给电路的改型的示图；
图8是示出图7的电压供给电路的改型的示图；
图9是示出图1的存储单元的静态噪声容限的示图；
图10是示意性地示出作为第二实施例的电压供给电路及其外部电路的示图；
图11是示意性地示出作为第三实施例的电压供给电路及其外部电路的示图；
图12是示出系统LSI的芯片配置的例子的示图；
图13是示出一个SRAM的配置的示图，在该SRAM中，字线的数量和位线的数量可以改变；
图14是示出一个SRAM的配置的示图，相比图13的配置而言，在该SRAM中，字线方向比位线方向长得多。
具体实施方式
第一实施例
图1是示意性地示出作为第一实施例的半导体存储器件1的一般配置的示图。在图1中，半导体存储器件1包括存储单元阵列MCA，在MCA中以矩阵形式布置有存储单元MC。在图1中，作为例子，存储单元MC在存储单元阵列MCA中布置为“n”行和“m”列。
字线WL0至WLn对应于存储单元MC的行而布置，并且存储单元MC连接到相应行的字线WL。位线对BL0和/BL0至BLm和/BLm对应于存储单元MC的列而布置。存储单元MC是静态存储单元并且互补数据被发送到互补位线对BL0和/BL0至BLm和/BLm。
对应于每对位线BL和/BL，设置位线负载(BL负载)BLL。在读取存储单元数据时，位线负载BLL上拉相应位线的电压并为相应的位线对BL和/BL供给列电流。
半导体存储器件1还包括用于根据内部行地址信号RA生成行选择信号WLEN0至WLENn的行解码器RD，以及用于根据来自行解码器RD的行选择信号WLEN0至WLENn将存储单元阵列MCA中的选择字线WL驱动至选择状态的字线驱动电路WDC。行解码器RD在从外部电源EXT.VDD接收的电源电压VDD上操作，对内部行地址信号RA进行解码，并生成行选择信号WLEN0至WLENn。对应于由内部行地址信号RA指定的行的行选择信号被驱动至选择状态，并且其余的行选择信号保持在非选择状态。
字线驱动电路WDC包括分别对应于字线WL0至WLn而设置的字线驱动器WDR0至WDRn。每个字线驱动器WDR0至WDRn根据来自行解码器RD的任一行选择信号WLEN0至WLENn将相应的字线WL驱动至选择状态。字线驱动器WDR0至WDRn的驱动器电源节点SN30至SN3n经由驱动器电源线DRSL接收驱动器电源电压LCVDD作为操作电源电压，并且当选择了相应的字线WL时，将驱动器电源电压LCVDD传递到相应的字线WL。
驱动器电源电压LCVDD从电压供给电路WSC供给。电压供给电路WSC在字线WL被设定为高电平之前将驱动器电源电压LCVDD预充电至存储单元MC的电源电压电平(VDD)(对一个未示出的电容器充电)。在将字线WL设定为高电平时，电压供给电路WSC供给通过预充电存储在该电容器中的等于存储单元MC的电源电压电平的驱动器电源电压LCVDD。此后，电源电路WSC供给电压电平低于存储单元MC的电源电压电平的驱动器电源电压LCVDD。稍后将详细描述电压供给电路WSC的操作。
半导体存储器件1还包括：用于选择对应于根据内部列地址信号CA选择的列的一对互补位线BL和/BL的列选择电路SC；用于在写数据时将写数据发送到对应于由列选择电路SC选择的列的那对位线BL和/BL的写电路WC；以及用于在读数据时检测来自对应于由列选择电路SC选择的列的那对位线BL和/BL的数据、放大该数据并生成读数据的读电路RC。
半导体存储器件1还包括主控制电路CC，其根据从外界供给的地址信号AD、写指令信号WE、读指令信号RE和芯片启动信号CE生成内部行地址信号RA、内部列地址信号CA以及各种操作所需要的控制信号。
主控制电路CC根据外部写指令信号WE和外部读指令信号RE生成用于控制电源电路WSC的操作的控制信号CS。如图1所示，主控制信号CS包括多个控制信号。例如，主控制信号CS包括第一控制信号PREN、第二控制信号UPEN以及第三控制信号DWEN，稍后将对它们进行描述。尽管与主控制电路CC有区别地示出了用于生成字线选择电压的电压供给电路WSC，但是电源电路WSC可以包括在主控制电路CC中。
写电路WC包括未示出的输入缓冲器和未示出的写驱动电路，并且在写数据时，根据来自外界的写数据DI生成内部写数据。读电路RC包括未示出的读出放大器和未示出的输出缓冲器，并且在数据读取模式下，缓存通过读出放大器检测并放大的数据，由此生成外部读数据DO。写电路WC和读电路RC的操作由主控制电路CC控制。
存储单元阵列MCA还设置有阵列电源电路ASC。来自阵列电源电路ASC的阵列电源电压经由单元电源线PVL供给存储单元MC的H侧电源节点VH和L侧电源节点VL。供给H侧电源节点VH的电压是存储单元MC的电源电压，供给L侧电源节点VL的电压是存储单元MC的参考电压。在图1中，为了简便起见，用单条线绘出了电源电压和参考电压的供给。
图2是示出图1中所示存储单元MC的配置的例子的示图。在图2中，存储单元MC采取全CMOS单端口静态随机存取存储器(下文中简称为SRAM)的形式。具体而言，存储单元MC由交叉连接的两个CMOS反相器IV1和IV2构成。反相器IV1包括：P沟道MOS晶体管(绝缘栅极场效应晶体管；负载晶体管)PQ1，其连接在H侧电源节点VH与存储节点ND1之间并且其栅极连接到存储节点ND2；N沟道MOS晶体管NQ1(驱动晶体管)，其连接在存储节点ND1与L侧电源节点VL之间并且其栅极连接到存储节点ND2。另一个反相器IV2包括：P沟道MOS晶体管(负载晶体管)PQ2，其连接在H侧电源节点VH与存储节点ND2之间并且其栅极连接到存储节点ND1；N沟道MOS晶体管NQ2(驱动晶体管)，其连接在存储节点ND2与L侧电源节点VL之间并且其栅极连接到存储节点ND1。反相器的输入和输出交叉耦合以构成一个反相器锁存器。因此，互补数据保持在存储节点ND1和ND2中。
图2中示出的存储单元MC还包括N沟道MOS晶体管NQ3和NQ4
(存取晶体管)，用于根据字线WL上的电压分别将存储节点ND1和ND2耦合到位线BL和/BL。
字线WL是图1中示出的字线WL0至WLn中的任意一条。位线对BL和/BL是图1中示出的位线对BL0和/BL0至BLm和/BLm中的任意一对。
图3是示出在第一实施例中的电压供给电路WSC的例子的示图。电压供给电路WSC包括用于供给第一电源电压的第一电压供给电路WSC1和用于供给第二电源电压的第二电压供给电路WSC2。经由驱动器电源线DRSL将电压从电压供给电路WSC供给到字线驱动器WDR0至WDRn的驱动器电源节点SN30至SN3n。
第一电压供给电路WSC1包括第一电源节点SN1和连接在第一电源节点SN1与驱动器电源线DRSL之间的第一P沟道MOS晶体管TR1。第一P沟道MOS晶体管TR1根据预充电指令信号(第一控制信号)PREN被选择性地设为导通，并且当其导通时，将第一电源节点SN1的电压传递到驱动器电源线DRSL。
第二电压供给电路WSC2包括串联连接在第二电源节点SN2与参考节点GN之间的第二和第三P沟道MOS晶体管TR2和TR3。第二和第三P沟道MOS晶体管经由中间节点MN彼此连接。第二P沟道MOS晶体管TR2根据上升指令信号(第二控制信号)UPEN被选择性地设为导通，并且当其导通时，将第二电源节点SN2的电压传递到驱动器电源线DRSL。第三P沟道MOS晶体管TR3根据下降指令信号(第三控制信号)DWEN被选择性地设为导通，并且当其导通时，将驱动器电源线DRSL驱动至参考节点GN上的参考电压电平。
供给第一和第二电源节点SN1和SN2的电压VDD具有与供给存储单元MC的电源电压(H侧电源电压)相同的电平值。还可以使用另一种配置，其中从公共的外部电源EXT.VDD将电压VDD供给第一和第二电源节点SN1和SN2。通过将第一和第二电源节点SN1和SN2连接到同一电源节点，简化了用于生成字线选择电压的电源的配置。可选地，可以从不同的电源将不同幅度的电压供给第一和第二电源节点SN1和SN2。供给参考节点GN的电压具有例如接地电压电平的参考电压电平。
在图1和图3中，第一和第二电压供给电路WSC1和WSC2布置为电压供给电路WSC，但是它们也可以彼此分离地布置。
当用于控制构成电压供给电路WSC的第一P沟道MOS晶体管TR1、第二P沟道MOS晶体管TR2和第三P沟道MOS晶体管TR3的导通/非导通的第一控制信号PREN、第二控制信号UPEN和第三控制信号DWEN处于高电平时，相应的P沟道MOS晶体管TR1、TR2和TR3被设为非导通。当这些信号处于低电平时，相应的P沟道MOS晶体管TR1、TR2和TR3被设为导通。
在图3中，将第一电压供给电路WSC1公共地提供给所有的字线驱动器WDR。可以为每个字线驱动器WDR提供第一电压供给电路WSC1。
在图3中，P沟道MOS晶体管TR1至TR3用于电压供给电路WSC的配置。为了达到本发明的目的，P沟道MOS晶体管TR1至TR3可以用其它器件代替，只要该器件能够执行切换的功能即可。例如，可以用N沟道MOS晶体管代替P沟道MOS晶体管TR1至TR3。当第二P沟道MOS晶体管TR2总是通过其栅极接收低电平信号时，其可以用电阻器代替。
在该实施例中，构成电压供给电路WSC的所有MOS晶体管都是相同极性的P沟道MOS晶体管。通过使用相同极性的MOS晶体管，可以获得将MOS晶体管布置在同一阱区域中的好处。通过使用相同极性的MOS晶体管作为构成第二电压供给电路WSC2的MOS晶体管，还可以抑制阈值电压的变化(彼此靠近布置的MOS晶体管的阈值电压在相同方向上变化，使得可以相对地抵消阈值电压的变化的影响)。当不是必须考虑这些问题时，可以在不仅仅使用相同极性的MOS晶体管的情况下实现该实施例。
第一P沟道MOS晶体管TR1连接到第一电源节点SN1。当第一P沟道MOS晶体管TR1被设为导通时，驱动器电源电压LCVDD被上拉至供给第一电源节点SN1的电压VDD的电平。在第二电压供给电路WSC2中，当第二P沟道MOS晶体管TR2和第三P沟道MOS晶体管TR3都被设为导通时，驱动器电源线DRSL上的电压被设定为以晶体管的尺寸比率对电源节点SN2与参考节点GN之间的电压差进行分压获得的电压值。分压电压成为驱动器电源电压LCVDD的值。因此，从第二电压供给电路WSC2供给的电压具有等于或小于供给连接到第二P沟道MOS晶体管TR2的第二电源节点SN2的电压VDD的值。
图4是示意性地示出电压供给电路WSC的操作的示图。在图4中，用实线示出操作，并且用虚线示出信号和电压的电平。电压供给电路WSC的操作粗略地分为三个状态：备用状态、读取状态和介于备用状态与读取状态之间的字线上升状态。
首先，在备用状态下，所有的行选择信号WLEN0至WLENn(用WLENk表示)处于高电平，并且没有选择任何的字线驱动器WDR0至WDRn。所有的字线WL(用WLk表示)处于参考电压电平。在备用状态下，第一控制信号PREN被设为低电平，并且第一P沟道MOS晶体管TR1设为导通。此时，从第一电源电路WSC1供给的电压存储在字线驱动器的源极线(驱动器电源线)DRSL的寄生电容中(预充电状态)。作为结果，驱动器电源电压LCVDD变成供给第一电源节点SN1的电压VDD的电平，即与存储单元MC的电源电压电平相同的电平。
在备用状态时段中，第三控制信号DWEN保持在高电平，并且相应地，第三P沟道MOS晶体管TR3处于非导通状态。第二控制信号UPEN保持在低电平，并且第二P沟道MOS晶体管TR2处于导通状态并向驱动器电源线DRSL供给电流(电源节点SN1和SN2的电压都处于存储单元电源电压VDD电平上)。
在字线WL上升状态下，根据来自外界的读指令信号RE，将对应于地址被指定的行的行选择信号WLENk从高电平驱动至低电平。行选择信号WLENk是行选择信号WLEN0至WLENn中的任一个。根据读指令信号RE，将第一控制信号PREN从低电平驱动至高电平。相应地，第一P沟道MOS晶体管TR1进入非导通状态。此时，第三控制信号DWEN仍处于高电平。
通过相应的字线驱动器WDRk将选择字线WLk的电压设定为高电平。通过增加在备用状态下存储在字线驱动器的源极线(驱动器电源线)DRSL的寄生电容中的电压VDD的电平，字线WLk的上升变得急剧。此后，通过源极线(驱动器电源线)DRSL的电容和选择字线WLk的电容的电容分配，驱动器电源电压LCVDD的电平开始降低。此外，将第三控制信号DWEN从高电平驱动至低电平。通过该驱动，第三P沟道MOS晶体管TR3设为导通，并且驱动器电源线DRSL的电压LCVDD的电压电平变成通过晶体管TR2与TR3之间的分压比而设定的电压电平。
因此，在读取状态下，驱动器电源电压LCVDD稳定在低于存储单元MC的电源电压的电压(读取电压)上。此时作为驱动器电源电压LCVDD，供给以第二P沟道MOS晶体管TR2与第三P沟道MOS晶体管TR3之间的尺寸比率分压的电压。分压电压值处于低于电源电压VDD的电平的电平上，从而执行存储单元MC的稳定读取操作。在读取状态下，第一控制信号PREN保持在高电平。
在图4中所示的电压供给电路WSC的操作条件下，第二控制信号UPEN保持为低电平信号不变。可选地，在该实施例中，在备用状态和字线上升状态下，第二控制信号UPEN可以设为高电平，并且第二P沟道MOS晶体管TR2可以被设为非导通状态。
当SRAM(半导体存储器件)不进行操作时，为了减小泄漏电流的目的，第二P沟道MOS晶体管TR2可以设为非导通。在该实施例中，第二控制信号UPEN供给到第二P沟道MOS晶体管TR2的栅极。
在选择字线WLk上升之前，将第一控制信号PREN驱动至高电平，并且将行选择信号WLENk驱动至低电平。通过改变在控制信号PREN与WLENk之间切换的定时，还可以控制字线WLk上升的急剧度。
通过执行下述控制，即首先将行选择信号WLENk切换至低电平，并且此后一小段时间将第一控制信号PREN切换至高电平，可以使字线WLk的上升更急剧。
另一方面，通过执行下述控制，即首先将第一控制信号PREN切换至高电平，并且此后一小段时间将行选择信号WLENk切换至低电平，可以使字线WLk上升的急剧度稍微平缓一些。
如图4所示，在字线WL上升时，将驱动器电源电压LCVDD设为与存储单元MC的电源电压电平相同的电平(VDD)。在此之后，将驱动器电源电压LCVDD设为低于存储单元MC的电源电压电平的电平。作为结果，可以在字线WL上升时实现字线WL上升的较高速度，并且在字线WLk上升后实现存储单元MC的稳定读取操作。
图5示出了用于生成构成电压供给电路WSC的P沟道MOS晶体管TR1至TR3的栅极控制信号的栅极信号控制电路GCC的例子。栅极信号控制电路GCC布置在图1所示的主控制电路CC中。尽管电压供给电路WSC被示出为与主控制电路CC分离，但是其也可以如上所述地布置在主控制电路CC中。
在图5中，栅极信号控制电路GCC包括由接收读指令信号的两个级联连接的反相器构成的反相器缓冲电路IV3，以及用于对反相器缓冲电路IV3的输出信号进行反相的反相器电路IV4。反相器电路IV4由单个反相器构成。第一控制信号PREN由反相器缓冲电路IV3生成，并且第三控制信号DWEN由反相器电路IV4生成。
供给到第二P沟道MOS晶体管TR2的栅极的第二控制信号UPEN保持于低电平不变，从而其在图5中用简化的等效配置来示出。也就是说，第二控制信号UPEN保持在参考节点GN上的电压电平上。
图6是示出读指令信号RE和控制信号的信号波形的示图。第一控制信号PREN通过反相器缓冲电路IV3对读指令信号RE总共进行两次反相而生成。由于第一控制信号PREN经由反相器缓冲电路IV3生成，因此其相对于读指令信号RE而延迟。
第三控制信号DWEN通过反相器缓冲电路IV3和反相器电路IV4对读指令信号RE进行三次反相而生成。因此，第三控制信号DWEN比第一控制信号PREN延迟更多，原因是读指令信号RE经过了反相器缓冲电路IV3和反相器电路IV4。
作为结果，可以生成如图6所示的实现操作的各种控制信号。通过增加栅极信号控制电路GCC中的电路中的反相器数量，可以改变延迟时间，以便可以改变在第一P沟道MOS晶体管TR1和第三P沟道MOS晶体管TR3的导通和非导通状态之间进行切换的定时。
在该实施例中，在开始将字线WLk驱动至非选择状态之前，驱动器电源电压LCVDD大幅下降到驱动电平(预充电电平)之下。用以将下降的电压预充电至驱动电平的第一P沟道MOS晶体管TR1需要具有较高的驱动能力。在静态存储器中，诸如行解码器之类的电路静态地操作。在没有一次性将所有字线驱动至非选择状态的预充电周期的情况下，字线可以被持续地驱动至选择状态。因此，为了将非选择字线驱动至选择状态，必须高速地将驱动器电源线DRSL的驱动器电源电压LCVDD重置为预充电电压电平。
因此，必须增大第一P沟道MOS晶体管TR1的栅电极宽度(沟道宽度)，并且第一P沟道MOS晶体管TR1的面积扩大。尽管第一P沟道MOS晶体管TR1的栅电极宽度(沟道宽度)依赖于待预充电的电容(驱动器电源线DRSL中的寄生电容)，但是该宽度变为第二P沟道MOS晶体管TR2和第三P沟道MOS晶体管TR3的栅电极宽度的几倍至大约十倍。
图7示出了图3的电压供给电路WSC的改型。在图7的电压供给电路WSC中，代替图3中的第三P沟道MOS晶体管TR3，设置了多个第三P沟道MOS晶体管TR31至TR3n。第三P沟道MOS晶体管TR31至TR3n的一端(第一导电节点)分别连接到参考节点GN1至GNn，并且另一端(第二导电节点)连接到驱动器电源线DRSL。导通/非导通状态由从主控制电路CC输出的第三控制信号DWEN1至DWENn设定。供给到参考节点GN1至GNn的电压处于参考电压电平。
在图7的配置中，例如，通过将第三P沟道MOS晶体管TR31至TR3n的栅电极宽度(沟道宽度)设计为相同大小(相同的沟道长度)并控制同时导通的MOS晶体管的数量，可以调整从第二电压供给电路WSC2供给的驱动器电源电压LCVDD的电平。
在图7的配置中，可以将第三P沟道MOS晶体管TR31至TR3n的栅电极宽度(沟道宽度)设计为不同大小(沟道长度相同)，由此改变第三P沟道MOS晶体管TR31至TR3n的驱动能力。根据驱动器电源电压LCVDD所需的电压值，从第三P沟道MOS晶体管TR31至TR3n中选择具有最佳驱动能力的MOS晶体管。通过使选择的MOS晶体管导通，可以生成具有所需电平和驱动能力的电压。
对于第三P沟道MOS晶体管TR31至TR3n的选择性导通，例如，通过熔丝编程来设定晶体管TR31至TR3n的栅极连接路径。将设为非导通状态的晶体管的栅极连接到电源节点，并且将设为导通状态的晶体管的栅极连接到用于发送第三控制信号DWEN的控制信号线。
例如，在使驱动器电源电压LCVDD的电平大幅下降到从电源节点SN2供给的电压VDD之下的情况下，从第三P沟道MOS晶体管TR31至TR3n中选择具有较高驱动能力的晶体管并使其导通。等效地，可以减小放电路径中的第三P沟道MOS晶体管的组合电阻，并且可以降低驱动器电源电压LCVDD的电平。此外，提高电流驱动能力，并且高速地将下降的电压重置为预充电电压电平。利用这种配置，可以调整从第二电压供给电路WSC2供给的驱动器电源电压LCVDD。
除了图7的配置以外，利用使用多个P沟道MOS晶体管代替连接到第二电源节点SN2的第二P沟道MOS晶体管TR2的配置也可以获得类似的效果。
图8是示出电压供给电路WSC的另一种配置的示图。在图8所示的配置中，在图7的电压供给电路WSC中没有设置第一P沟道MOS晶体管TR1。通过第二P沟道MOS晶体管TR2执行第一P沟道MOS晶体管TR1的预充电功能。
为了给图8中的第二P沟道MOS晶体管TR2增加预充电功能，图8中的第二P沟道MOS晶体管TR2需要具有类似于图7中的第一P沟道MOS晶体管TR1的较高驱动能力，并且具有高于图7的配置中的第二P沟道MOS晶体管TR2的驱动能力。
此外，图8中的第三P沟道MOS晶体管TR31至TR3n也需要具有与图7中的第一P沟道MOS晶体管TR1的驱动能力大致相同的驱动能力(处于导通状态的晶体管的总电流驱动能力)，以便使用于由第二P沟道MOS晶体管TR2预充电的电压迅速地下降。
将图7和图8中的电压供给电路WSC进行比较。构成图7中的电压供给电路WSC的MOS晶体管的数量大于构成图8中所示电压供给电路的MOS晶体管的数量。
然而，构成图8中所示电压供给电路的每个P沟道MOS晶体管需要与图7中的第一P沟道MOS晶体管TR1同样级别的驱动能力，并且栅电极宽度(沟道宽度)必须增大。因此，构成图8中所示电压供给电路的每个P沟道MOS晶体管的栅电极宽度(沟道宽度)必须是构成图7中所示的电压供给电路的第二P沟道MOS晶体管TR2和第三P沟道MOS晶体管TR31至TR3n的栅电极宽度的几倍至大约十倍。
当对图7和图8的电压供给电路WSC的整体面积进行比较时，图7的电压供给电路WSC的面积可以较小。图7和图8的电压供给电路WSC的面积差随着第三P沟道MOS晶体管TR31至TR3n的数量的增大而增大。也就是说，通过如图7所示地布置专用于预充电的第一P沟道MOS晶体管TR1，可以大幅减小电压供给电路WSC的整体面积。
图9是示出存储单元MC的静态噪声容限SNM的示图。图9中所示的转移特性是存储单元MC中包括的两个CMOS反相器IN1和IN2的输入/输出转移特性。在图9中，虚线示出的曲线表示当选择字线WL的电压处于电源电压VDD电平的情况下存储节点ND1和ND2的转移特性。静态噪声容限SNM用虚线所示曲线之间的虚线的内切圆的直径(或正方形的对角线)表示。
在图9中，当存储单元MC的负载晶体管PQ1和PQ2的阈值电压的绝对值增大时，存储单元MC的反相器的输入逻辑阈值向较低方向移动。在这种状态下，负载晶体管PQ1和PQ2的电流驱动能力降低，一个反相器的输出节点通过存取晶体管NQ3和NQ4的电流驱动能力更强力地放电，并且剩余数据被破坏的可能性增大。因此，数据保持力降级，并且虚线示出的传输曲线的内切圆的直径即静态噪声容限SNM降低。
在这种状态下，除了上升时段以外，低于存储单元MC的电源电压电平(VDD)的驱动器电源电压LCVDD被设为选择字线WL的电压电平。
在这种情况下，存取晶体管NQ3和NQ4的电导率降低，抑制了存储单元MC的存储节点的低电平电压上升，并且实线示出的转移特性曲线在左边较低区域比虚线示出的转移特性扩展得多。
由于字线驱动器WDR被驱动至存储单元MC的电源电压电平，因此当字线WL上升时字线驱动器WDR的驱动能力较高。存在这样的效果：字线电压比在将选择字线WL的电压电平设为低于存储单元MC的电源电压的驱动器电源电压LCVDD的情况下上升得更急剧。
第二实施例
图10是示意性地示出作为本发明的第二实施例的电压供给电路WSC及其外围的示图。就在字线驱动器的源极线DRSL(驱动器电源线)中布置了MOS电容器MCAP这一点而言，图10中所示的电压供给电路WSC的配置不同于图3中所示的电压供给电路WSC的配置。图10中所示电路的其它配置与图3中的配置相同。相同的参考标号表示相应的部分，并且不再重复对它们进行详细描述。
在第一实施例中，使用了字线驱动器的源极线DRSL(驱动器电源线)的布线电容。通过使用在布线电容中累计的电压，提高字线WL上升的速度。也就是说，当字线驱动器的源极线DRSL(驱动器电源线)的布线电容很大时，可以提高字线WL上升的速度。通过如图10所示在字线驱动器的源极线DRSL中布置MOS电容器MCAP，可以稳定地确保电容，并且可以实现字线WL的高速上升。
除了如图10所示通过增加MOS电容器MCAP确保电容的方法，为了获得类似的效果，还存在一种增大字线驱动器源极线DRSL的布线宽度的方法。作为例子，将字线驱动器源极线(驱动器电源线)DRSL的布线宽度设定为字线驱动器WDR中标准布置的布线宽度的两倍。
在增大字线驱动器源极线DRSL的布线宽度的情况下，电阻值减小，从而将从电压供给电路WSC供给的近端的电势没有减小地供给到远端。还具有抑制字线驱动器WDR的两端之间出现电平差的效果。还可以通过使用在不同布线层中布置两条导线来使布线宽度加倍。
第三实施例
图11是示出根据本发明的第三实施例的电压供给电路WSC及其外围的示图。就除了字线驱动器源极线DRSL(驱动器电源线)的正常布线之外布线WI在字线WL方向上延伸这一点而言，图11所示的电压供给电路WSC的配置不同于图3所示的电压供给电路WSC的配置。布线WI的寄生电容用作保持驱动器电源线DRSL的预充电电压的电容。
图11中所示的电路的其它配置与图3的配置相同。相同的参考标号表示相应的部分，并且不再重复对它们进行详细描述。
图12示出了系统LSI(大规模集成)的半导体芯片CH的配置的例子。在图12中，在半导体芯片CH上，集成了诸如逻辑单元LO、模拟单元AN、第一静态存储器SR1和第二静态存储器SR2的多个功能。
由于根据系统LSI的用途需要集成的功能各不相同，作为最终产品的芯片也变得彼此不同。集成在这些系统LSI上的SRAM的形状和布局并非无条件地相同，而是常常被制造得在芯片间彼此不同。因此，在SRAM与诸如图12中所示的逻辑单元LO和模拟单元AN的其它功能组装在一起的情况下，组合了多种字线WL和多种位线BL。该配置例如是第一静态存储器SR1和第二静态存储器SR2的配置。一般而言，采用如下方法，其中自动地生成所需数量的字线WL和所需数量的位线BL的组合的配置，并且安装多个配置的静态半导体存储器SRAM。
图13示出了一个SRAM的配置，其中字线WL的数量和位线BL的数量可以改变。图13的静态存储器SR包括字线驱动器电路块WDCB、存储单元阵列块MCAB、控制电路块CCB和输入/输出块IOB。
根据使用预定数量字线WL和预定数量位线BL的配置，在不改变控制电路块CCB的情况下，通过不仅改变存储单元阵列块MCAB而且改变字线驱动器电路块WDCB，来生成与逻辑单元LO和模拟单元AN组装在同一芯片上的SRAM。通过组合各自具有单位数量字线和位线的块(基本单元)，生成具有所需数量字线和位线的存储单元阵列块。
图14示出了一个SRAM的配置，相较于图13的配置而言，其中字线方向(字线延伸方向)比位线方向(位线延伸方向)长得多。电压供给电路WSC通常布置在控制电路块CCB中。因此，在如图14所示的字线方向比位线方向长得多的配置中，字线驱动器WDR的源极线(驱动器电源线)DRSL的长度较短，并且不能获得足够的寄生电容。此外，存在字线WL的电容增大的可能性，当字线WL激活时，由于电容分为字线驱动器WDR的源极线(驱动器电源线)DRSL的布线电容和字线WL的电容，驱动器电源电压LCVDD电平临时极大地下降，并且字线WL的上升定时变得非常缓慢。
也就是说，发生了下述问题，即字线WL的上升速度根据字线WL的数量和位线BL的数量的组合而改变。一般而言，由于相同的电路用作主控制电路CC，因此存在根据字线WL的数量和位线BL的数量的组合发生定时失配的可能性。
如图11所示，除了字线驱动器源极线DRSL的正常布线之外，在字线WL方向上设置了布线WI。同样，在行方向变得比列方向长得多的情况下，产生了下述效果，即字线驱动器源极线DRSL中的寄生电容变得足够大，稳定地执行字线WL上升时的电容分配，并且字线WL的上升速度不会变得极端地低。
在本发明中，通过使用布线WI的电容，字线WL高速上升。字线WL的上升速度依赖于布线的电容。因此，在本发明中，提供了用于通过例如有意地加宽源极线(驱动器电源线)DRSL而增大布线电容的电容性方式。该电容性方式指的是在第二实施例和第三实施例中描述的方式。
通过将本发明应用于静态半导体存储器件，本发明可以实现能够稳定读取数据的存储器件。特别地，在如SOC(片上系统)一样将该存储器件与诸如另一处理器的逻辑单元安装在同一半导体芯片上的情况下，可以提供具有较小芯片面积并可稳定地操作的存储系统。

Claims (8)

1.一种半导体存储器件，包括：
存储单元阵列，其中以矩阵形式布置有多个静态存储单元；
多条字线，其对应于所述存储单元行而设置并连接到对应行中的存储单元；
多个字线驱动器，其对应于所述字线而设置并将对应字线驱动至选择状态；
电压供给电路，用于根据读指令信号选择性地向每个所述字线驱动器的第一电源节点供给第一电压和第二电压，所述第二电压的电平不同于所述第一电压的电平；以及
第一布线，连接所述电压供给电路和各个字线驱动器的第一电源节点，并且布置在所述存储器单元阵列的列延伸方向上；
其中所述电压供给电路包括用于供给所述第一电压的第一电压供给电路和用于供给所述第二电压的第二电压供给电路，
其中所述第一电压供给电路包括：
第二电源节点；以及
第一晶体管，其具有：连接到所述第二电源节点的第一导通节点；连接到所述字线驱动器的第一电源节点的第二导通节点；以及接收响应于读指令的从激活状态去活的第一控制信号的第一栅极节点；
其中所述第二电压供给电路包括：
第三电源节点；
第四电源节点；
中间节点，连接到所述第一电源节点；
第二晶体管，其具有：第二导通节点，连接到所述第三电源节点；第四导通节点，连接到所述中间节点；以及第二栅极节点，接收第二控制信号；以及
第三晶体管，其具有：第五导通节点，连接到所述第四电源节点；第六导通节点，连接到所述中间节点；以及第三栅极节点，接收在所述第一控制信号的去活之后激活的第三控制信号。
2.根据权利要求1所述的半导体存储器件，其中所述第二电压小于所述第一电压。
3.根据权利要求1所述的半导体存储器件，其中所述第二和第三电源节点连接到共同的第五电源节点。
4.根据权利要求1所述的半导体存储器件，其中所述第一晶体管的沟道宽度大于所述第二晶体管的沟道宽度。
5.根据权利要求1所述的半导体存储器件，其中所述第三晶体管具有平行布置的多个晶体管元件，并且根据基于所述第三控制信号生成的控制信号设定每个所述晶体管元件的栅极电压。
6.根据权利要求1所述的半导体存储器件，还包括一端连接到所述第一布线并布置在行延伸方向上的第二布线。
7.根据权利要求1所述的半导体存储器件，其中所述第二晶体管在读取模式下总是被设为导通。
8.根据权利要求1所述的半导体存储器件，还包括：驱动器电源线，其使得所述电压供给电路的输出与所述字线驱动器的所述第一电源节点彼此连接，并传递从所述电压供给电路输出的电压；以及电容性元件，其第一电极连接到所述驱动器电源线。
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