CN103165178A - 精细粒度电源门控 - Google Patents

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Abstract

描述一种用于提供存储器阵列的精细粒度电源门控的方法。在一个实施例中，电源线沿与访问配置于阵列的行和列中的单元的字线平行的存储器的水平维度被设置，其中，供给线中的每一个被存储器中的相邻的单元共享。激活由字线中的一个选择的行的电源线被供给全功率电压值，并且，激活与选择的行相邻的行的电源线被供给半功率电压值，而存储器阵列中的剩余的行的电源线被供给电源门控的电压值。

Description

精细粒度电源门控
技术领域
本发明一般涉及集成电路存储器件，并且尤其是，涉及提供存储器件的精细粒度电源门控(power gating)。
背景技术
电源门控集成电路存储器件一般涉及减少在操作期间存储器件做好的泄漏功率。静态随机存取存储器（SRAM）是使用电源门控以减少泄漏功率的集成电路存储器件的一个例子。典型的SRAM器件包含各单个SRAM单元的阵列，每一个单个SRAM单元能够存储代表逻辑数据位（例如，“0”或“1”）的二进制电压值。电源门控SRAM器件一般必须暂时关断阵列中的没有使用的单元的块以减少集成电路的总泄漏功率。在存储器阵列中的SRAM单元的块的该暂时关断中，这些块通过接收足以保持数据的低电压供给而在低功率模式或电源门控模式下操作。当SRAM单元的块需要进行操作时，它们被激活以通过接收全电压供给而在全功率模式或活动模式下操作。这两种模式（即，活动模式和电源门控模式）在适当的时间并以适当的方式被切换，以在使对于性能的影响最小化的同时使功率性能最大化。以这种方式电源门控SRAM器件中的单元的块有利于通过对于在活动模式下不需要的选择性的块进行暂时切断电力而使泄漏功率最小化的目标。
发明内容
在一个实施例中，存在一种器件，所述器件包括存储器阵列，所述存储器阵列包含：沿行和列布置的多个单元，每一个都与存储器阵列的列连接的多个真实位线(true bit line)和多个互补位线(complementbit line)，每一个互补位线都与多个真实位线中的一个真实位线形成差动对并且与其处于相同的列中。所述器件还包括每一个都与存储器阵列的行连接的多个字线，和沿与多个字线平行的存储器阵列的水平维度设置的多个电源线。所述多个电源线中的每一个由存储器阵列中的相邻单元共享，其中，激活由多个字线中的一个字线选择的行的电源线处于全功率电压值，而激活与所选行相邻的行的电源线处于半功率电压条件。存储器阵列中的其它的行和列中的单元处于电源门控电压值。
在第二实施例中，存在一种电路，所述电路包括存储器阵列，所述存储器阵列包含沿行和列布置的多个单元、每一个都与存储器阵列的列连接的多个真实位线和多个互补位线，每一个互补位线都与多个真实位线中的一个真实位线形成差动对并且与其处于相同的列中。所述存储器阵列还包括每一个都与存储器阵列的行连接的多个字线，和沿与多个字线平行的存储器阵列的水平维度设置的多个电源线。所述多个电源线中的每一个由存储器阵列中的相邻单元共享。所述电路还包括控制给设置在存储器阵列中的多个电源线提供的电力供给的精细粒度电源门控器件。所述精细粒度电源门控器件向电源线供给全功率电压值以激活由多个字线中的一个字线选择的行，向电源线供给半功率电压以激活与所选行相邻的行，并且向与存储器阵列中的其它行相关的电源线供给电源门控电压值。
附图说明
图1示出根据本发明的一个实施例的存储器阵列的示意图，在存储器阵列中沿水平维度设置与阵列的各组块(bank)中的单元相关的电源线，而接地电力线沿着垂直维度设置；
图2示出根据本发明实施例的存储器阵列的示意图，在存储器阵列中以图1所示的方式配置的阵列的组块中的相邻单元并对其进行电源门控；
图3示出图示通过使用根据本发明的各种实施例中的一个描述的电源门控方法获得的存储器阵列的组块中的泄漏功率节省的示意图；
图4示出图示根据本发明的一个实施例的电源门控存储器阵列的单个行解码方案的示意图；
图5示出根据本发明的一个实施例的在图4所示的电源线的远端设置远端电源驱动器的电源线缓冲方案；
图6示出图示根据本发明的一个实施例的用于电源门控存储器阵列中的一对行的解码方案的示意图；和
图7是根据本发明的一个实施例的图6所示的电源线驱动器的电路级别图。
具体实施方式
如上所述，电源门控诸如例如静态随机存取存储器（SRAM）的集成电路存储器件一般必须暂时关断阵列中的没有使用的单元块以减少集成电路的总泄漏功率。在存储器的组块级别上出现SRAM的典型的电源门控。例如，对于由每一个都具有存储总共64Kb的128行×512位/行的小组块的阵列构成的512千字节（Kb）SRAM器件，在八个组块上分割电源门控，使得一个组块接收全功率值，而其它组块接收低功率电压值或电源门控电压值。在这种电源门控操作中，解码地址激活这八个组块中的任一个以便通过组块地址读取或写入数据。在激活所选组块的字线之前，用于该组块的电源被充电，使得它处于其全电势（例如，1.0伏特），这将所选组块置于活动模式中。用于剩余的其它七个未被选择的组块的电源线保持处于电源门控电压（例如，0.7伏特），这将这些组块置于足以保持数据的电源门控模式。当激活其它组块中的一个的另一解码地址到达时，给予先前选择的组块的电源的电压降低到例如0.7伏特，从而将该组块置于电源门控模式，同时给予新选择的组块的电源增加到例如1.0伏特，从而将该组块置于活动模式。以这种方式电源门控SRAM器件可提供高达25%的泄漏功率节省。
尽管有25%的泄漏功率节省，但是，存在与该电源门控方法相关的一些技术挑战。例如，每当选择新的组块以供激活的解码地址到达时，存在与通过使其电源线将电压从0.7伏特增加到1.0伏特来唤醒该组块相关的一些交流（AC）功率损失。尽管有25%的泄漏功率节省，与唤醒组块并将其从电源门控模式充电到活动模式相关的AC电力不是可忽略的。另外，使新选择的组块充电所需要的时间不是微不足道的；使由其电源线提供的电压供给从0.7伏特爬坡到1.0伏特花费时间。特别地，所选组块通过需要将组块从0.7伏特充电到1.0伏特的晶体管而被充电，并且，不会瞬时产生将组块充电所需要的电流。从存储器件外部的电力器件传送电流以跨晶体管将所选的组块充电花费时间。并且，解耦合电容器常常与存储器件一起使用以构建电荷储存器，该电荷储存器在无论什么时候选择新组块以供激活的新解码地址到达时，都可用于将SRAM单元的组块充电。不希望使用解耦合电容器以提供组块的更快唤醒，原因是这导致加入这些存储器件的任何这种集成电路的区域处罚。
本发明的各种实施例阐述用于电源门控的精细粒度方法，该精细粒度方法避免上述的技术挑战，并且提供高达55%的泄漏功率节省，这转换成上述电源门控方法不可获得的泄漏功率的附加节省。通过沿组块的存储器阵列的水平维度在组块中设置与位单元（单元）中的每一个相关的电源线，使得这些电源线与用于选择单元的字线平行，本发明的各种实施例能够避免上述的技术挑战并提供高达55%的泄漏功率节省。另外，沿与真实位线和互补位线平行的存储器阵列的垂直维度设置与单元中的每一个相关的接地线，其中真实位线和互补位线每一个都与阵列的列连接。通过沿与字线平行的存储器阵列组块的水平维度设置在本领域中称为VCS线的电源线，这些电源线中的每一个变得被存储器中的相邻单元共享。作为结果，激活由字线中的一个选择的行的电源线处于全功率电压值上，并且激活与所选行相邻的行的电源线处于半功率电压值上，而存储器阵列中的其它的行和列中的单元处于电源门控电压值上。
在本发明的各种实施例对其进行了改善的电源门控方法中，沿垂直维度设置与存储器阵列中的单元中的每一个相关的VCS电源线，而沿与字线平行的存储器阵列的水平维度设置在本领域中称为VSS接地电力线的单元的接地电力线。另外，VSS接地电力线被存储器阵列中的相邻单元共享。在该配置中，每当选择字线时，与字线连接的存储器阵列的组块中的单元（例如，512个单元）的整个行被激活。作为被激活的结果，与行中的单元相关的VCS电源线中的每一个向存储器阵列的组块中的单元提供全功率电压值。如果VCS电源线不向单元提供全功率电压值，那么单元会变得不稳定并且不能被读取。由于与单元相关的VCS电源线在存储器阵列的整个组块上被垂直设置，因此，该组块的其它行中的所有的其它单元将接收全功率电压值。因此，尽管字线选择一个行，存储器阵列的该整个组块或子阵列将被完全加电（注意，存储器阵列中的其它组块会被电源门控）。如上所述，这种方式的电源门控可提供高达25%的泄漏功率节省。
通过沿水平维度设置与单元相关的VCS电源线并沿垂直维度设置VSS接地电力线，本发明的各种实施例能够提供精细粒度电源门控方法，该方法仅向存储器阵列的组块或子阵列内的所选行而不向整个组块中的所有行提供全功率。图1示出存储器阵列100的示意图，其中，沿水平维度设置与单元相关的VCS电源线并且VSS接地电力线沿着垂直维度设置。特别地，图1示出存储器阵列100的组块内的单元105。为了便于图示本发明的实施例，仅示出存储器阵列100的组块内的一个单元105。本领域技术人员可以理解，图1中的存储器阵列100的表示会在阵列的每一组块中具有沿行和列中的每一个布置更多的单元105。虽然跟随该附图和这里公开的其它附图的描述针对由SRAM单元形成的存储器阵列，但是，本领域技术人员可以理解，以下描述的实施例也适于其它静态存储器件。
每一个单元105，与典型的SRAM单元类似，包含存储单个数据位的一对平衡的交叉耦合逆变器。一对平衡的交叉耦合逆变器在图1中被示为上拉晶体管PU1和PU2和下拉晶体管PD1和PD2。单元105还包含选择性地连接由上拉晶体管PU1和PU2和下拉晶体管PD1和PD2形成的交叉耦合逆变器的互补输出与位线（即，位线真实（BLT）和位线互补（BLC））的相应的互补或差动对的一对通过栅极晶体管PG1和PG2。与通过栅极晶体管PG1和PG2的栅极连接的字线WL选择单元105到用于执行可包含读取或写入操作的操作的位线（BLT和BLC）的相应互补对。VCS电源线沿与字线WL平行的水平维度设置并且被设置在字线WL两侧。如图1所示，字线WL通过触点110与通过栅极晶体管PG1和PG2连接，而顶部VCS电源线通过触点110与上拉晶体管PU2连接且底部VCS电源线通过另一触点110与上拉晶体管PU1连接。图1还示出沿与一对位线BLT和BLC平行的垂直维度设置的VSS接地电力线。位线BLT和BLC还通过触点110与通过栅极晶体管PG1和PG2连接。注意，作为例子，图1所示的实施例中的VCS电源线和字线WL被设置在存储器阵列的金属层3（M3）中，而VSS接地电力线和一对位线BLT和BLC被设置在阵列的金属层2（M2）中。
本领域技术人员可以理解，单元105可包含图1没有示出的其它元件。例如，单元105可包含用于有利于读取操作的感测放大器和用于有利于写入操作的写入驱动器。
图2示出根据本发明的实施例的存储器阵列200的示意图，在存储器阵列200中以图1所示的方式配置阵列的组块中的相邻单元并对其进行电源门控。图2的右侧示出存储器阵列200的组块中的三个单元205。每一个单元205被示为具有由上拉晶体管PU1和PU2和下拉晶体管PD1和PD2形成的一对平衡的交叉耦合逆变器。每一个单元205还包含选择性地连接由上拉晶体管PU1和PU2和下拉晶体管PD1和PD2形成的交叉耦合逆变器的互补输出的一对通过栅极晶体管PG1和PG2。字线WL与每一个单元205的通过栅极晶体管PG1和PG2的栅极连接。如图2所示，字线WL0被用于选择阵列的该行中的底部单元205以供激活，字线WL1被用于选择阵列的该行中的中间单元205以供激活，并且字线WL2被用于选择阵列的该行中的顶部单元205以供激活。
用于每一个单元205的VCS电源线沿与字线平行的水平维度设置。如图2所示，VCS0电源线向底部单元205提供电力，VCS1电源线向中间单元205提供电力，VCS2电源线向顶部单元205提供电力，并且VCS3电源线向与顶部单元205相邻的另一单元（图2未示出）提供电力。图2示出用于给定单元205的电源线中的每一个被存储器中的相邻单元205共享。特别地，VCS0电源线被底部单元205和在底部单元下面且与其相邻的另一单元（图2未示出）共享，VCS1电源线被中间单元205和底部单元205共享，VCS2电源线被顶部单元205和中间单元205共享，并且VCS3电源线被顶部单元205和在顶部单元上面且与其相邻的另一单元（图2未示出）共享。
图2的右侧示出，如指向字线WL1的箭头的出现所示，存储器阵列200的组块中的中间单元205已被选择。电源线VCS1和VCS2如向指向它们的箭头的出现所示被激活，原因是这些线被用于向所选的中间单元205供给电力。作为结果，电源线VCS1和VCS2向与字线WL1对应的存储器的组块中的行提供全功率电压值。但是，字线WL0和WL2不被选择，原因是它们的电源线中的一个被用于激活由字线WL1选择的相邻单元的线共享，分别与字线WL0和WL2对应的单元将接收半功率电压条件。特别地，电源线VCS1和VCS0与字线WL0对应，并且电源线VCS3和VCS2与字线WL2对应。由于电源线VCS1和VCS2是活动的并提供全功率电压而电源线VCS0和VCS3不活动，因此，包含这些相邻单元的行将接收半功率电压条件。注意，在该方案中，包含顶部单元205之上的单元的行和包含底部单元305下面的单元的行会被电源门控以接收电源门控电压。
图2的左侧上的顶部和底部示出在图右侧所示的单元的电路级别上出现什么。特别地，图2的左侧上的顶部示出中间单元205在被选择时在电路级别上的操作。如图2的左侧上的顶部所示，当字线WL1被选择时，它接收等于电压VCS的全功率电压值。电源线VCS1和VCS2也被示为等于电压VCS，原因是它们与字线WL1相关。在操作中，WL1被应用于通过栅极晶体管PG1和PG2，以选择性地连接由与电源线VCS1和VCS2连接的上拉晶体管PU1和PU2和与接地电力线VSS连接的下拉晶体管PD1和PD2形成的交叉耦合的逆变器的互补输出。
图2的左侧上的底部示出在中间单元205被选择时在电路级别上的底部单元205的操作。在图2所示的方案中，字线WL0不被选择，但是，它接收半功率电压条件，原因是它与被选择的中间单元205相邻。由于字线WL0不被选择，因此，它从接地电力线供给电压VSS。如图2的左侧上的底部所示，电源线VCS1等于电压VCS，原因是它被供电以激活由字线WL1选择的相邻单元。电源线VCS0等于电压VCS减X，它等于电源门控电压（例如，0.7伏特），原因是它处于电源门控模式。虽然没有示出，但是，顶部单元205的电路示意图与在中间单元205被激活时的方案中对于底部单元示出的电路示意图类似。
图3示出图示通过使用图2所示的电源门控方法获得的存储器阵列的组块300中的泄漏功率节省的示意图。特别地，图3示出在组块中只有一个行305处于全功率，而组块中的所有其它的剩余行不处于全功率，而处于电源门控电压。注意，为了清楚起见，组块300中的仅有的被清楚地示出的行是行305，原因是它处于全功率。在该图中没有示出占据组块300中的剩余空间的其它行。在图3中，组块300被示为包含存储总共32Kb的128行×256位/行。本领域技术人员可以理解，对于包含存储总共64Kb的128行×512位/行的组块，图3所示的组块仅部分描绘为半组块。实际上，会存在从组块300的左侧延伸的组块的镜像。在任意情况下，对于图3所示的该例子，只有行305被突出显示为全功率。在其它的剩余行中，125个行会处于电源门控电压并且与行305相邻的两个行会处于半功率电压。
如上所述，如果与单元相关的VCS电源线如在本发明的各种实施例寻求改善的方法中那样在整个组块中被垂直设置，那么该组块的所有列会被突出显示为接收全功率电压。与以上描述的本发明的实施例寻求改善的电源门控方法相比，由本发明的各种实施例提供的与组块中的所有列相反仅向组块内的所选行提供全功率的精细粒度电源门控方法可提供高达30%的泄漏功率节省的改善。
图4示出图示根据本发明的一个实施例的用于电源门控存储器阵列400的单个行解码方案的示意图。为了清楚起见，存储器阵列400仅代表阵列中的组块的一部分。本领域技术人员可以理解，组块会具有比图4所示的单元多的单元，并且会存在比该图表示的组块多的组块。如图4所示，存储器阵列400包含位于组块的不同行中的五个单元405、410、415、420和425。由相应字线选择每一单元以供激活。特别地，字线WL0选择单元425以供激活，字线WL1选择单元420以供激活，字线WL2选择单元415以供激活，字线WL3选择单元410以供激活，字线WL4选择单元405以供激活。每一个单元包含用于向其相应行提供电力的VCS电源线。特别地，VCS0和VCS1电源线向单元425提供电力，VCS1和VCS2电源线向单元420提供电力，VCS2和VCS3电源线向单元415提供电力，VCS3和VCS4电源线向单元410提供电力，并且VCS4和VCS5电源线向单元405提供电力。
如图4所示，单元410已被字线WL3选择以供激活。因此，VCS3和VCS4电源线向单元410提供全功率电压值。由于单元405和415与单元410相邻，因此，这些单元将由于每一个都具有一个活动的电源线（即，VCS3和VCS4电源线）和一个不活动的电源线（即，VCS2和VCS5电源线）而接收半功率电压条件。在本例子中，用于单元420和425的电源线会向这些单元提供电源门控的电压，原因是它们的相应字线WL0和WAL1没有被选择。
在图4中，字线解码器（WL解码器）430通过字线驱动器（WL驱动器）435与字线（即，WL0、WL1、WL2、WL3、WL4和WL5）中的每一个连接。该字线解码器430代表用于选择特定字线以激活存储器阵列400中的行的逻辑。如图4所示，只有一个字线解码器430和字线驱动器435处于激活单元（即，单元410）的选择状态（由“1”代表）。其它的字线解码器430和字线驱动器435处于不活动状态（由“0”代表），并由此不选择任何其它单元（即，单元405、415、420和425）。
除了选择字线以外，字线解码器430包含通过电源线驱动器（VCS驱动器）440激活各电源线（即，VCS0、VCS1、VCS2、VCS3、VCS4和VCS5）的逻辑。如图4所示，每一个电源线驱动器440包含由场效应晶体管（FET）形成的头标器件。在一个实施例中，每一个头标器件(header device)可包含与VCS电源线中的一个耦合的P型场效应晶体管（PFET）头标（PH）和与PH的栅极耦合的一对N型场效应晶体管（NFET）头标（NS）。在该配置中，NS中的第一NFET与激活由电源线供电的行的字线解码器430耦合，并且NS中的第二NFET与相邻的字线解码器耦合。例如，考虑给与字线WL3相关的电源线（即，VCS3和VCS4电源线）供电的电源线驱动器440。为了选择字线WL3以供激活，PH的栅极将接地以激活该晶体管。PH的栅极可通过选择字线WL3的字线解码器430或相邻的字线解码器（例如，选择字线WL2以供激活的解码器）接地。因此，图4的配置提供有利于通过与用于给定行的该电源线相关的字线解码器430选择每一个VCS电源线以及通过与相邻的行相关的相邻的字线解码器进行选择的结构。作为结果，每当希望选择一行时，用于该行的字线解码器430应选择用于该行的PH和用于相邻的邻近单元的PH。
在本实施例中，字线解码器430、字线驱动器435和电源线驱动器440集体动作，以提供能够提供55%的泄漏功率节省的精细粒度电源门控器件。
如图3指出的那样，存储器的组块中的给定行的长度可相当长。作为结果，给定行的长度可在充电VCS电源线时产生传播延迟。由于线的电阻性质，因此，图4所示的位于VCS电源线的近端的电源线驱动器440可能不足以将处于它们的远端的线充电。VCS电源线的电阻性质可导致单元节点充电，其可在线的远端导致明显下降。因此，在图4描述的电源门控中出现的半功率单元会受该下降干扰。图5描述在帮助线的充电的VCS电源线的远端处设置远端电源驱动器（远端VCS驱动器）500的VCS电源线缓冲方案。如图5所示，每一个远端电源驱动器500在与线和电源线驱动器（近端VCS驱动器）440的耦合相对的端部与电源线耦合。在一个实施例中，如图5所示，每一个远端电源驱动器500包含镜像位于电源线的近端的PH晶体管的PH晶体管。为了清楚起见，图5仅示出与所选单元410和半功率单元415中的一个半功率单元相关的PH晶体管。本领域技术人员可以理解，图4所示的其它单元，虽然在图5中没有被示出，但是会具有与远端电源驱动器500类似的PH晶体管。
图6示出图示根据本发明的一个实施例的用于电源门控存储器阵列600中的一对行的解码方案的示意图。为了清楚起见，存储器阵列600仅代表阵列中的组块的一部分。本领域技术人员可以理解，组块会具有比图6所示的单元多的单元，并且会存在比该图表示的组块多的组块。如图6所示，存储器阵列600包含位于组块的不同行中的五个单元605、610、615、620和625。通过相应字线选择每一单元以供激活。特别地，字线WL0选择单元625以供激活，字线WL1选择单元620以供激活，字线WL2选择单元615以供激活，字线WL3选择单元610以供激活，字线WL4选择单元605以供激活。每一个单元包含用于给其相应行提供电力的VCS电源线。特别地，VCS0和VCS1电源线向单元625提供电力，VCS1和VCS2电源线向单元620提供电力，VCS2和VCS3电源线向单元615提供电力，VCS3和VCS4电源线向单元610提供电力，并且VCS4和VCS5电源线向单元605提供电力。
在图6中，字线对预解码器630与用于选择存储器阵列600的各行中的一对单元的一对字线连接。对于可被选择的每一对字线，字线对预解码器630还与和一对字线相关的电源线连接。在图6中，底部字线对预解码器630与单元625的字线WL0和单元620的字线WL1连接，中间字线对预解码器630与单元610的字线WL3和单元615的字线WL2连接，并且顶部字线对预解码器630与单元605的字线WL4和与单元605相邻的该图中未示出的另一单元的字线WL5连接。
字线对预解码器630还包含用于连接与它选择的每一对字线相关的VCS电源线的逻辑。在图6中，底部字线对预解码器630与VCS0、VCS1和VCS2电源线连接，中间字线对预解码器630与VCS2、VCS3和VCS4电源线连接，并且顶部字线对预解码器630与VCS4、VCS5电源线和在上面与在选择字线WL5时所选的单元605相邻的相关的另一VCS电源线连接。在该配置中，每一字线对预解码器630被配置为选择向由该预解码器选择的一对字线提供电力的电源线。另外，每一字线对预解码器630被配置为选择与和由相邻的预解码器选择的一对字线中的一个相邻的字线相关的电源线。特别地，底部字线对预解码器630与向由中间字线对预解码器630所选的单元615和单元620供电的VCS2电源线连接。中间字线对预解码器630与向由顶部字线对预解码器630所选的单元610和单元605供电的VCS4电源线连接。
每一字线对预解码器630通过一对字线驱动器（WL驱动器）635与一对字线连接以便进行选择和激活。如图6所示，只有一个字线对预解码器630（即，中间字线对预解码器）和字线驱动器635处于激活单元（即，单元615）的选择状态（由“1”代表）。其它的字线对预解码器630和字线驱动器635处于不活动状态（由“0”代表），并由此不选择任何其它的单元（即，单元605、610、620和625）。
除了包含用于选择字线的逻辑以外，字线对预解码器630包含通过电源线驱动器（VCS驱动器）640激活各种电源线（即，VCS0、VCS1、VCS2、VCS3、VCS4和VCS5）的逻辑。每一电源线驱动器640使得字线对预解码器630能够以上述的方式选择它们各自的VCS电源线。特别地，底部字线对预解码器630通过电源线驱动器640与VCS0、VCS1和VCS2电源线连接，中间字线对预解码器630通过电源线驱动器640与VCS2、VCS3和VCS4电源线连接，并且顶部字线对预解码器630通过电源线驱动器640和在上面与在选择字线WL5时所选的单元605相邻的相关的另一VCS电源线与VCS4、VCS5电源线连接。
在图6所示的实施例中，通过电源线驱动器640由中间字线对预解码器630由字线WL2选择单元615以供激活。因此，VCS2和VCS3电源线被选择以向单元615提供全功率电压值。由于每一字线对预解码器被配置为选择一对字线，因此，即使字线WL3没有被选择，中间字线对预解码器630也将选择与单元610相关的电源线（即，VCS3和VCS4电源线）。由于单元605和620与单元610和615相邻，因此，这些单元将由于每一个都具有一个活动的电源线（即，VCS2和VCS4电源线）和一个不活动的电源线（即，VCS1和VCS5电源线）而接收半功率电压。用于单元625和在上面与单元605相邻的单元的电源线会向这些单元提供电源门控电压，原因是它们各自的字线WL0和WL5没有被选择。
使用每一个字线对预解码器630以与一对字线和它们各自的VCS电源线连接使得本实施例能够具有比图4所示的实施例大的面积效率。特别地，与图4所示的电源线驱动器440相反，存在更少的与图6所示的电源线驱动器640相关的部件。如图6所示，每一个电源线驱动器640包含由FET形成的头标器件。在一个实施例中，每一个头标器件可包含与VCS电源线中的一个耦合的PFET头标（PH）和与PH的栅极耦合的至少一个NFET头标（NS）。在图6所示的一个实施例中，与偶号的VCS电源线（即，VCS0、VCS2、VCS4）相关的电源线驱动器640包含比与奇号的VCS电源线（即，VCS1、VCS3、VCS5）相关的电源线驱动器640多的NS晶体管。
如图6所示，与偶号的VCS电源线（即，VCS0、VCS2、VCS4）相关的电源线驱动器640包含两个NFET。NS中的第一NFET与用于激活由偶号的电源线供电的行的字线对预解码器630耦合，并且NS中的第二NFET与相邻的字线对预解码器耦合。例如，考虑向与字线WL2相关的VCS2电源线供电的电源线驱动器640。该电源线驱动器640中的NFET中的一个与该驱动器中的PH结合使用，以响应于从中间字线对预解码器630接收到指令而选择VCS2电源线以供激活。该电源线驱动器640中的另一NFET与该驱动器中的PH结合使用，以响应于从底部字线对预解码器630接收到指令而选择VCS2电源线以供激活。
与奇号的VCS电源线（即，VCS1、VCS3、VCS5）相关的电源线驱动器640包含一个NFET。该NFET与用于激活由该奇号的电源线供电的行的字线对预解码器630耦合。例如，考虑给与字线WL2和WL3相关的VCS3电源线供电的电源线驱动器640。该电源线驱动器640中的该NFET与该驱动器中的PH结合使用，以响应于从中间字线对预解码器630而不从其它解码器接收指令，选择VCS3电源线以供激活。因此，通过该配置，奇号和偶号的VCS电源线可由与该一对字线相关的相应字线对预解码器630选择，并且可进一步由相邻的字线对预解码器选择偶号的VCS电源线。
对于示出图6所示的示意性操作的例子，考虑向与字线WL2相关的电源线（VCS2和VCS3电源线）供电的电源线驱动器640。为了选择字线WL2以供激活，用于这些电源线驱动器的PH晶体管的栅极将接地以激活这些晶体管。用于偶号的VCS电源线（VCS2电源线）的PH晶体管的栅极可通过选择字线WL2的字线对预解码器630或相邻的字线对预解码器（即，选择字线WL1以供激活的底部字线对预解码器）被接地。另一方面，用于奇号的VCS电源线（VCS3电源线）的PH晶体管的栅极可通过选择字线WL2以供激活的字线对预解码器630（即，中间字线对预解码器）被接地。
可由中间字线对预解码器630及其相应的VCS电源线（VCS3和VCS4）选择的另一字线（即，字线WL3）会以类似的但是是通过顶部字线对预解码器630的方式被激活。特别地，为了选择字线WL3以供激活，用于这些电源线驱动器的PH晶体管的栅极将接地以激活这些晶体管。用于偶号的VCS电源线（VCS4电源线）的PH晶体管的栅极可通过选择字线WL3的中间字线对预解码器630或相邻的字线对预解码器（即，选择字线WL4以供激活的顶部字线对预解码器）被接地。另一方面，用于奇号的VCS电源线（VCS3电源线）的PH晶体管的栅极可通过选择字线WL2以供激活的字线对预解码器630（即，中间字线对预解码器）被接地。
本领域技术人员可以理解，对于偶号的VCS电源线使用两个NFET并对于奇号的VCS电源线使用一个NFET是为了解释如何可减少在电源线驱动器640中使用的晶体管的数量的例子，而不意味着限制。例如，用于奇号的VCS电源线的电源线驱动器640可能具有比与偶号的VCS电源线相关的电源线驱动器多的晶体管。此外，在用于偶号和奇号的VCS电源线的电源线驱动器640中的每一个中使用的晶体管的数量仅是例子，而不意味着限制。
另外，本领域技术人员可以理解，字线对预解码器630不限于被用于仅选择并激活图6所示的一对字线。相反，字线对预解码器630可被配置为选择和激活多于一对的字线。例如，字线对预解码器630可被用于选择激活4行、8行等的对。由字线对预解码器630选择和激活的行更多将导致在使用中具有更少晶体管（例如，更少的NFET与PFET头标连接）的电源线驱动器640。
在本实施例中，字线对预解码器630、字线驱动器635和电源线驱动器640集体动作，以提供能够提供55%的泄漏功率节省的精细粒度电源门控器件。
图7是根据本发明的一个实施例的电路级别上的图6所示的电源线驱动器640的更详细的示图。特别地，图7示出根据本发明的各种实施例的与电源线驱动器相关的头标（PH和PS）的电路示意图，其中电源线驱动器向图6所示的VC2和VC3电源线以及在字线WL2和WL3的选择中使用的其它FET供电。PFET T30是用于选择VC3电源线的PH，而PFET T0是用于选择VC2电源线的PH。NFET T20是用于选择PFET T30的NS，而NFET T10和T15是用于选择PFET T0的NS。为了便于解释，这些部件在图6的相关电源线驱动器640中在括号中标有标号。
在操作中，如果希望为了向VC3电源线提供电力而激活T30，那么栅极电压GVCS<3>需要对于每个字线解码信号WLDEC和非电源门控信号PGN（即，不启用电源门控的信号）都接地。这允许VCS_ROW<3>线爬坡到全功率电压（例如，1.0伏特）。在不希望激活VC3电源线的情况下，T20对于每个处于GND的WLDEC信号、处于VCS的PG和处于GND的PGN而被去激活。如果T20被去激活，那么T30的漏极与其栅极连接，从而在其间产生短路。将漏极短路到栅极将T30偏置到二极管连接配置。例如，如果VCS_ROW<3>线处于全功率电压（例如，1.0伏特）并且T20被激活，那么T30的栅极将处于GND。为了使得VCS_ROW<3>线下降到电源门控电压（例如，0.7伏特），T28被激活并且将在T30的漏极和栅极之间出现短路。注意，PFET T21、NFET T16和PFET T25也有利于用于启用或禁用电源门控的T30的激活和去激活。
除了电源门控行以外，图7的电路示意图还示出可如何由电源线驱动器640执行其它操作。例如，每一个电源线驱动器640可被用于启用深睡眠模式，该深睡眠模式为了获得最大的电源门控而完全关断头标器件（注意，在这种情况下，数据将被丢失）。特别地，可与PHT30和T0结合使用深睡眠信号DS（即，启用深睡眠模式的信号）或非深睡眠信号DSN（即，不启用深睡眠模式的信号）。如图7所示，深睡眠信号DS与T20和分别与T30和T0结合工作以进行电源门控的T10、T15耦合。如果不希望对于每个非深睡眠信号DSN都处于深睡眠模式，那么PFET T27和PFET T26被用于分别防止PH T30和T0进入深睡眠。
在操作中，如果希望在活动模式、电源门控模式或深睡眠模式中操作，那么将使用电源门控信号PG、非电源门控信号PGN、深睡眠信号DS和非深睡眠信号DSN的各种设定以获得希望的模式。例如，在一个实施例中，如果希望使电源线驱动器从活动模式驱动到电源门控模式，那么电源门控信号PG应处于VCS并且非电源门控信号PGN应接地（VSS），而深睡眠信号DS应接地（VSS）并且非深睡眠信号DSN应处于VCS。如果希望处于深睡眠模式，那么电源门控信号PG应接地（VSS），并且非电源门控信号PGN应处于（VCS），而深睡眠信号DS应处于VCS并且非深睡眠信号DSN应接地（VSS）。
在一些情况下，可能希望使得不能出现电源门控特征。例如，可能存在需要对存储器阵列执行的特殊测试，并因此不需要由这里描述的电源门控特征提供的泄漏功率节省。在这种情况下，电源门控信号PG随后应接地（VSS），非电源门控信号PGN应处于VCS，而深睡眠信号DS应接地（VSS）且非深睡眠信号DSN应处于VCS。
虽然结合本公开的优选实施例特别示出和描述了本公开，但是应当理解本领域技术人员可以想到变型和修改。因此，应当理解所附权利要求意欲覆盖落入本发明的真实精神内的所有这些修改和变化。

Claims (22)

1.一种器件，包括：
存储器阵列，所述存储器阵列包含沿行和列布置的多个单元、每一个都与存储器阵列的列连接的多个真实位线和多个互补位线，每一个互补位线都与多个真实位线中的一个真实位线形成差动对并且与其处于相同的列中，
每一个都与存储器阵列的行连接的多个字线，
沿与多个字线平行的存储器阵列的水平维度设置的多个电源线，所述多个电源线中的每一个由存储器阵列中的相邻单元共享，其中，激活由多个字线中的一个字线选择的行的电源线处于全功率电压值，而激活与所选行相邻的行的电源线处于半功率电压条件，而存储器阵列中的其它的行和列中的单元处于电源门控电压值。
2.根据权利要求1所述的器件，其中，存储器阵列包含沿与多个真实位线和多个互补位线平行的存储器阵列的垂直维度设置的多个接地线。
3.根据权利要求1所述的器件，还包括多个字线解码器，每一个字线解码器都与用于选择存储器阵列中的行的多个字线中的一个字线连接。
4.根据权利要求3所述的器件，还包括：
将多个字线解码器耦合到多个电源线的一端的多个近端电源线驱动器，其中，用于存储器阵列中的行的每一个近端电源线驱动器能够由字线解码器选择，所述字线解码器被配置为选择该行的字线解码器和相邻的字线解码器。
5.根据权利要求4所述的器件，其中，每一个近端电源线驱动器包含与多个电源线中的一个耦合的P型场效应晶体管（PFET）和与PFET的栅极耦合的一对N型场效应晶体管（NFET），其中，第一NFET与激活由电源线供电的行的字线解码器耦合，并且第二NFET与相邻的字线解码器耦合。
6.根据权利要求4所述的器件，还包括多个远端电源线驱动器，每一个远端电源线驱动器都在与多个近端电源线驱动器与多个电源线的耦合相对的端部与多个电源线中的一个耦合。
7.根据权利要求1所述的器件，还包括多个字线对预解码器，每一个字线对预解码器都与用于选择存储器阵列中的至少一对行的至少一对字线连接并且与和至少一对字线相关的电源线连接。
8.根据权利要求7所述的器件，其中，与和存储器阵列中的奇号行和偶号行对应的至少一对字线相关的电源线能够由与至少一对字线相关的相应字线对预解码器选择，并且偶号电源线能够进一步由相邻的字线对预解码器选择。
9.根据权利要求7所述的器件，还包括耦合多个字线对预解码器中的每一个与和至少一对字线相关的电源线的多个电源线驱动器，其中，每一个字线对预解码器被配置为选择向与至少一对字线相关的电源线提供电力并且向与和至少一对字线相邻的字线相关的电源线提供电力的电源线驱动器。
10.根据权利要求9所述的器件，其中，多个电源线驱动器中的每一个包含与多个电源线中的一个耦合的PFET和与PFET的栅极耦合的至少一个NFET，其中，电源线被选择为响应于PFET被激活而提供全功率电压值，并且未被选择的电源线响应于至少一个NFET被激活而提供半功率电压条件，其中，被激活的至少一个NFET使得PFET的栅极将PFET的漏极短路以将PFET偏置于二极管连接配置。
11.根据权利要求10所述的器件，其中，PFET被配置为响应于用于启用PFET的完全关断的深睡眠信号的发出而撤消提供给电源线的电力。
12.根据权利要求10所述的器件，其中，PFET和至少一个NFET被配置为响应于用于启用电源线的电源门控的电源门控信号的发出而向电源线提供电源门控电压值。
13.一种电路，包括：
存储器阵列，所述存储器阵列包含：沿行和列布置的多个单元，每一个都与存储器阵列的列连接的多个真实位线和多个互补位线，每一个互补位线都与多个真实位线中的一个真实位线形成差动对并且与其处于相同的列中，每一个都与存储器阵列的行连接的多个字线，沿与多个字线平行的存储器阵列的水平维度设置的多个电源线，所述多个电源线中的每一个由存储器阵列中的相邻单元共享，和
控制给设置在存储器阵列中的多个电源线提供的电力供给的精细粒度电源门控器件，其中，所述精细粒度电源门控器件向电源线供给全功率电压值以激活由多个字线中的一个字线选择的行，向电源线供给半功率电压以激活与所选行相邻的行，并且向与存储器阵列中的其它行相关的电源线供给电源门控电压值。
14.根据权利要求13所述的电路，还包括多个字线解码器，每一个字线解码器都与用于选择存储器阵列中的行的多个字线中的一个字线连接。
15.根据权利要求14所述的电路，其中，精细粒度电源门控器件包含耦合多个字线解码器与多个电源线的一端的多个电源线驱动器，其中，用于存储器阵列中的行的每一个电源线驱动器都能够由被配置为选择该行的字线解码器和相邻的字线解码器选择。
16.根据权利要求15所述的电路，其中，每一个电源线驱动器包含与多个电源线中的一个耦合的P型场效应晶体管（PFET）和与PFET的栅极耦合的一对N型场效应晶体管（NFET），其中，第一NFET与激活由电源线供电的行的字线解码器耦合，而第二NFET与相邻的字线解码器耦合。
17.根据权利要求13所述的电路，还包括多个字线对预解码器，每一个字线对预解码器都与用于选择存储器阵列中的至少一对行的至少一对字线连接并且与和至少一对字线相关的电源线连接。
18.根据权利要求17所述的电路，其中，精细粒度电源门控器件包含耦合多个字线对预解码器中的每一个与和至少一对字线相关的电源线的多个电源线驱动器，其中，每一个字线对预解码器被配置为选择向与至少一对字线相关的电源线提供电力并且向与和至少一对字线相邻的字线相关的电源线提供电力的电源线驱动器。
19.根据权利要求18所述的电路，其中，与和存储器阵列中的奇号行和偶号行对应的至少一对字线相关的电源线能够由与至少一对字线相关的相应字线对预解码器选择，并且偶号电源线能够进一步由相邻的字线对预解码器选择。
20.根据权利要求18所述的电路，其中，多个电源线驱动器中的每一个包含与多个电源线中的一个耦合的PFET和与PFET的栅极耦合的至少一个NFET，其中，电源线被选择为响应于PFET被激活而提供全功率电压值，并且未被选择的电源线响应于至少一个NFET被激活而提供半功率电压，其中，被激活的至少一个NFET使得PFET的栅极将PFET的漏极短路以将PFET偏置于二极管连接配置。
21.根据权利要求20所述的电路，其中，PFET被配置为响应于用于启用PFET的完全关断的深睡眠信号的发出而撤消被提供给电源线的电力。
22.根据权利要求20所述的电路，其中，PFET和至少一个NFET被配置为响应于用于启用电源线的电源门控的电源门控信号的发出而向电源线提供电源门控电压值。
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