CN101110263A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，特别是字线驱动电路，可以抑制由GIDL引起的待机电流。具有：导电型相互不同的第一及第二MOS晶体管(12、18)，其栅极共同地与输入信号(MWLB)连接，源极分别与第一、第二电源(RAI、VKK)连接；和与第一MOS晶体管相同导电型的第三MOS晶体管(16)，连接在第一及第二MOS晶体管的漏极之间，第二及第三MOS晶体管的漏极之间的连接点与字线(WL)连接，在MWLB为HIGH电位、第二晶体管(18)导通时，在第三MOS晶体管(16)的栅极上供给低于MWLB的HIGH电位的电位。在第三MOS晶体管(16)的栅极上，供给HIGH电位低于MWLB的HIGH电位的信号(SEC)、或供给固定的GND电位。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是涉及字线的驱动电路。
背景技术
近年来，移动电话终端的电池保持时间要求长时间化，搭载在移动电话终端等上的动态存储器(单元数据的保持需要刷新)也要求低耗电力化。另外，作为搭载在移动电话终端等上的动态存储器，存在DRAM(动态随机存取存储器)、模拟SRAM(静态随机存取存储器)，模拟SRAM由DRAM单元构成存储器芯，并且符合SRAM接口规格。
特别是，延长占据移动电话终端的使用状态的大部分的等待状态的电池保持时间，在此基础上降低动态存储器待机时的消耗电流(待机电流)，是很重要的。
另一方面，在动态存储器(DRAM或模拟SRAM)中，为了提高存储在存储单元上的HIGH电平的保持数据的读出容限，利用高于外部电源电压的升压电压对字线的选择(HIGH电平)进行控制。
此外，为了降低单元晶体管的亚阈值泄漏，将非选择时期的字线的电平(LOW电平)设定为低于接地电位的电平。
图8是表示现有的字线驱动电路的结构的一个典型例的图。参照图8，字线驱动电路10″包括源极与RAI线(子字解码线)连接的PMOSFET 12、和源极与电源VKK连接的NMOSFET 18，PMOSFET 12和NMOSFET 18的栅极共同连接，并与主字信号MWLB连接，PMOSFET 12和NMOSFET 18的漏极共同连接，并与字线WL(也称为“子字线”)连接，进而，具有NMOSFET 20，其源极与VKK连接，漏极与字线WL连接，栅极与RAIB(RAI的互补信号)连接。另外，MWLB是主字线MWL(未图示)的互补信号(用反相器将MWL反转的反转信号)，该主字线MWL与由字线驱动电路(子字驱动器)分别驱动的多个子阵列共同地设置，上述MWLB在主字线MWL的选择时期设定为LOW电平，在主字线MWL的非选择时期设定为HIGH电平(升压电压)。与各子阵列对应设置的字线驱动电路(子字驱动电路)的驱动电源，在选择时期从设定为HIGH电平的RAI信号(子字解码信号)供给。RAI信号，从未图示的RAI驱动电路供给。另外，在图8中，PMOSFET 12的背栅极与升压电压VPP连接。
在图8中，在字线WL的选择时期(字线选择期间)，MWLB设为LOW电平，RAI设为HIGH电平，RAIB设为LOW电平，PMOSFET12导通，NMOSFET 18截止，将字线WL充电驱动为RAI电位(升压电位)。另外，此时，RAIB为LOW电平，因此NMOSFET 20也是截止状态。
在字线WL的非选择时期，RAI设为LOW电平，RAIB设为HIGH电平。此时，NMOSFET 20导通，在选择时期充电为RAI电位的字线WL放电为VKK电位。另外，在RAI信号设为LOW电平、字线WL的非选择时期，在MWLB为HIGH电平时，NMOSFET 18也导通，与NMOSFET 20一起对字线WL进行放电，但在MWLB为LOW电平时(与同一主字线连接的其他子阵列的字线驱动电路激活时等)，由NMOSFET 20进行放电。
在现有的字线驱动电路10″中，在字线的非选择时期，由于PMOSFET 12的栅极与漏极间的电压差变大，因此产生GIDL(GateInduced Drain Leakage)。在后述图9的例子中，在字线非选择时期，MWLB＝3.5V(PMOSFET 12的栅极电压)，WL＝-0.5V(PMOSFET 12的漏极电压)，PMOSFET 12的栅极与漏极间的电压差变成4.0V。由于GIDL根据栅极-漏极间的电压差、极栅极-源极间的电压差流向晶体管的漏极-基板间、及源极-基板间(图8的(1)及(2)′)，因此上述电压差越大，GIDL越大。
在动态存储器的待机时，除了每隔数十us进行刷新之外，字线处于非选择状态，基本恒定地产生GIDL。
作为一例，在如图9所示设定电压时，若存储单元的规模为256Mbit(兆位)，则GIDL为80uA(高温时)，增大到不能忽略的程度。
为了降低待机电流，重要的是降低GIDL。
为了降低GIDL，例如在专利文献1中，公开了进行以下切换控制的结构：在内部电路生成与字线的选择电平(HIGH电平)相同电位的升压电压、和低于字线的选择电平(HIGH电平)的电压这两种电压，在向存储单元进行读写动作的激活期间的字线的非选择状态时期，在字线驱动电路的PMOSFET的栅极上，连接上述升压电压线，另一方面，在不向存储单元进行读出/写入动作的待机期间的字线非选择状态时期，在字线驱动电路的PMOSFET的栅极上，连接低于上述升压电压的电压线。这样，在字线非选择状态下，改变在激活时和待机时向PMOSFET输入的电平，从而减小待机时的PMOSFET的栅极-漏极间的电压差，降低GIDL。另外，激活时的GIDL仍然较大，但与读出/写入动作所需的电流相比，GIDL较小，因此激活时的GIDL不构成问题。
此外，在专利文献2中，在包括字线驱动电路的存储电路、及逻辑电路中，在激活时，将MOS晶体管(NMOSFET)的源极电极线保持为接地电位，在待机时，将源极电极线切换为高于接地电压的电平，从而减小待机时的栅极-漏极间的电压差(在字线驱动电路中，在字线非选择时期，由于NMOSFET导通，因此NMOSFET的源极电极线的电位＝PMOSFET的漏极的电位)，降低了GIDL。
另外，在专利文献3中，公开了如下结构：作为(输入电压跟踪型偏压产生电路)输入电路，包括：源极与电源VDDQ连接的PMOSFET(Q9)；源极与VSS连接的NMOSFET(Q8)；以及PMOSFET(Q11)和NMOSFET(Q10)，在PMOSFET(Q9)的漏极和NMOSFET(Q8)的漏极之间并联连接，栅极分别与VSS和VDDQ连接，PMOSFET(Q9)和NMOSFET(Q8)的栅极与输入VIN连接，从PMOSFET(Q9)和NMOSFET(Q8)的漏极将偏压输出到差动放大电路。这样，在专利文献3中，公开了PMOSFET的纵向层叠(縦積み)结构，但其为输入电路，与本发明的驱动器相比，在课题、结构上完全不同。
专利文献1：日本专利特开2005-158223号公报
专利文献2：日本专利特开2005-192234号公报
专利文献3：日本专利特开2000-306382号公报
如上所述，在专利文献1中，在待机时将栅极电压从激活时(普通动作模式)的电平进行切换，从而进行待机时的GIDL的降低。
此外在专利文献2中，在待机时将NMOSFET的源极电压线切换为高于激活时(普通动作模式时)的接地电位的电平，从而进行待机时的GIDL的降低。
然而，上述专利文献1、2所述的方法存在如下问题。另外，以下是本发明人的分析结果。
在上述专利文献1、2中，在激活时和待机时，在不同电位之间切换连接，从而在切换连接时，因连接节点上的充电/放电而产生电流消耗。
因此，在频繁产生激活-待机之间的动作切换时，虽然降低了待机时的GIDL，但连接节点的充电/放电电流产生影响，待机电流反而增加。
发明内容
本发明是基于发明人的上述分析结果和知识而完全独立地提出的，其结构大致如下。
本发明的1个方式(侧面)的驱动电路，具备：根据输入信号对输出进行驱动的多个MOS晶体管；以及相对于上述多个MOS晶体管的其它第一导电型MOS晶体管，以纵向层叠的方式插入的一个第一导电型MOS晶体管。在以纵向层叠方式插入的上述第一导电型MOS晶体管截止时，在其栅极上接受与对上述多个MOS晶体管的上述其他第一导电型MOS晶体管施加的截止时的栅极电位不同的电位。
在本发明中，以纵向层叠方式插入的上述第一导电型MOS晶体管，其源极与上述多个MOS晶体管的上述其他第一导电型MOS晶体管的漏极连接，其漏极与上述多个MOS晶体管的再另外的第一导电型MOS晶体管的源极、或上述多个MOS晶体管的第二导电型MOS晶体管的漏极连接。
在本发明中，以纵向层叠方式插入的上述第一导电型MOS晶体管导通时的栅极电位，与对上述其他第一导电型MOS晶体管施加的导通时的栅极电位相同。
在本发明中，向以纵向层叠方式插入的上述第一导电型MOS晶体管的栅极输入的信号是：其振幅设定得小于施加到其他MOS晶体管的栅极上的信号的振幅的2值信号。
在本发明中，向以纵向层叠方式插入的上述第一导电型MOS晶体管的栅极输入的信号，也可以为固定电位。
在本发明中，以纵向层叠方式插入的上述第一导电型MOS晶体管，由P沟道MOS晶体管构成，上述P沟道MOS晶体管截止时的栅极电位，低于对构成上述驱动器的其他P沟道MOS晶体管施加的截止时的栅极电位。
在本发明涉及的半导体存储装置中，具有上述驱动电路，将其作为对字线进行驱动的字线驱动电路。
在本发明涉及的半导体存储装置中，上述多个MOS晶体管，包括栅极共同地与上述输入信号连接、源极分别与第一、第二电源连接的第一P沟道MOS晶体管和第一N沟道MOS晶体管，作为以纵向层叠方式插入的上述第一导电型MOS晶体管，具有连接在上述第一P沟道MOS晶体管的漏极与上述第一N沟道MOS晶体管的漏极之间的第二P沟道MOS晶体管，上述第二P沟道MOS晶体管和上述第一N沟道MOS的漏极之间的连接点与字线连接。
在本发明中，在上述输入信号为高电位(HIGH电平)时，上述第一电源电位为低电位(LOW电平)，并且上述第二P沟道MOS晶体管的栅极电位为比上述输入信号的高电位低的预定电位。此外，在上述输入信号为低电位(LOW电平)时，上述第一电源电位为高电位(HIGH电平)，并且上述第二P沟道MOS晶体管的栅极电位为与上述输入信号相同的电位，上述第二电源的电位，为与上述第一电源电位的低电位相同的固定电位。
在本发明中，上述输入信号在主字线的选择、非选择时期分别为低电位、高电位，供给上述第一电源的电源线由解码信号线构成，该解码信号线在上述字线的选择时期为高电位，在非选择时期为低电位，在上述字线和第二电源之间具有第二N沟道MOS晶体管，其在上述解码信号为低电位时导通。
在本发明中，上述第一电源的高电位及上述输入信号的高电位，使用与选择字线的高电位对应的电位。
根据本发明，通过形成上述结构，在字线的非选择时期，可以减小P沟道MOS晶体管的栅极-漏极间的电压差，减少漏极侧的GIDL。
此外，根据本发明，由于不进行不同电位之间的连接切换，因此可以降低待机电流，而不会产生由充放电引起的电流消耗。
附图说明
图1是表示本发明的一个实施例的字线驱动电路的结构的图。
图2是表示本发明的一个实施例的存储器电路的结构的框图。
图3是用于说明本发明的一个实施例中的区间选择信号SEC的动作的图。
图4是用于说明本发明的一个实施例的电路动作的图。
图5是表示本发明的一个实施例的字线驱动电路的GIDL特性的图。
图6是表示本发明的一个实施例的字线驱动电路的电压设定的一例的图。
图7是表示本发明的其他实施例的字线驱动电路的结构的图。
图8是表示现有的字线驱动电路的结构的图。
图9是表示现有的字线驱动电路的电压设定的一例的图。
具体实施方式
参照附图进一步对上述本发明进行详细的说明。以下说明本发明的原理，本发明是在字线驱动电路中，对于栅极共同地与输入信号连接、源极分别与RAI和VKK连接的P沟道MOS晶体管(PMOSFET)(12)和N沟道MOS晶体管(NMOSFET)(18)，以与PMOSFET(12)纵向层叠的方式插入PMOSFET(16)(参照图1)，将与该PMOSFET(16)的栅极连接的信号(SEC)的HIGH电位设为低于输入到PMOSFET(12)和NMOSFET(18)的栅极的输入信号(MWLB)的HIGH电位。在MWLB为HIGH电平，RAI为LOW电平，字线WL的非选择时期，可以减小PMOSFET(12)的栅极-漏极间的电压差(SEC的HIGH电位与VKK电位的差电压)，减少PMOSFET(12)的漏极侧的GIDL。以下根据实施例进行说明。
实施例
图1是表示本发明的一个实施例的字线驱动电路的结构的图。如图1所示，在本实施例的字线驱动电路10中，输入如下信号：主字信号MWLB(主字线MWL的反转信号)，选择时期为LOW电平，非选择时期为HIGH电平，供给升压电压；子字解码信号RAI，在该字线驱动电路10的选择时期，为HIGH电平(升压电压)，非选择时期为LOW电平；作为RAI的反相信号的RAIB；以及区间信号(section signal)SEC信号，振幅小于主字信号MWLB。字驱动器(也称为“子字驱动器”)14包括：源极与RAI连接的PMOSFET 12；源极与VKK连接的NMOSFET 18；以及PMOSFET 16，其源极与PMOSFET 12的漏极连接，其漏极与NMOSFET 18的漏极连接，其栅极与信号SEC连接。PMOSFET 12和NMOSFET 18的栅极共同连接，与主字信号MWLB(对应的主字线MWL的选择时期为LOW电平)连接。PMOSFET 16的漏极和NMOSFET 18的漏极的连接点与字线WL连接。进而，具有NMOSFET 20，其源极与VKK连接，漏极与字线WL连接，栅极与RAIB(RAI的反转信号)连接。
在字线WL的选择时期，信号MWLB变成LOW电平，对字驱动器14进行驱动的RAI信号变成HIGH电平，RAIB信号变成LOW电平、SEC信号变成LOW电平，PMOSFET 12、PMOSFET 16均导通，NMOSFET 18、NMOSFET 20均截止，字线WL变成升压电压电平(HIGH电平)。
另一方面，在字线的非选择时期，输入信号MWLB变成HIGH电平，RAI信号变成LOW电平，RAIB信号变成HIGH电平，SEC信号变成HIGH电平，PMOSFET 12、PMOSFET 16均截止，NMOSFET 18、NMOSFET 20均导通，字线WL变成电源VKK的负电压电平(LOW电平)。此时，PMOSFET 16的栅极电位(＝SEC信号的HIGH电位)低于PMOSFET 12的栅极电位(＝MWLB的HIGH电位)，因此可以减小其栅极-漏极间的电压差，可以减少漏极侧的GIDL。
图2是表示本发明的一个实施例中的存储器电路的结构的图。如图2所示，1个区间选择信号SEC共同输入到多个字线驱动电路10中。通过将SEC的输入单位设为区间单位，从而将用于产生区间选择电路11中的SEC信号的逻辑结构简化。在将单元阵列的多根字线设为1个区间、并将1个单元阵列区分为多个区间的结构中，在对ROW地址信号进行解码的ROW地址解码器(X解码器)内生成区间选择信号SEC。例如在将8K(＝8192根)字线的单元阵列区分为32个区间时，1区间含有256根字线，1个区间选择信号SEC，对1个区间内的字线驱动电路(256个字线驱动电路)进行控制。
如图3(A)所示，在单元阵列具有SEC 0至SEC 31这32个区间时，如图3(B)所示，只对选择字线的区间，将区间选择信号SEC激活(设为LOW电平)，从而可以抑制动作电流。如图3(B)所示，选择字线的区间(SEC 0)，只在该字线的选择期间为LOW电平，其他区间选择信号SEC 1～SEC 31为HIGH电平。另外，供给到图1的PMOSFET 16的栅极的控制信号，并不限于区间选择信号，只要是HIGH电位比MWLB的HIGH电位低的2值控制信号，可以使用其他任意信号。
图4是在图1所示本实施例的结构中表示普通动作模式(激活)时、待机模式时的动作的时序图。在激活时，在读/写动作、及刷新动作时，与输入地址对应的字线变成选择状态。另外，刷新动作的刷新地址，也可以在半导体存储器内部生成，以代替从外部输入。
在初始状态下，SEC信号变成HIGH电平，MWLB信号变成HIGH电平，RAI信号变成LOW电平、RAIB信号变成HIGH电平。
在进行读出命令、写入命令、以及刷新命令(也可以有来自内部的请求)的输入的任何一个时，与输入地址对应的区间的SEC信号首先转变为LOW电平。输入地址可以是刷新时内部生成的刷新地址。
接下来，同样地，与输入的地址对应的MWLB信号变成LOW电平，用于对选择的字驱动器14进行驱动的RAI信号变成HIGH电平，RAIB变成LOW电平，PMOSFET 12、16导通，字线WL变成选择状态(RAI线的HIGH电位)。读出动作、写入动作、刷新动作完成时，MWLB信号变成HIGH电平，RAI信号变成LOW电平，RAIB变成HIGH电平。接下来，SEC信号变成HIGH电平，NMOSFET 18、20导通，字线WL放电，变成非选择状态(VKK电位的LOW电平)。如上对SEC信号进行控制，从而降低GIDL而不会有损存取速度。
在待机时，只在刷新动作时，与输入地址(刷新地址)对应的字线变成选择状态。字线驱动电路的动作自身，与激活时相同。
没有对单元的存取请求时(激活时、待机时)，所有的SEC信号变成HIGH电平，MWLB变成HIGH电平，RAI变成LOW电平，RAIB变成HIGH电平的状态，所有的字线WL变成非选择状态(LOW电平)。
特别是，在待机时，除了每隔数十us进行刷新之外，字线变成非选择状态，因此GIDL的降低带来的待机电流降低的效果大。
这样，在字线驱动电路中，即使使用升压电压、负电压VKK，如本发明所述，通过以纵向层叠设有PMOSFET，并使对该PMOSFET进行控制的栅极电压的HIGH电平低于对字线驱动电路的驱动进行控制的控制信号的HIGH电平，可以减小PMOSFET的栅极-漏极间的电压差，减少漏极侧的GIDL。
图5(A)表示在本实施例中待机模式时的MWLB、SEC、RAIB、RAI、WL/VKK的电压设定例。设定MWLB＝3.5V、SEC＝2.5V、RAIB＝3.5V、RAI＝0V、WL/VKK＝-0.5V。在图8的情况下，MWLB＝3.5B与VKK＝-0.5V的电位差为4.0V。根据本发明，SEC的HIGH电位2.5V与VKK＝-0.5V的电位差为3.0V。在图8的没有GIDL对策的结构中，在待机模式时，PMOSFET 12的栅极-漏极间电压为4.5V，与此相对，在本实施例中，变成2.5V-(VKK＝-0.5V)＝3.0V，缓和了栅极-漏极间电压。
图5(B)对比示出没有GIDL对策时的PMOSFET 12的栅极-漏极间电压Vgd(2)′(参照图8)、与本实施例中的PMOSFET 16的栅极-漏极间电压Vgd(2)(参照图1)的GIDL。在图5(B)中，横轴为栅极-漏极电压Vgd，纵轴为将GIDL用对数(Log)换算示出的值。另外，图5(B)的(1)是PMOSFET 12(参照图1及图8)的栅极-源极电压Vgs。
在本实施例中，也可以进行图6所示的电压设定。各信号的振幅如下：SEC为-0.5和2.5，MWLB为-0.5和3.5，RAI、RAIB为0和3.5，WL为-0.5和3.5。待机时的SEC的控制，如上所述，对于选择的字线的区间，在字线激活期间将对应的信号SEC接通。存储单元的规模为256Mbit的GIDL变成8uA(高温时)，与图8等所示的没有对策时相比，GIDL降低至1/10左右。
另外，在图6所示的电源设定的例子中，电位2.5V为动态存储器装置的内部电源电压的1个，与3.5V、GND电位、-0.5V一起，使用从动态存储器装置的电源电路(未图示)供给的已设的电源电位。在本实施例中，对于SEC信号的HIGH电平没有使用专用电源，但SEC的HIGH电平(VOH)并不限于2.5V，此外，并不排除对于SEC的HIGH电平设置专用电源。
此外，根据本实施例，如专利文献1、2等，没有使用在激活时和待机时在不同电位之间切换连接的结构，因此不会产生由节点的充放电引起的电流消耗。其结果，根据本实施例，即使频繁产生激活-待机之间的动作切换，也不会产生待机电流因充放电反而增加的问题。
图7是表示本发明的其他实施例的图。参照图7，本实施例将图1所示的上述实施例中的区间选择信号SEC的电平固定为GND电平。另外，也可以设为VKK电平，以代替GND电平。即，将图1的区间选择信号SEC变更为GND或VKK。
在字线非选择时期，根据PMOSFET 16的阈值电压，PMOSFET 12的漏极的电平上浮，栅极-漏极间的电压差减小，因此可以降低GIDL。将PMOSFET的尺寸设为最佳值，以使得可以同时满足存取速度、GIDL降低。根据本实施例，不需要SEC信号的控制，因此可以将逻辑简化。
上述各实施例能实现以下作用效果。
在字线的控制上即使使用升压电压乃至负电压，也可以抑制由GIDL引起的待机电流。
此外，即使频繁产生激活-待机之间的动作切换，待机电流也不会因充放电反而增加。
另外，在上述实施例中，以相对于串联连接在不同电位的电源间的PMOSFET和NMOSFET字，与PMOSIFET以2层纵向层叠方式配置的PMOSFET的结构为例进行了说明，但本发明并不仅限于这种结构，可以适用于由在不同电位的电源之间串联的多个MOSFET构成的驱动器。例如，也可以是如下结构：在高电位电源侧连接多个PMOSFET、在低电位侧具有1个或多个NMOSFET的结构中，将以纵向层叠方式插入的PMOSFET插入到多个PMOSFET之间。
此外，在上述实施例中，以主字、子字的阶层字线结构的半导体存储装置为例进行了说明，但本发明的用途，并不限于阶层字线结构的半导体存储装置的字线驱动电路(子字驱动器)，可以适用于在非选择时期等需要对由MOSFET的栅极-漏极间的电压差引起的GIDL采取对策的任意驱动电路。
以上，根据上述实施例对本发明进行了说明，但本发明并不限于上述实施例的结构，还包括在本发明的范围内本领域技术人员可以得到的各种变形、修正。

Claims (19)

1.一种驱动电路，其特征在于，具备：
根据输入信号对输出进行驱动的多个MOS晶体管；以及
相对于上述多个MOS晶体管的其它第一导电型MOS晶体管，以纵向层叠的方式插入的一个第一导电型MOS晶体管，
在以纵向层叠方式插入的上述第一导电型MOS晶体管截止时，在其栅极上接受与对上述多个MOS晶体管的上述其他第一导电型MOS晶体管施加的截止时的栅极电位不同的电位。
2.根据权利要求1所述的驱动电路，其特征在于，
以纵向层叠方式插入的上述第一导电型MOS晶体管，其源极与上述多个MOS晶体管的上述其他第一导电型MOS晶体管的漏极连接，其漏极与上述多个MOS晶体管的再另外的第一导电型MOS晶体管的源极、或上述多个MOS晶体管的第二导电型MOS晶体管的漏极连接。
3.根据权利要求1所述的驱动电路，其特征在于，
以纵向层叠方式插入的上述第一导电型MOS晶体管导通时的栅极电位，与对上述其他第一导电型MOS晶体管施加的导通时的栅极电位相同。
4.根据权利要求1所述的驱动电路，其特征在于，
向以纵向层叠方式插入的上述第一导电型MOS晶体管的栅极输入的信号是：其振幅设定得小于施加到上述其他上述第一导电型MOS晶体管的栅极上的信号的振幅的2值信号。
5.根据权利要求1所述的驱动电路，其特征在于，
向以纵向层叠方式插入的上述第一导电型MOS晶体管的栅极输入的信号，为固定电位。
6.根据权利要求1所述的驱动电路，其特征在于，
以纵向层叠方式插入的上述第一导电型MOS晶体管，由P沟道MOS晶体管构成，上述P沟道MOS晶体管截止时的栅极电位，低于对上述多个MOS晶体管的其他P沟道MOS晶体管施加的截止时的栅极电位。
7.一种半导体存储装置，其特征在于，
具有权利要求1所述的驱动电路，将其作为对字线进行驱动的字线驱动电路。
8.根据权利要求7所述的半导体存储装置，其特征在于，
上述多个MOS晶体管，包括栅极共同地与上述输入信号连接、源极分别与第一、第二电源连接的第一P沟道MOS晶体管和第一N沟道MOS晶体管，
具有连接在上述第一P沟道MOS晶体管的漏极与上述第一N沟道MOS晶体管的漏极之间的第二P沟道MOS晶体管，将其作为以纵向层叠方式插入的上述第一导电型MOS晶体管，
上述第二P沟道MOS晶体管和上述第一N沟道MOS的漏极之间的连接点与上述字线连接。
9.根据权利要求8所述的半导体存储装置，其特征在于，
在上述输入信号为高电位时，将上述第一电源电位设为低电位，并且将上述第二P沟道MOS晶体管的栅极电位设为比上述输入信号的高电位低的预定电位，
在上述输入信号为低电位时，将上述第一电源电位设为高电位，并且将上述第二P沟道MOS晶体管的栅极电位设为与上述输入信号相同的电位，
将上述第二电源的电位，固定为与上述输入信号的低电位相同的电位。
10.根据权利要求8所述的半导体存储装置，其特征在于，
上述输入信号在主字线的选择、非选择时期分别为低电位、高电位，
上述第一电源由解码信号线供给，该解码信号线在上述字线的选择时期为高电位，在非选择时期为低电位，
在上述字线和上述第二电源之间具有第二N沟道MOS晶体管，该第二N沟道MOS晶体管在上述解码信号为低电位时导通。
11.根据权利要求8所述的半导体存储装置，其特征在于，
上述第一电源的高电位及上述输入信号的高电位，使用与选择字线的高电位对应的电位。
12.一种字线驱动电路，其特征在于，
包括导电型相互不同的第一及第二MOS晶体管，其栅极共同地与输入信号连接，源极分别与第一、第二电源连接，
具有与上述第一MOS晶体管相同导电型的第三MOS晶体管，其连接在上述第一及第二MOS晶体管的漏极之间，
上述第二及第三MOS晶体管的漏极之间的连接点与字线连接，
对上述第三MOS晶体管的栅极，
在上述输入信号的电位是使上述第一MOS晶体管截止、使上述第二MOS晶体管导通的电位时，供给与上述输入信号的电位不同的电位，
在上述输入信号的电位是使上述第一MOS晶体管导通、使上述第二MOS晶体管截止的电位时，供给与上述输入信号相同的电位。
13.根据权利要求12所述的字线驱动电路，其特征在于，
上述第三MOS晶体管的栅极与区间选择信号连接，将上述区间选择信号的高电位设为低于上述输入信号的高电位的电位，上述区间选择信号，对于包括所选择的字线的区间，在字线激活期间为低电位，除此之外为高电位。
14.根据权利要求12所述的字线驱动电路，其特征在于，
上述第一及第三MOS晶体管由P沟道MOS晶体管构成，
上述第二MOS晶体管由N沟道MOS晶体管构成，
上述输入信号，在主字线的选择、非选择时期分别为低电位、高电位，
上述第一电源由解码信号线供给，该解码信号在上述字线被选择时期为高电位，在非选择时期为低电位，
上述第二电源的电位被固定为上述输入信号的低电位，
在上述字线的非选择时期，将上述输入信号设为高电位，将上述第一电源电位设为低电位，并且，将上述第三MOS晶体管的栅极电位设为比上述输入信号的高电位低的预定电位，
在上述字线的选择时期，将上述输入信号设为低电位，将上述第一电源电位设为高电位，并且，将上述第三MOS晶体管的栅极电位设为与上述输入信号相同的电位。
15.根据权利要求12所述的字线驱动电路，其特征在于，
在上述第三MOS晶体管的栅极上供给其振幅设定为小于上述输入信号的振幅的2值信号。
16.根据权利要求12所述的字线驱动电路，其特征在于，
在上述第三MOS晶体管的栅极上供给使上述第三MOS晶体管导通的固定电位。
17.根据权利要求16所述的字线驱动电路，其特征在于，
上述固定电位为接地电位或与上述输入信号的低电位相同的电位。
18.根据权利要求14所述的字线驱动电路，其特征在于，
在上述字线与上述第二电源之间，具有在上述解码信号为低电位时导通的放电用的第二导电型MOS晶体管。
19.一种半导体存储装置，其特征在于，
具有权利要求12所述的字线驱动电路。
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Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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