TWI398876B

TWI398876B - 記憶體控制器與解碼器

Info

Publication number: TWI398876B
Application number: TW097150764A
Authority: TW
Inventors: Cheng Sheng Lee
Original assignee: Winbond Electronics Corp
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2013-06-11
Also published as: TW201025353A; US20100165708A1; US7924606B2

Description

記憶體控制器與解碼器

本發明是有關於一種記憶體控制器與解碼器，且特別是有關於一種可降低閘極引發汲極漏電流的電路。

記憶體是一種儲存裝置，具有存取速度快、體積小等優點。目前記憶體已普遍應用於各種電子裝置中。記憶體在讀寫資料的過程中，需藉由解碼器進行定址。以下對習知的位址解碼器(Decoder)進行說明。

圖1是習知的位址解碼器的電路圖。位址解碼器10由電晶體11～13所組成。控制訊號bMWL可用來控制電晶體11、12導通與否。控制訊號WLRST可用來控制電晶體13導通與否。如此一來可控制訊號WL。

值得注意的是，電晶體11常會發生閘極引發汲極漏電流(Gate-Induced Drain Leakage,GIDL)。GIDL電流容易造成記憶體操作錯誤，進而影響存取資料的正確性。

本發明提供一種解碼器，可降低閘極引發汲極漏電流。

本發明提供一種記憶體控制電路，透過電晶體限制另一電晶體的閘極引發汲極漏電流的電流量，因此可降低閘極引發汲極漏電流。

本發明提出一種解碼器，其包括第一至第四電晶體。第一電晶體的閘極與第一端分別耦接第一控制訊號與第一電壓。第二電晶體的閘極與第一端分別耦接第二控制訊號與第一電晶體的第二端。第三電晶體的閘極、第一端與第二端分別耦接第三控制訊號、第二電晶體的第二端與第二電壓。第四電晶體的閘極、第一端與第二端分別耦接第四控制訊號、第二電晶體的第二端與第二電壓。當第一電晶體截止且第二電晶體截止時，第二控制訊號之電壓小於第一控制訊號之電壓。

在本發明的一實施例中，上述的第一電晶體、第二電晶體、第三電晶體與第四電晶體分別為P通道場效應電晶體、P通道場效應電晶體、N通道場效應電晶體與N通道場效應電晶體。

在本發明的一實施例中，解碼器更包括第五電晶體。第五電晶體的閘極、第一端與第二端分別耦接第五控制訊號、第二電晶體的第二端與第二電壓。在另一實施例中，第五電晶體為N通道場效應電晶體。在又一實施例中，第二電晶體的第二端可作為解碼器的輸出端。

從另一角度來看，本發明提出一種記憶體控制器，其包括第一、第二反相器與輸出單元。輸出單元包括第一至第三電晶體。第一反相器可接收第一控制訊號並據以產生第二控制訊號。第二反相器的輸入端耦接第一反相器的輸出端，可接收第二控制訊號並據以輸出第三控制訊號。輸出單元耦接第二反相器的輸出端。第一電晶體的閘極接收第三控制訊號。第一電晶體的第一端耦接第一電壓。第二電晶體的閘極接收第三控制訊號。第二電晶體的第一端耦接第一電晶體的第二端。第三電晶體的閘極、第一端與第二端分別耦接第四控制訊號、第二電晶體的第二端與第二電壓。當第二電晶體截止且第三電晶體截止時，第四控制訊號之電壓大於第三控制訊號之電壓。

在本發明的一實施例中，上述第一電晶體、第二電晶體與第三電晶體分別為P通道場效應電晶體、N通道場效應電晶體與N通道場效應電晶體。

在本發明的一實施例中，記憶體控制器更包括第三反相器。第三反相器的輸入端耦接第一反相器的輸出端，可接收第二控制訊號並據以輸出第五控制訊號。

基於上述，本發明在解碼器或記憶體控制器中配置串接的第一、第二電晶體。當第一電晶體截止且第二電晶體截止時，第二電晶體的閘極所接收的電壓不同於第一電晶體的閘極所接收的電壓。第一電晶體可限制串接路徑的導通電流，第二電晶體可限制閘極引發汲極漏電流的電流量，以降低串接路徑的漏電流。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2是依照本發明的一實施例的一種解碼器的電路圖。解碼器20為位址解碼器。更具體地說，解碼器20可以是行解碼器或(Column Decoder)列解碼器(Row Decoder)。解碼器20包括電晶體21～24。在本實施例中，電晶體21～24分別以P通道場效應電晶體、P通道場效應電晶體、N通道場效應電晶體與N通道場效應電晶體為例進行說明，但本發明並不以此為限。

電晶體21的閘極可接收控制訊號bMWL，其電位在未選到時為較高的VPP，並據以決定電晶體21導通與否。電晶體22的閘極可接收控制訊號WLRST，其電位在未選到時為VINT，並據以決定電晶體22導通與否。電晶體23的閘極可接收控制訊號bMWL，並據以決定電晶體23導通與否。電晶體24的閘極可接收控制訊號WLRST，並據以決定電晶體24導通與否。在本實施例中，電晶體21、23的閘極雖接收相同電壓，但在其他實施例中電晶體21、23的閘極也可接收不同的電壓。另外，電晶體22、24的閘極雖接收相同電壓，但在其他實施例中電晶體22、24的閘極也可接收不同的電壓。

電晶體21的源極與汲極分別耦接電壓WLDV與電晶體22的源極。電晶體22的汲極耦接電晶體23、24的汲極，可作為解碼器20的輸出端。電晶體23、24的源極耦接電壓VNN。另外，電晶體21、22的基底(Bulk)電壓可為電壓VPP。電晶體23、24的基底電壓可為電壓VNN。

圖3是依照本發明的一實施例的一種P通道場效應電晶體的GIDL電流及其閘極電壓的示意圖。請合併參照圖2與圖3，當電晶體21截止且電晶體22截止時，控制訊號WLRST之電壓可小於控制訊號bMWL之電壓。舉例來說，控制訊號bMWL之電壓可以是電壓VPP，控制訊號WLRST之電壓可以是電壓VINT。此時，電晶體21的GIDL電流為I₁ ，電晶體22的GIDL電流為I₂ ，其中I₂ 小於I₁ 。也就是說，本實施例利用電晶體22來限制串接電晶體21、22的導通電流，並利用電晶體22來限制GIDL電流，因此能有效降低解碼器20的GIDL漏電流，防止解碼器20操作錯誤。

同理，上述降低GIDL電流的作法也可應用至其他電路。舉例來說，圖4是依照本發明的一實施例的一種記憶體控制器的電路圖。圖5是圖2與圖4的訊號波形圖。請合併參照圖2、圖4與圖5，記憶體控制電路30可用來控制解碼器20。記憶體控制電路30包括反相器40、50與輸出單元70。另外，記憶體控制電路30還可包括反相器60。反相器40可包括電晶體41、42。反相器50可包括電晶體51、52。反相器60可包括電晶體61、62。輸出單元70可包括電晶體71～73。在本實施例中電晶體41、51、61與71以P通道場效應電晶體為例進行說明，電晶體42、52、62、72與73以N通道場效應電晶體為例進行說明。

反相器40可接收控制訊號MWLRST並據以產生控制訊號MWLRST2，其中控制訊號MWLRST2與控制訊號MWLRST反相。反相器50的輸入端耦接反相器40的輸出端，可接收控制訊號MWLRST2並據以輸出控制訊號MWLRST3，其中控制訊號MWLRST3與控制訊號MWLRST2反相。反相器60的輸入端耦接反相器40的輸出端，可接收控制訊號MWLRST2並據以輸出控制訊號WLRST，其中控制訊號WLRST與控制訊號MWLRST2反相。

承上述，輸出單元70耦接反相器50的輸出端，可接收控制訊號MWLRST3並據以輸出電壓WLDV，其中電壓WLDV與控制訊號MWLRST3反相。值得注意的是，電晶體72與電晶體73串接。當電晶體72截止且電晶體73截止時，控制訊號MWLRST3之電壓大於控制訊號BNKSEL之電壓，因此電晶體73的關閉電流會小於圖2中電晶體21的GIDL電流。換個角度來看，在本實施例中，電晶體73可限制GIDL電流，降低圖2解碼器20的GIDL漏電流。

值得一提的是，雖然上述實施例中已經對記憶體控制器與解碼器描繪出了一個可能的型態，但所屬技術領域中具有通常知識者應當知道，各廠商對於記憶體控制器與解碼器的設計都不一樣，因此本發明的應用當不限制於此種可能的型態。換言之，只要是兩個串接的電晶體截止時，其閘極所接收的電壓不同於彼此，利用其一電晶體限制導通電流，並利用另一電晶體限制GIDL電流，就已經是符合了本發明的精神所在。以下再舉其他實施方式以便本領域具有通常知識者能夠更進一步的了解本發明的精神，並實施本發明。

請再參照圖2，上述實施例中，電晶體21、22的基底電壓雖以電壓VPP為例進行說明，但本發明並不以此為限。

另外，圖2所揭示的解碼器20僅是一種選擇實施例。在其他實施例中，解碼器也可以包括不同數量的電晶體。舉例來說，圖6是依照本發明的另一實施例的一種解碼器的電路圖。請合併參照圖2與圖6，解碼器20’與解碼器20相類似，其不同之處在於，解碼器20’更包括了多個電晶體(僅以電晶體25表示)。電晶體25的閘極可接收控制訊號WLRST1，並據以決定電晶體25導通與否。如此一來，解碼器20’可以有更多種操作狀態。

綜上所述，本發明在解碼器或記憶體控制器中配置串接的第一、第二電晶體。當第一電晶體截止且第二電晶體截止時，第二電晶體的閘極所接收的電壓不同於第一電晶體的閘極所接收的電壓。第一電晶體可限制串接路徑的導通電流，第二電晶體可限制GIDL電流的電流量，以降低串接路徑的漏電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10．．．位址解碼器

11～13、21～25、41、42、51、52、61、62、71～73．．．電晶體

20、20’．．．解碼器

30．．．記憶體控制電路

40、50、60．．．反相器

70．．．輸出單元

bMWL、WLRST、WLRST1、WLDV、MWLRST、MWLRST2、MWLRST3、BNKSEL．．．控制訊號

I₁ 、I₂ ．．．電流

VPP、VNN、NODE、VSS、VINT、WL．．．電壓

圖1是習知的位址解碼器的電路圖。

圖2是依照本發明的一實施例的一種解碼器的電路圖。

圖3是依照本發明的一實施例的一種P通道場效應電晶體的GIDL電流及其閘極電壓的示意圖。

圖4是依照本發明的一實施例的一種記憶體控制器的電路圖。

圖5是圖2與圖4的訊號波形圖。

圖6是依照本發明的另一實施例的一種解碼器的電路圖。

21～25．．．電晶體

20．．．解碼器

bMWL、WLRST．．．控制訊號

VPP、VNN、NODE、WLDV、WL．．．電壓

Claims

一種解碼器，包括：一第一電晶體，其閘極與第一端分別耦接一第一控制訊號與一第一電壓；一第二電晶體，其閘極與第一端分別耦接一第二控制訊號與該第一電晶體的第二端；一第三電晶體，其閘極、第一端與第二端分別耦接一第三控制訊號、該第二電晶體的第二端與一第二電壓；以及一第四電晶體，其閘極、第一端與第二端分別耦接一第四控制訊號、該第二電晶體的第二端與該第二電壓，並且該第二控制訊號及該第四控制訊號為相同，其中當該第一電晶體截止且該第二電晶體截止時，該第二控制訊號之電壓小於該第一控制訊號之電壓。
如申請專利範圍第1項所述的解碼器，其中該第一電晶體、該第二電晶體、該第三電晶體與該第四電晶體分別為P通道場效應電晶體、P通道場效應電晶體、N通道場效應電晶體與N通道場效應電晶體。
如申請專利範圍第1項所述的解碼器，更包括：一第五電晶體，其閘極、第一端與第二端分別耦接一第五控制訊號、該第二電晶體的第二端與該第二電壓。
如申請專利範圍第3項所述的解碼器，其中該第五電晶體為N通道場效應電晶體。
如申請專利範圍第1項所述的解碼器，其中該第二電晶體的第二端作為該解碼器的輸出端。
一種記憶體控制器，包括：一第一反相器，接收一第一控制訊號並據以產生一第二控制訊號；一第二反相器，其輸入端耦接該第一反相器的輸出端，接收該第二控制訊號並據以輸出一第三控制訊號；一第三反相器，其輸入端耦接該第一反相器的輸出端，接收該第二控制訊號並據以輸出一第五控制訊號；以及一輸出單元，耦接該第二反相器的輸出端，該輸出單元包括：一第一電晶體，其閘極接收該第三控制訊號，該第一電晶體的第一端耦接一第一電壓；一第二電晶體，其閘極接收該第三控制訊號，該第二電晶體的第一端耦接該第一電晶體的第二端；以及一第三電晶體，其閘極、第一端與第二端分別耦接一第四控制訊號、該第二電晶體的第二端與一第二電壓，其中當該第二電晶體截止且該第三電晶體截止時，該第四控制訊號之電壓大於該第三控制訊號之電壓。
如申請專利範圍第6項所述的記憶體控制器，其中該第一電晶體、該第二電晶體與該第三電晶體分別為P通道場效應電晶體、N通道場效應電晶體與N通道場效應電晶體。