CN110211615A - 一种dram列选择驱动电路及其降低漏电的方法 - Google Patents

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Abstract

本发明公开了一种DRAM列选择驱动电路，包括列选择驱动模块和电源控制模块，所述的电源控制模块的输出与多个所述的列选择驱动模块的电源输入相连，其中，所述的列选择驱动模块包括相连接的列地址选择电路和输出驱动电路。通过上述方式，本发明提供的DRAM列选择驱动电路及其降低漏电的方法，电路结构简单，设计合理，能够有效地降低DRAM列选择驱动电路在待机模式下的漏电，通过控制待机模式下的输出驱动电路的第一电源电压vss_col和第二电源电压vdd_col，来消除输出驱动电路里的晶体管的源漏两端的跨压，从而达到降低其漏电电流的目的。

Description

一种DRAM列选择驱动电路及其降低漏电的方法
技术领域
本发明涉及动态随机存储器的技术领域，具体为一种DRAM列选择信号的驱动电路及其降低漏电的方法。
背景技术
随着移动互联网和物联网的快速发展和应用，越来越多的应用运行在了移动终端上，如智能手机、平板电脑等。然而电池的发展始终没有迎来突破性的进展，这些移动终端的使用时间越来越受到电池容量的限制。待机时间长是移动终端的一个显著特点，所以降低移动终端的待机功耗是非常重要的一件事情。
动态随机存储器（DRAM）作为移动终端中必不可少的一个组成部分，其待机功耗影响着整个移动终端的使用时间。DRAM是通过列选择信号来选择位线的。由于DRAM的读操作是通过DRAM cell的电容和位线上的寄生电容做电荷共享来实现的，位线上的寄生电容不能太大，所以DRAM阵列的字线数目是受限的，这就导致DRAM里的位线数目是一个庞大的数字。而每根位线都对应着一个列选择晶体管，列选择信号是用来驱动这些晶体管的，所以列选择信号的数目也是一个很庞大的数字，且它的负载很重。传统的列选择驱动电路是通过反相器链来驱动列选择信号的，它的晶体管尺寸大，数目多，漏电电流非常大。所以，在不影响功能的情况下，降低列选择驱动电路在待机模式下的漏电电流是非常有意义的。
发明内容
本发明主要解决的技术问题是提供一种DRAM列选择驱动电路，结构简单，设计合理，能够有效地降低DRAM列选择驱动电路在待机模式下的漏电。
为解决上述技术问题，本发明采用的一个技术方案是：提供了一种DRAM列选择驱动电路，包括列选择驱动模块和电源控制模块，所述的电源控制模块的输出与多个所述的列选择驱动模块的电源输入相连，其中，所述的列选择驱动模块包括相连接的列地址选择电路和输出驱动电路。
在本发明一个较佳实施例中，所述的列地址选择电路包括NMOS链、第一PMOS晶体管、第二PMOS晶体管和第一反相器，所述的NMOS链的栅端接列选择地址的预译码信号，NMOS链的源端接地，漏端与第一PMOS晶体管和第二PMOS晶体管的漏端相连，并接到第一反相器的输入端；所述的第一PMOS晶体管的源端接电源VDD，栅端与其中一个列选择地址的预译码信号相连；所述的第二PMOS晶体管的源端接电源VDD，栅端与第一反相器的输出端相连。
在本发明一个较佳实施例中，所述的NMOS链采用2个或2个以上的NMOS晶体管两两源漏相连构成的。
在本发明一个较佳实施例中，所述的输出驱动电路包括第三PMOS晶体管、第一NMOS晶体管、第四PMOS晶体管和第二NMOS晶体管，所述的第三PMOS晶体管的源端接电源VDD，漏端与第一NMOS晶体管的漏端相连，并与第四PMOS晶体管和第二NMOS晶体管的栅端相连，第三PMOS晶体管的栅端与第一NMOS晶体管的栅端相连，并与第一反相器的输出相连；所述的第一NMOS晶体管的源端接外部第一电源电压vss_col；所述的第四PMOS晶体管的源端接外部第二电源电压vdd_col；所述的第二NMOS晶体管的源端接地，漏端与第四PMOS晶体管的漏端相连。
在本发明一个较佳实施例中，所述的电源控制模块分别输出第一电源电压vss_col和第二电源电压vdd_col。
为解决上述技术问题，本发明采用的另一个技术方案是：提供了一种DRAM列选择驱动电路的降低漏电的方法，通过所述的电源控制模块对所述的列选择驱动模块的第一电源电压vss_col和第二电源电压vdd_col进行选择和控制；在正常工作模式下，所述的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平，保证列选择信号能正常工作；在待机模式下，所述的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平，使得输出驱动电路里的第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管的源漏两端跨压均为零，降低了列选择驱动电路的漏电电流。
本发明的有益效果是：本发明的DRAM列选择驱动电路及其降低漏电的方法，电路结构简单，设计合理，能够有效地降低DRAM列选择驱动电路在待机模式下的漏电，通过控制待机模式下的输出驱动电路的第一电源电压vss_col和第二电源电压vdd_col，来消除输出驱动电路里的晶体管的源漏两端的跨压，从而达到降低其漏电电流的目的。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1展示了本发明实例中所述的DRAM阵列位线方向的结构框图；
图2展示了本发明实例中所述的一种DRAM列选择驱动电路的结构框图；
图3 展示了本发明实例中所述的一种DRAM列选择驱动模块的电路图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
一种DRAM列选择驱动电路，包括列选择驱动模块和电源控制模块，所述的电源控制模块的输出与多个所述的列选择驱动模块的电源输入相连，其中，所述的列选择驱动模块包括相连接的列地址选择电路和输出驱动电路。
列地址选择电路用于选择地址所对应的列选择信号；输出驱动电路用于驱动大负载的列选择信号；电源控制模块用于控制输出驱动电路的电源。
一种DRAM列选择驱动电路的降低漏电的方法，通过电源控制模块对输出驱动电路的电源电压进行控制，在正常工作模式下选择原有的高低电压，从而保证DRAM的正常工作；在待机模式下将原有的高低电压互换，从而使得晶体管的源漏两端跨压为零，有效减少了列选择驱动电路在待机模式下的漏电流。
具体为：通过所述的电源控制模块对所述的列选择驱动模块的第一电源电压vss_col和第二电源电压vdd_col进行选择和控制；在正常工作模式下，所述的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平，保证列选择信号能正常工作；在待机模式下，所述的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平，使得输出驱动电路里的第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管的源漏两端跨压均为零，降低了列选择驱动电路的漏电电流。
图1展示了本发明的DRAM阵列位线方向的结构框图。NMOS晶体管N1_1, .., N1_i,N2_1, …, N2_i, …, Nj_1, …, Nj_i为列选择晶体管，它们源漏互联构成了NMOS链。NMOS链是用来连接位线bl1_1, …, bl1_i, bl2_1, …, bl2_i, …, blj_1, …, blj_i和IO接口io1,io2,…, ioj；信号cs1, cs2, …, csi为其列选择信号，分别与列选择晶体管的栅端相连。其中，数字i和j是由DRAM阵列的架构决定的。正常工作模式下，列选择信号cs1, cs2, …, csi里面只有一个会被选中。由于整个DRAM阵列的位线数目是庞大的，而每根位线都对应着一个列选择晶体管，所以列选择信号的负载是很大的，这导致列选择信号的驱动电路必须使用大的晶体管尺寸。此外，列选择信号驱动电路的数量也是庞大的。所以在待机模式下，列选择驱动电路的漏电电流变得不可忽视。
图2展示了本发明的一种DRAM列选择驱动电路的结构框图。它包括一个电源控制模块和多个列选择驱动模块；所述的电源控制模块包括两个反相器链，一个反相器链是奇数级，用于输出第一电源电压vss_col；另一个反相器链是偶数级，用于输出第二电源电压vdd_col。
电源控制模块是用来给多个列选择驱动模块提供第一电源电压vss_col和第二电源电压vdd_col的。在正常工作模式下，电源控制模块的输入使能信号enpwr为高电平，输出的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平；在待机模式下，使能信号enpwr为低电平，输出的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平。
图3展示了本发明的一种DRAM列选择驱动模块的电路图。它包括列地址选择电路和输出驱动电路。
列地址选择电路用于选择地址所对应的列选择信号，它包括2个或多个NMOS晶体管两两源漏相连构成的NMOS链（101_1, 101_2, …, 101_i），第一PMOS晶体管100，第二PMOS晶体管200，第一反相器205；NMOS链的栅端接列选择地址的预译码信号ca_1, …, ca_i, NMOS链的源端接地，漏端与第一PMOS晶体管100的漏端、第二PMOS晶体管200的漏端相连，并接到第一反相器205的输入端；第一PMOS晶体管100的源端接电源VDD，栅端与其中一个列选择地址的预译码信号ca_1相连；第二PMOS晶体管200的源端接电源VDD，栅端与第一反相器205的输出端相连。
输出驱动电路用于驱动大负载的列选择信号，它包括第三PMOS晶体管201，第一NMOS晶体管202，第四PMOS晶体管203，第二NMOS晶体管204；第三PMOS晶体管201的源端接电源VDD，漏端与第一NMOS晶体管202的漏端相连，并与第四PMOS晶体管203的栅端、第二NMOS晶体管204的栅端相连；第三PMOS晶体管201的栅端与第一NMOS晶体管202的栅端相连，并与第一反相器205的输出相连；第一NMOS晶体管202的源端接外部第一电源电压vss_col；第四PMOS晶体管203的源端接外部第二电源电压vdd_col；第二NMOS晶体管204的源端接地，漏端与第四PMOS晶体管203的漏端相连；信号cs为列选择信号，它与第二NMOS晶体管204漏端相连。
在待机模式下，电源控制模块的输入信号enpwr为低电平，输出的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平。此时列地址都处于不选中状态，列地址预译码信号ca_1, .., ca_i均为低电平，第一PMOS晶体管100导通，它的漏端节点enb被预充到高电平，第一反相器205的输出节点en为低电平；第三PMOS晶体管201导通，它的漏端节点csb为高电平，第二NMOS晶体管204导通，列选择信号cs被拉到低电平。由于节点en为低电平，节点csb为高电平，第一NMOS晶体管202和第四PMOS晶体管203处于关闭状态。尽管第一NMOS晶体管202和第四PMOS晶体管203的晶体管尺寸很大，列选择驱动电路的数目很多，但由于此时第一NMOS晶体管202源漏两端电压均为高电平，第四PMOS晶体管203源漏两端电压均为低电平，它们的漏电电流基本被消除了，所以大大降低了整个列选择驱动电路的漏电电流。
在正常工作模式下，电源控制模块的输入信号enpwr为高电平，输出的第一电源电压vss_col位低电平，第二电源电压vdd_col为高电平。未被选中的列选择驱动电路里的反相器链不导通，节点信号enb通过第一反相器205和弱上拉作用的第二PMOS晶体管200组成的反馈回路保持着原来的高电平，它所对应的列选择信号cs保持低电平；被选中的列选择驱动电路里的反相器链导通，通过与第二PMOS晶体管200的竞争，将节点信号enb拉到低电平，第一反相器205的输出en为高电平，第一NMOS晶体管202和第四PMOS晶体管203导通，它所对应的列选择信号cs被拉到高电平，完成对位线的选择功能。
虽然本申请已经对某些实施例进行了描述，但需要理解的是，本申请并不局限于这些实施例。相反，本公开应被理解和解释在其最广泛的意义，正如权利要求所反映的。因此，这些权利要求应该理解为不仅包括在这里描述的设备、方法和系统，所有其他的和进一步的改变和修改，对于在这方面有普通技能的人而言，都是显而易见的。
综上所述，为了能正常驱动列选择信号，在正常工作模式下，列选择驱动模块的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平；在待机模式下，列选择驱动模块的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平，输出驱动电路里的晶体管源漏两端跨压均为零，从而大大降低了列选择驱动电路的漏电电流。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种DRAM列选择驱动电路，其特征在于，包括列选择驱动模块和电源控制模块，所述的电源控制模块的输出与多个所述的列选择驱动模块的电源输入相连，其中，所述的列选择驱动模块包括相连接的列地址选择电路和输出驱动电路。
2.根据权利要求1所述的DRAM列选择驱动电路，其特征在于，所述的列地址选择电路包括NMOS链、第一PMOS晶体管、第二PMOS晶体管和第一反相器，所述的NMOS链的栅端接列选择地址的预译码信号，NMOS链的源端接地，漏端与第一PMOS晶体管和第二PMOS晶体管的漏端相连，并接到第一反相器的输入端；所述的第一PMOS晶体管的源端接电源VDD，栅端与其中一个列选择地址的预译码信号相连；所述的第二PMOS晶体管的源端接电源VDD，栅端与第一反相器的输出端相连。
3.根据权利要求2所述的DRAM列选择驱动电路，其特征在于，所述的NMOS链采用2个或2个以上的NMOS晶体管两两源漏相连构成的。
4.根据权利要求3所述的DRAM列选择驱动电路，其特征在于，所述的输出驱动电路包括第三PMOS晶体管、第一NMOS晶体管、第四PMOS晶体管和第二NMOS晶体管，所述的第三PMOS晶体管的源端接电源VDD，漏端与第一NMOS晶体管的漏端相连，并与第四PMOS晶体管和第二NMOS晶体管的栅端相连，第三PMOS晶体管的栅端与第一NMOS晶体管的栅端相连，并与第一反相器的输出相连；所述的第一NMOS晶体管的源端接外部第一电源电压vss_col；所述的第四PMOS晶体管的源端接外部第二电源电压vdd_col；所述的第二NMOS晶体管的源端接地，漏端与第四PMOS晶体管的漏端相连。
5.根据权利要求4所述的DRAM列选择驱动电路，其特征在于，所述的电源控制模块分别输出第一电源电压vss_col和第二电源电压vdd_col。
6.根据权利要求1-5之一所述的DRAM列选择驱动电路的降低漏电的方法，其特征在于，通过所述的电源控制模块对所述的列选择驱动模块的第一电源电压vss_col和第二电源电压vdd_col进行选择和控制；在正常工作模式下，所述的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平，保证列选择信号能正常工作；在待机模式下，所述的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平，使得输出驱动电路里的第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管的源漏两端跨压均为零，降低了列选择驱动电路的漏电电流。
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