CN209804269U - 减小深度休眠模式下lpdram的静态功耗电路 - Google Patents
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Abstract
本实用新型公开了一种减小深度休眠模式下LPDRAM的静态功耗电路，包括LPDRAM的第一门控电路、第二门控电路和命令控制模块，所述的第一门控电路产生内部第一核心电源VDD1I，所述的第二门控电路分别产生内部第二核心电源VDD2I和数据I/O驱动电路电源VDDQI，所述的命令控制模块产生深度休眠使能信号DPD。通过上述方式，本实用新型提供的减小深度休眠模式下LPDRAM的静态功耗电路，采用两种电源门控电路，可以在深度休眠模式下关掉绝大部分使用内部第一核心电源和内部第二核心电源的器件，减少整个LPDRAM的静态漏电流。
Description
技术领域
本实用新型涉及动态随机存储器的技术领域，具体为一种减小深度休眠模式下LPDRAM的静态功耗电路。
背景技术
低功耗动态随机存储器LPDRAM，是DRAM的一种，又称为mDDR(也称为低功耗DDR，或LPDDR)，是美国联合电子设备工程委员会（JEDEC）面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动智能手机、平板电脑和其他移动计算设备。
通常情况下，LPDRAM进入深度休眠模式之后，大部分的耗电模块，比如高压产生电路、钳位电路等已经关闭。所以深度休眠模式下的功耗绝大部分来自于LPDRAM芯片中所有未关闭器件的静态漏电流。而器件的静态漏电流与器件的供电电压以及器件本身的工艺特性参数相关，当LPDRAM容量越来越大，外围电路的器件越来越多时，漏电流的总和会越来越大。虽然增加器件的阈值电压可以降低器件的漏电，但会导致器件的速度降低，从而降低了整个LPDRAM产品的时序性能。在实际LPDRAM的芯片测试中，核心时序性能参数比如tRAS、tRCD、tWTR等会超出SPEC(超出规定的标准)范围。
在JEDEC定义的LPDRAM的SPEC中，外部电源通常分为4类：核心电源1，核心电源2，输入缓冲器电源，数据I/O驱动电源。通常核心电源1的电压高于其它3类。以第3代的LPDRAM（LPDDR3）为例，核心电源1（VDD1）的电压为1.8v，核心电源1通常用于产生一些跟高压电路相关的控制逻辑；核心电源2（VDD2）的、输入缓冲器电源电压、数据I/O驱动电源电压均为1.2v。内部的时序和控制逻辑都是由外部核心电源2提供的，输入缓冲器以及I/O驱动的电源也是由外部输入电源分别提供。LPDRAM的数据I/O驱动电路也是CMOS架构，通常支持32或者16位的输出，每位输出端口又支持多种输出电阻，这样导致每个输出端口的PMOS/NMOS晶体管器件总尺寸很大，所以总的数据I/O驱动电路也存在可观的静态漏电电流。
因此，在不降低器件速度的情况下，需要关闭更多的器件来减少静态漏电流，而这些器件可能会使用不同的电源，所以需要多种电源门控电路来支持。
实用新型内容
本实用新型主要解决的技术问题是提供一种减小深度休眠模式下LPDRAM的静态功耗电路，提供两种电源门控电路来降低深度休眠模式下的静态漏电流。
为解决上述技术问题，本实用新型采用的一个技术方案是：提供了一种减小深度休眠模式下LPDRAM的静态功耗电路，包括LPDRAM的第一门控电路、第二门控电路和命令控制模块，所述的第一门控电路产生内部第一核心电源VDD1I，所述的第二门控电路分别产生内部第二核心电源VDD2I和数据I/O驱动电路电源VDDQI，所述的命令控制模块产生深度休眠使能信号DPD；
所述的第一门控电路包括电平转换器、第一反相器、第二反相器、第一PMOS晶体管和第一NMOS晶体管，所述的电平转换器的输出接到第一反相器的输入，第一反相器的输出接到第二反相器的输入，第二反相器的输出接到第一PMOS晶体管的栅端和第一NMOS晶体管的栅端，第一PMOS晶体管的源端接到第一核心电源信号，第一PMOS晶体管和第一NMOS晶体管的漏端相互连接，作为内部第一核心电源VDD1I的驱动信号；
所述的第二门控电路包括第三反相器，第四反相器，第二PMOS晶体管和第二NMOS晶体管，所述的第三反相器的输出接到第四反相器的输入，第四反相器的输出接到第二PMOS晶体管的栅端和第二NMOS晶体管的栅端，第二NMOS晶体管的源端接地，第二NMOS晶体管的漏端与第二PMOS晶体管的漏端相互连接，并作为内部第二核心电源VDD2I的驱动信号。
在本实用新型一个较佳实施例中，所述的第一门控电路输入的外部电压为外部第一核心电源VDD1、第二门控电路输入的外部电压为外部第二核心电源VDD1或外部数据I/O驱动电路电源VDDQ。
在本实用新型一个较佳实施例中，所述的外部第一核心电源VDD1的电压值大于外部第二核心电源VDD2的电压值。
在本实用新型一个较佳实施例中，所述的外部第一核心电源VDD1作为电平转换器的电源，外部第一核心电源VDD1接到电平转换器的电源端和第一PMOS的源端；所述的外部第二核心电源VDD2作为第三反相器和第四反相器的电源，外部第二核心电源VDD2接到第三反相器的电源端、第四反相器的电源端和第一PMOS晶体管的源端。
在本实用新型一个较佳实施例中，所述的电平转换器的输入端输入深度休眠使能信号DPD，所述的深度休眠使能信号DPD由命令控制模块生成，命令控制模块的电源为外部输入的外部第二核心电源VDD2，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部第一核心电源VDD1直接驱动到内部第一核心电源VDD1I；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部第一核心电源VDD1的驱动电路，并把内部第一核心电源VDD1I的电压下拉到地电压。
在本实用新型一个较佳实施例中，所述的第三反相器的输入端输入深度休眠使能信号DPD，所述的深度休眠使能信号DPD由命令控制模块生成，命令控制模块的电源为外部输入的外部第二核心电源VDD2，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部第二核心电源VDD2直接驱动到内部第二核心电源VDD2I；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部第二核心电源VDD2的驱动电路，并把内部第一核心电源VDD2I的电压下拉到地电压。
在本实用新型一个较佳实施例中，所述的数据I/O驱动电路电源VDDQI控制第二门控电路，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部输入的外部数据I/O驱动电路电源VDDQ直接驱动到数据I/O驱动电路电源VDDQI；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部数据I/O驱动电路电源VDDQ的驱动电路，并把数据I/O驱动电路电源VDDQI的电压下拉到地电压。
本实用新型的有益效果是：本实用新型的减小深度休眠模式下LPDRAM的静态功耗电路，采用两种电源门控电路，可以在深度休眠模式下关掉绝大部分使用第一电源和第二核心电源的器件，减少整个LPDRAM的静态漏电流。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1展示了本申请公开的包括多种电源门控电路的框图；
图2展示了本申请的第一门控电路的电路图；
图3展示了本申请的第二门控电路的电路图；
图4展示了本申请的从正常工作到深度休眠模式的电路仿真波形。
具体实施方式
下面将对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
本实用新型实施例包括：
图1展示了本实用新型的包括多种电源门控电路框图。本实用新型的减小深度休眠模式下LPDRAM的静态功耗电路包括外部第一核心电源VDD1的第一门控电路10，外部第二核心电源VDD2的第二门控电路11，用于外部数据I/O驱动电路电源VDDQ控制的第二门控电路12，命令控制模块13用于产生深度休眠使能信号DPD。
外部第一核心电源VDD1（比如LPDDR3的1.8v）通常用于LPDRAM芯片中电压比较高的器件，通过外部第一核心电源VDD1可以产生一些高压信号，比如字线电压VCCP、反熔丝编程电压等等。外部第二核心电源VDD2（比如LPDDR3的1.2v）的电压值小于外部第一核心电源VDD1，外部第二核心电源VDD2通常用于LPDRAM芯片中普通电压器件，通过核心电源VDD2可以产生内部的时序控制，状态机等等。命令控制模块13用于接受LPDRAM芯片的外部命令输入，产生具体的命令信号，如深度休眠使能信号DPD。命令控制模块13使用的外部第二核心电源VDD2和用于命令输入的电源VDDCA，VDD2和VDDCA的电压值是一样的。因为命令控制模块需要不停的检测命令的输入，所以在深度休眠模式的时候不需要关闭电源。数据I/O驱动电路的电压与外部第二核心电源VDD2的电压值相同，所以使用相同的第二电源门控电路来关闭数据I/O驱动电路的电源。通过关闭LPDRAM的内部第一核心电源VDD1I、内部第二核心电源VDD2I、数据I/O驱动电路电源VDDQI可以大幅减小整个芯片的静态漏电流，减小深度休眠模式下LPDRAM的静态功耗。
图2展示了本实用新型第一核心电源的第一门控电路10，包括电平转换器20，接到外部第一核心电源VDD1的反相器21和反相器22，高压PMOS管PH3，高压NMOS管NH3。深度休眠使能信号DPD接到电平转换器20的输入，由于DPD是基于外部第二核心电源VDD2生成的，所以存在从外部第二核心电源VDD2到外部第一核心电源VDD1的电压域的电平转换。电平转换器20的输出接到反相器21的输入，反相器21的输出接到反相器22的输入，反相器22的输出接到高压PMOS PH3的栅端和高压NMOS NH3的栅端，PH3的源端接到核心电源1，PH3的漏端接到NH3的漏端并驱动内部的第一核心电源VDD1I。因为外部第一核心电源VDD1电压大于外部第二核心电源VDD2的电压，两种电源支持的工作器件不同，所以这里的电平转换器20、反相器21、反相器22、高压PMOS管PH3，高压NMOS管NH3都必须适用于外部第一核心电源VDD1。
当工作在正常模式的时候，深度休眠使能信号DPD的逻辑电压为0，电平转换器20的输出为逻辑0，经过反相器21和反相器22之后，高压PMOS管PH3和高压NMOS管NH3的栅端也是逻辑0，高压NMOS管NH3关闭，高压PMOS管PH3打开，外部第一核心电源VDD1被驱动到内部第一核心电源VDD1I，内部使用内部第一核心电源VDD1I电压的器件正常工作。
当工作在深度休眠状态时候，深度休眠使能信号DPD的逻辑电压为1，电平转换器20的输出为逻辑1，经过反相器21和反相器22之后，高压PMOS管 PH3和高压NMOS管NH3的栅端也是逻辑1，高压NMOS管NH3打开，高压PMOS管 PH3关闭，内部第一核心电源VDD1I被缓慢下拉到地电压，从而达到降低那些使用内部第一核心电源VDD1I作为电源的器件的漏电流。
图3展示了本实用新型的第二核心电源的第二门控电路11，包括接到外部第二核心电源VDD2的反相器30和反相器31，PMOS管 P1， NMOS管 N1。深度休眠使能信号DPD接到反相器30的输入，反相器30的输出接到反相器31的输入，反相器31的输出信号DPDI接到PMOS管 P1的栅端以及NMOS管 N1的栅端。PMOS管 P1源端接到外部第二核心电源VDD2，PMOS管P1的漏端和NMOS管 N1的漏端相互连接，作为内部第二核心电源VDD2I的驱动信号。
当工作在正常模式的时候，深度休眠使能信号DPD的逻辑电压为0，经过反相器30和反相器31之后，DPDI的逻辑电压为0，NMOS管N1关闭，PMOS管P1打开，外部第二核心电源VDD2被驱动到内部第二核心电源VDD2I，内部使用内部第二核心电源VDD2I电压的器件正常工作。
当工作在深度休眠状态时候，深度休眠使能信号DPD的逻辑电压为1，经过反相器21和反相器22之后，DPDI的逻辑电压为1，PMOS管P1关闭，NMOS管N1打开，内部第二核心电源VDD2I被NMOS管N1缓慢下拉到地电压，从而达到降低那些使用内部第二核心电源VDD2I作为电源的器件的漏电流。当第二门控电路12被用于数据I/O驱动电路的电源控制时，工作过程与上述类似。
图4展示了本实用新型的从正常工作模式到深度休眠模式的电路仿真波形，当工作在正常模式的时候，如图中第一根虚线游标所示，深度休眠使能信号DPD的逻辑电压为0，内部第一核心电源VDD1I与外部第一核心电源VDD1的电压几乎相同，内部第二核心电源VDD2I与外部第二核心电源VDD2的电压几乎相同；当工作在深度休眠模式时，如图4中第二根虚线游标所示，内部第一核心电源VDD1I的电压被缓慢下拉直至十几个mv，内部第二核心电源VDD2I的电压被缓慢下拉至690mV左右，如果处于深度休眠模式的时间足够长，最终内部第一核心电源VDD1I和内部第二核心电源VDD2I会被下拉至地电压。
虽然本公开已经对某些实施例进行了描述，但需要理解的是，本公开并不局限于这些实施例。相反，本公开应被理解和解释在其最广泛的意义，正如权利要求所反映的。因此，这些权利要求应该理解为不仅包括在这里描述的设备、方法和系统，所有其他的和进一步的改变和修改，对于在这方面有普通技能的人而言，都是显而易见的。
综上所述，本实用新型的减小深度休眠LPDRAM静态功耗的电路，采用两种电源门控电路，可以关闭内部第一核心电源、内部第二核心电源、内部数据I/O驱动电路的电源网络，从而减少LPDRAM深度休眠模式下的静态泄露电流。
以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (7)
1.一种减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，包括LPDRAM的第一门控电路、第二门控电路和命令控制模块，所述的第一门控电路产生内部第一核心电源VDD1I，所述的第二门控电路分别产生内部第二核心电源VDD2I和数据I/O驱动电路电源VDDQI，所述的命令控制模块产生深度休眠使能信号DPD；
所述的第一门控电路包括电平转换器、第一反相器、第二反相器、第一PMOS晶体管和第一NMOS晶体管，所述的电平转换器的输出接到第一反相器的输入，第一反相器的输出接到第二反相器的输入，第二反相器的输出接到第一PMOS晶体管的栅端和第一NMOS晶体管的栅端，第一PMOS晶体管的源端接到第一核心电源信号，第一PMOS晶体管和第一NMOS晶体管的漏端相互连接，作为内部第一核心电源VDD1I的驱动信号；
所述的第二门控电路包括第三反相器，第四反相器，第二PMOS晶体管和第二NMOS晶体管，所述的第三反相器的输出接到第四反相器的输入，第四反相器的输出接到第二PMOS晶体管的栅端和第二NMOS晶体管的栅端，第二NMOS晶体管的源端接地，第二NMOS晶体管的漏端与第二PMOS晶体管的漏端相互连接，并作为内部第二核心电源VDD2I的驱动信号。
2.根据权利要求1所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的第一门控电路输入的外部电压为外部第一核心电源VDD1、第二门控电路输入的外部电压为外部第二核心电源VDD1或外部数据I/O驱动电路电源VDDQ。
3.根据权利要求2所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的外部第一核心电源VDD1的电压值大于外部第二核心电源VDD2的电压值。
4.根据权利要求3所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的外部第一核心电源VDD1作为电平转换器的电源，外部第一核心电源VDD1接到电平转换器的电源端和第一PMOS的源端；所述的外部第二核心电源VDD2作为第三反相器和第四反相器的电源，外部第二核心电源VDD2接到第三反相器的电源端、第四反相器的电源端和第一PMOS晶体管的源端。
5.根据权利要求4所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的电平转换器的输入端输入深度休眠使能信号DPD，所述的深度休眠使能信号DPD由命令控制模块生成，命令控制模块的电源为外部输入的外部第二核心电源VDD2，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部第一核心电源VDD1直接驱动到内部第一核心电源VDD1I；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部第一核心电源VDD1的驱动电路，并把内部第一核心电源VDD1I的电压下拉到地电压。
6.根据权利要求5所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的第三反相器的输入端输入深度休眠使能信号DPD，所述的深度休眠使能信号DPD由命令控制模块生成，命令控制模块的电源为外部输入的外部第二核心电源VDD2，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部第二核心电源VDD2直接驱动到内部第二核心电源VDD2I；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部第二核心电源VDD2的驱动电路，并把内部第一核心电源VDD2I的电压下拉到地电压。
7.根据权利要求6所述的减小深度休眠模式下LPDRAM的静态功耗电路，其特征在于，所述的数据I/O驱动电路电源VDDQI控制第二门控电路，当工作在正常状态时，深度休眠使能信号DPD为逻辑0，外部输入的外部数据I/O驱动电路电源VDDQ直接驱动到数据I/O驱动电路电源VDDQI；当工作在深度休眠状态时，深度休眠使能信号DPD为逻辑1，关闭外部数据I/O驱动电路电源VDDQ的驱动电路，并把数据I/O驱动电路电源VDDQI的电压下拉到地电压。
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| CN110164495A (zh) * | 2019-06-13 | 2019-08-23 | 苏州汇峰微电子有限公司 | 减小深度休眠模式下lpdram的静态功耗电路 |
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