CN209676211U - 具有掉电锁存功能的电平转换电路 - Google Patents

Abstract

本实用新型提供了一种具有掉电锁存功能的电平转换电路，不同电压域的内部电源电压和转换电源电压，所述具有掉电锁存功能的电平转换电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一反相器及第二反相器；所述第一反相器的电源端连接至所述内部电源电压，所述第一反相器的接地端连接至接地；所述第二反相器的电源端连接至所述转换电源电压，所述第二反相器的接地端连接至接地。与相关技术相比，本实用新型的具有掉电锁存功能的电平转换电路的内部电源掉电之后信号能够很好锁存，且电路结构简单易于拓展。

Description

具有掉电锁存功能的电平转换电路

技术领域

本实用新型涉及电子电路技术领域，尤其涉及一种具有掉电锁存功能的电平转换电路。

背景技术

目前，随着智能手机、可穿戴装置、电动工具、无人机等可移动设备的发展，多电源域的芯片需求越来越多。其中，芯片级系统(System on Chip，简称SOC)的电路具有不同的模块和IO接口，不同的模块和IO接口所需要的电压不一样不能直接进行信号交换，直接造成电路内部常常出现输入/输出逻辑不协调的问题，比如数字电路和模拟电路供电电压的不一样也导致芯片具有多电压域；另外，与芯片外部连接的各种设备的电压需求不同，导致一颗芯片具有两个甚至更多电压域，比如一颗芯片内部供电为1.8V，而外部通讯接口需要3.3V。因此需要进行电平转换。所以设计出具有掉电锁存功能的电平转换电路，广泛应用在不同电平模块之间，具有掉电锁存功能的电平转换电路即是用于将低电压域所对应的高电平信号及低电平信号转换成高电压域对应的高电平信号及低电平信号，或相反的一种电子电路。

如图1所示，相关技术的电平转换电路，该电平转换电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一反相器INV1以及第二反相器INV2；输入信号DATAIN和所述第一反相器INV1工作于内部电源电压VDD1的电压域；所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第二反相器INV2以及输出信号DATAOUT工作于转换电源电压VDD2的电压域。在实际工作中，工作于所述内部电源电压VDD1的电压域的所述输入信号DATAIN通过该电平转换电路转换为工作于所述转换电源电压VDD2的电压域的所述输出信号DATAOUT。

然而，当所述电平转换电路的所述内部电源电压VDD1掉电后，所述第一晶体管M1和所述第三晶体管M3截止，所述第二晶体管M2和所述第四晶体管M4无法保存原来的信号而处于不定态，从而导致所述输出信号DATAOUT的信号错误。所以，所述的电平转换电路在所述内部电源电压VDD1掉电之后不能很好的锁存其掉电之前的信号，导致所述内部电源电压VDD1掉电之后芯片出现错误。

因此，实有必要提供一种新的具有掉电锁存功能的电平转换电路解决上述问题。

实用新型内容

针对以上现有技术的不足，本实用新型提出一种内部电源掉电之后信号能够很好锁存，且电路结构简单易于拓展的具有掉电锁存功能的电平转换电路。

为了解决上述技术问题，本实用新型提供了一种具有掉电锁存功能的电平转换电路，包括不同电压域的内部电源电压和转换电源电压，所述具有掉电锁存功能的电平转换电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一反相器及第二反相器；

所述第一晶体管的栅极作为信号输入端并连接至所述第一反相器的输入端,所述第一晶体管的源极连接至接地，所述第一晶体管的漏极分别连接至所述第二晶体管的源极、所述第四晶体管的漏极、所述第五晶体管的漏极以及所述第二反相器的输入端；

所述第二晶体管的栅极连接至所述第一反相器的输出端，所述第二晶体管的漏极连接至所述第三晶体管的漏极；

所述第三晶体管的栅极连接至接地，所述第三晶体管的源极连接至所述转换电源电压；

所述第四晶体管的源极连接至接地，所述第四晶体管的栅极分别连接至所述第五晶体管的栅极和所述第二反相器的输出端，并作为信号输出端；

所述第一反相器的电源端连接至所述内部电源电压，所述第一反相器的接地端连接至接地；

所述第二反相器的电源端连接至所述转换电源电压，所述第二反相器的接地端连接至接地。

优选的，所述第一晶体管、所述第二晶体管及所述第四晶体管均为NMOS管，所述第三晶体管和所述第五晶体管均为PMOS管。

优选的，所述第一晶体管、所述第二晶体管及所述第四晶体管的尺寸大小相同，所述第三晶体管和所述第五晶体管的尺寸大小相同。

优选的，所述第一反相器和所述第二反相器的尺寸大小相同。

优选的，所述内部电源电压的电压值高于所述转换电源电压的电压值。

优选的，所述内部电源电压的电压值低于所述转换电源电压的电压值。

与相关技术相比，本实用新型的具有掉电锁存功能的电平转换电路通过所述信号输入端与所述第一反相器分别控制所述第一晶体管和所述第二晶体管的导通或截止，并所述第一反相器、所述第一晶体管、所述第二晶体管以及所述第三晶体管共同组成缓冲电路，以实现输入信号从所述内部电源电压的电压域转换为所述转换电源电压的电压域；所述第四晶体管、所述第五晶体管及所述第二反相器共同组成存储单元电路且工作于所述转换电源电压的电压域，以实现信号锁存的作用。所述具有掉电锁存功能的电平转换电路将实现电平转换功能的所述缓冲电路和实现信号锁存的所述存储单元电路分开，在所述内部电源电压掉电时，所述存储单元电路不受所述内部电源电压影响，可以将信号锁存并实现输出信号维持原输出信号，从而保证信号不丢失。

附图说明

下面结合附图详细说明本实用新型。通过结合以下附图所作的详细描述，本实用新型的上述或其他方面的内容将变得更清楚和更容易理解。附图中：

图1为相关技术的电平转换电路的电路图；

图2为本实用新型具有掉电锁存功能的电平转换电路的电路图；

图3为图2中关键节点波形图。

具体实施方式

下面结合附图详细说明本实用新型的具体实施方式。

在此记载的具体实施方式/实施例为本实用新型的特定的具体实施方式，用于说明本实用新型的构思，均是解释性和示例性的，不应解释为对本实用新型实施方式及本实用新型范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本实用新型的保护范围之内。

请参图2所示，本实用新型提供了一种具有掉电锁存功能的电平转换电路100，包括不同电压域的内部电源电压VDD1和转换电源电压VDD2、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一反相器INV1以及第二反相器INV2。

在本实施方式中，所述的各元器件之间的连接均为电连接。具体的，所述具有掉电锁存功能的电平转换电路100连接关系为：

所述第一晶体管M1的栅极作为信号输入端DATAIN并连接至所述第一反相器INV1的输入端,所述第一晶体管M1的源极连接至接地GND，所述第一晶体管M1的漏极分别连接至所述第二晶体管M2的源极、所述第四晶体管M4的漏极、所述第五晶体管M5的漏极以及所述第二反相器INV2的输入端。

所述第二晶体管M2的栅极连接至所述第一反相器INV1的输出端，所述第二晶体管M2的漏极连接至所述第三晶体管M3的漏极。

所述第三晶体管M3的栅极连接至接地GND，所述第三晶体管M3的源极连接至所述转换电源电压VDD2。

所述第四晶体管M4的源极连接至接地GND，所述第四晶体管M4的栅极分别连接至所述第五晶体管M5的栅极和所述第二反相器INV2的输出端，并作为信号输出端DATAOUT。

所述第一反相器INV1的电源端连接至所述内部电源电压VDD1，所述第一反相器INV1的接地端连接至接地GND。

所述第二反相器INV2的电源端连接至所述转换电源电压VDD2，所述第二反相器INV2的接地端连接至接地GND。

其中，所述第一晶体管M1、所述第二晶体管M2及所述第四晶体管M4均为NMOS管，所述第三晶体管M3和所述第五晶体管M5均为PMOS管。

本实施方式中，在保证电路性能的基础上，将所有的NMOS管、PMOS管以及反相器都统一尺寸大小，实现版图优化，缩小版图面积，以便于拓展应用。具体的，所述第一晶体管M1、所述第二晶体管M2及所述第四晶体管M4的尺寸大小相同，所述第三晶体管M3和所述第五晶体管M5的尺寸大小相同。所述第一反相器INV1和所述第二反相器INV2的尺寸大小相同。当然，不限于此，设计者也可以根据性能和版图设计要求，对每个MOS管和反相器进行定制设计也是可以的。

本实施方式中，在所述具有掉电锁存功能的电平转换电路100电路结构中，所述信号输入端DATAIN与所述第一反相器INV1分别控制所述第一晶体管M1和所述第二晶体管M2的导通或截止，并所述第一反相器INV1、所述第一晶体管M1、所述第二晶体管M2以及所述第三晶体管M3共同组成缓冲电路，以实现输入信号从所述内部电源电压VDD1的电压域转换为所述转换电源电压VDD2的电压域。其中，所述第一晶体管M1和所述第二晶体管M2等效于一个CMOS传输门。

本实施方式中，在所述具有掉电锁存功能的电平转换电路100电路结构中，所述第四晶体管M4、所述第五晶体管M5及所述第二反相器INV2共同组成存储单元电路且工作于所述转换电源电压VDD2的电压域，以实现信号锁存的作用。其中，所述第四晶体管M4和所述第五晶体管M5共同形成一个反相器，该反相器的输入端为所述第二反相器INV2的输出端，而该反相器的输出端为所述第二反相器INV2的输入端，从而实现信号锁存的作用。所述第三晶体管M3的栅极连接至接地GND，该连接结构确保所述转换电源电压VDD2的电压高于所述第三晶体管M3的一个阈值时所述具有掉电锁存功能的电平转换电路100才正常工作。

所述内部电源电压VDD1和所述转换电源电压VDD2为不同电压域。具体的，所述内部电源电压VDD1的电压值高于所述转换电源电压VDD2的电压值；或者所述内部电源电压VDD1的电压值低于所述转换电源电压VDD2的电压值，比如，较为常见的内部工作的电路为1.8V，外部设备工作电压为3.3V，而在所述具有掉电锁存功能的电平转换电路100的所述内部电源电压VDD1的电压值为1.8V，所述转换电源电压VDD2的电压值为3.3V。

所述具有掉电锁存功能的电平转换电路100的所述内部电源电压VDD1掉电之后信号能够很好锁存的工作原理为：

请参图3所示，所述信号输入端DATAIN的输入信号为信号DATAIN，也就是所述第一反相器INV1的输入信号为所述信号DATAIN。所述第一反相器INV1的输出信号为信号V1。所述信号DATAIN和所述信号V1相互反相且共同作用于所述第一晶体管M1和所述第二晶体管M2。所述第一晶体管M1和所述第二晶体管M2等效于一个CMOS传输门，其输出为信号V2，也就是所述第一晶体管M1的漏极和所述第二晶体管M2的源极电连接的节点信号为所述信号V2。所述信号V2也作为所述第二反相器INV2的输入信号，所述信号V2与所述信号V1反相。所述第二反相器INV2的输出信号为信号DATAOUT，且输出至所述信号输出端DATAOUT。所述信号DATAOUT与所述信号V2反相。

在本实施方式中，低电压定义为0，高电压定义为1。

在本实施方式中，如所述信号DATAIN开始为0，所述第一反相器INV1的输出为1，即所述信号V1的电平为所述内部电源电压VDD1，则所述第一晶体管M1截止，所述第二晶体管M2导通。由于所述第三晶体管M3的栅极连接至接地GND，则所述第三晶体管M3导通，所述第三晶体管M3的漏极为所述转换电源电压VDD2，所述第二晶体管M2导通，则所述第二晶体管M2的源极为比所述内部电源电压VDD1低一个阈值电压VTH(所述第二晶体管M2的阈值电压VTH的电压值为VTH)，即电压值为VDD1-VTH。所述第二反相器INV2输出信号则为0，即所述信号DATAOUT为低电平。使得所述第四晶体管M4的栅极和所述第五晶体管M5的栅极均为0，则所述第四晶体管M4截止，所述第五晶体管M5导通，所述转换电源电压VDD2通过所述第五晶体管M5的源极传输至其漏极，从而使所述信号V2的电压为所述转换电源电压VDD2。当所述内部电源电压VDD1掉电之后，所述第一晶体管M1截止，所述第二晶体管M2也截止；这时，由于所述第四晶体管M4、所述第五晶体管M5及所述第二反相器INV2均工作于所述转换电源电压VDD2的工作域，不受所述内部电源电压VDD1掉电影响，所述第二反相器INV2的输入端的电压维持1，即所述信号V2为所述转换电源电压VDD2，而所述第二反相器INV2的输出端电压维持为0，即所述信号DATAOUT维持0，也就是说所述信号输出端DATAOUT说输出维持为0，并不受所述内部电源电压VDD1掉电影响。

如所述信号DATAIN由0变成1，则所述第一反相器INV1的输出由1变成0，即所述第一晶体管M1的栅极为高电压而使其导通，所述第二晶体管M2的栅极为低电压而使其截止，从而所述第二反相器INV2的输入端电压被所述第一晶体管M1下拉至所述接地GND，即所述信号V2为0，并使所述第二反相器INV2的输出转为高电平(所述转换电源电压VDD2)。同时所述第四晶体管M4导通，所述第五晶体管M5截止，进而确保所述第二反相器INV2的输入端电压为0。该电路工作实现了所述信号DATAIN从所述内部电源电压VDD1的电压域转换为所述转换电源电压VDD2的电压域并以所述信号DATAOUT输出。这时，如果所述内部电源电压VDD1掉电之后，所述第一晶体管M1截止，所述第二晶体管M2也截止，而所述第二反相器INV2的输出信号和输出信号均不受其影响，这时所述第二反相器INV2的输入端电压为0，所述信号输出端DATAOUT的电压也维持原来的高电平。

综合上述，所述具有掉电锁存功能的电平转换电路100能够实现当所述内部电源电压VDD1掉电后，所述信号DATAIN的数据能够保存在所述转换电源电压VDD2的电压域，即所述内部电源电压VDD1掉电后，能够保证所述信号DATAOUT等于所述内部电源电压VDD1掉电之前的所述信号DATAIN。从而实现所述具有掉电锁存功能的电平转换电路100所述内部电源电压VDD1掉电之后信号能够很好锁存，且电路结构简单，拓展方便。

与相关技术相比，本实用新型的具有掉电锁存功能的电平转换电路通过所述信号输入端与所述第一反相器分别控制所述第一晶体管和所述第二晶体管的导通或截止，并所述第一反相器、所述第一晶体管、所述第二晶体管以及所述第三晶体管共同组成缓冲电路，以实现输入信号从所述内部电源电压的电压域转换为所述转换电源电压的电压域；所述第四晶体管、所述第五晶体管及所述第二反相器共同组成存储单元电路且工作于所述转换电源电压的电压域，以实现信号锁存的作用。所述具有掉电锁存功能的电平转换电路将实现电平转换功能的所述缓冲电路和实现信号锁存的所述存储单元电路分开，在所述内部电源电压掉电时，所述存储单元电路不受所述内部电源电压影响，可以将信号锁存并实现输出信号维持原输出信号，从而保证信号不丢失。

需要说明的是，以上参照附图所描述的各个实施例仅用以说明本实用新型而非限制本实用新型的范围，本领域的普通技术人员应当理解，在不脱离本实用新型的精神和范围的前提下对本实用新型进行的修改或者等同替换，均应涵盖在本实用新型的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。

Claims (6)

1.一种具有掉电锁存功能的电平转换电路，包括不同电压域的内部电源电压和转换电源电压，其特征在于，所述具有掉电锁存功能的电平转换电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一反相器及第二反相器；

所述第一晶体管的栅极作为信号输入端并连接至所述第一反相器的输入端,所述第一晶体管的源极连接至接地，所述第一晶体管的漏极分别连接至所述第二晶体管的源极、所述第四晶体管的漏极、所述第五晶体管的漏极以及所述第二反相器的输入端；

所述第二晶体管的栅极连接至所述第一反相器的输出端，所述第二晶体管的漏极连接至所述第三晶体管的漏极；

所述第三晶体管的栅极连接至接地，所述第三晶体管的源极连接至所述转换电源电压；

所述第四晶体管的源极连接至接地，所述第四晶体管的栅极分别连接至所述第五晶体管的栅极和所述第二反相器的输出端，并作为信号输出端；

所述第一反相器的电源端连接至所述内部电源电压，所述第一反相器的接地端连接至接地；

所述第二反相器的电源端连接至所述转换电源电压，所述第二反相器的接地端连接至接地。

2.根据权利要求1所述的具有掉电锁存功能的电平转换电路，其特征在于，所述第一晶体管、所述第二晶体管及所述第四晶体管均为NMOS管，所述第三晶体管和所述第五晶体管均为PMOS管。

3.根据权利要求2所述的具有掉电锁存功能的电平转换电路，其特征在于，所述第一晶体管、所述第二晶体管及所述第四晶体管的尺寸大小相同，所述第三晶体管和所述第五晶体管的尺寸大小相同。

4.根据权利要求1所述的具有掉电锁存功能的电平转换电路，其特征在于，所述第一反相器和所述第二反相器的尺寸大小相同。

5.根据权利要求1所述的具有掉电锁存功能的电平转换电路，其特征在于，所述内部电源电压的电压值高于所述转换电源电压的电压值。

6.根据权利要求1所述的具有掉电锁存功能的电平转换电路，其特征在于，所述内部电源电压的电压值低于所述转换电源电压的电压值。