CN104836568A - 半导体电路及其操作方法 - Google Patents

Abstract

一种半导体电路及其操作方法。半导体电路包括第一电路，基于输入数据、锁存器输入节点和时钟信号的电压电平确定反馈节点电压电平；第二电路，基于时钟信号电压电平预充电锁存器输入节点；第三电路，基于反馈节点和时钟信号的电压电平下拉锁存器输入节点；锁存器，基于时钟信号和锁存器输入节点的电压电平输出数据；控制电路，包括在第一至第三电路和锁存器中的至少一个中，接收控制信号，其中，锁存器包括第一、第二和第三晶体管，第一晶体管针对锁存器输入节点电压电平被门控并上拉输出节点，第二晶体管针对锁存器输入节点的电压电平被门控并下拉输出节点，第三晶体管被串联连接到第二晶体管，针对时钟信号的电压电平被门控并下拉输出节点。

Description

半导体电路及其操作方法

本申请要求于2014年2月7日提交到美国专利商标局的第61/937,343号美国临时专利申请的权益，并要求于2014年3月17日提交到韩国知识产权局的第10-2014-0031002号韩国专利申请的优先权和权益，这些申请的全部内容通过引用合并于此。

技术领域

本发明涉及半导体电路及其操作方法。

背景技术

作为半导体装置之一的触发器响应于时钟信号存储输入数据，并依此传输存储的输入数据。

传统的主从触发器由于面积小和功耗低的优点被广泛使用。然而，由于数据输出的延迟，在将传统的主从触发器用于高速芯片时存在限制。因此，正在进行对适用于高速操作和低功耗的触发器的研究。

发明内容

本发明提供一种能够按高速进行操作并具有低功耗的半导体电路。

本发明还提供一种操作能够按高速进行操作并具有低功耗的半导体电路的方法。

本发明的这些和其他目的将在优选实施例的以下描述中被描述，或者将从以下描述中会是清楚的。

根据本发明的一方面，提供一种半导体电路，包括：第一电路，基于输入数据的电压电平、锁存器输入节点的电压电平和时钟信号的电压电平来确定反馈节点的电压电平；第二电路，基于时钟信号的电压电平对锁存器输入节点预充电；第三电路，基于反馈节点的电压电平和时钟信号的电压电平下拉锁存器输入节点；锁存器，基于时钟信号的电压电平和锁存器输入节点的电压电平来输出输出数据；控制电路，被包括在第一电路至第三电路和锁存器中的至少一个中，并接收控制信号，其中，锁存器包括第一晶体管、第二晶体管和第三晶体管，其中，第一晶体管针对锁存器输入节点的电压电平被门控并上拉输出节点，第二晶体管针对锁存器输入节点的电压电平被门控并下拉输出节点，第三晶体管被串联连接到第二晶体管，针对时钟信号的电压电平被门控并下拉输出节点。

根据本发明的另一方面，提供一种根据被供应的时钟信号执行不同操作的半导体电路，所述半导体电路包括：第一电路，包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，第一晶体管针对输入数据的电压电平被门控并提供电源电压，第二晶体管针对时钟信号的电压电平被门控并将第一晶体管的输出传输到反馈节点，第三晶体管针对所述输入数据的电压电平被门控并提供地电压，第四晶体管针对锁存器输入节点的电压电平被门控并将第三晶体管的输出传输到反馈节点；第二电路，包括第五晶体管，其中，第五晶体管针对时钟信号的电压电平被门控并将电源电压传输到锁存器输入节点；第三电路，包括第六晶体管和第七晶体管，其中，第六晶体管针对时钟信号的电压电平被门控并提供地电压，第七晶体管针对反馈节点的电压电平被门控并将第六晶体管的输出传输到锁存器输入节点；锁存器，基于时钟信号的电压电平和锁存器输入节点的电压电平来输出输出数据；控制电路，被包括在第一电路至第三电路和锁存器中的至少一个中，并接收控制信号。

根据本发明的另一方面，提供一种操作根据被供应的控制信号执行不同操作的半导体电路的方法，所述方法包括：当控制信号的电压电平是第一电平时，基于时钟信号的电压电平和输入数据的电压电平来确定反馈节点的电压电平；基于时钟信号的电压电平和反馈节点的电压电平来确定锁存器输入节点的电压电平；根据与时钟信号同步的锁存器输入节点的电压电平来输出输出数据；当控制信号的电压电平是不同于第一电平的第二电平时，将被确定的电压电平输出为输出数据。

根据本发明的另一方面，提供一种根据被供应的控制信号执行不同操作的半导体电路，所述半导体电路包括：第一电路，基于输入数据的电压电平、锁存器输入节点的电压电平和时钟信号的电压电平中的至少一个来确定反馈节点的电压电平；第二电路，基于时钟信号的电压电平将锁存器输入节点预充电至第一电压；第三电路，基于反馈节点的电压电平和时钟信号的电压电平将锁存器输入节点下拉至第二电压；控制电路，被包括在第一电路至第三电路中的至少一个中，并接收控制信号，其中，第三电路包括第一晶体管至第三晶体管，其中，第一晶体管针对时钟信号的电压电平被门控并将反馈节点保持在第二电压，第二晶体管针对反馈节点的电压电平被门控并将锁存器输入节点下拉到第二电压，第三晶体管针对时钟信号的电压电平被门控并连接第二晶体管和锁存器输入节点。

根据本发明的另一方面，提供一种半导体电路，所述半导体电路包括：第一晶体管，针对第一节点的电压电平被门控并将第二节点上拉到第一电压；第二晶体管，针对第三节点的电压电平被门控并将第二节点下拉到第二电压；第三晶体管，被串联连接到第二晶体管，针对时钟信号的电压电平被门控并下拉第二节点；第四晶体管，针对第一节点的电压电平被门控并将第二节点保持在第二电压；第五晶体管，被串联连接到第四晶体管，针对第二节点的反相电压电平被门控并将第二节点保持在第二电压；第六晶体管，针对第二节点的反相电压电平被门控并将第二节点保持在第一电压；第七晶体管，被串联连接到第六晶体管，针对时钟信号的电压电平被门控并将第二节点保持在第一电压。

附图说明

通过参照附图详细描述本发明的优选实施例，本发明的以上和其它特征和优点将变得更明显，其中：

图1是根据本发明的第一实施例的半导体电路的电路示图；

图2和图3示出图1中示出的半导体电路的操作；

图4是根据本发明的第二实施例的半导体电路的电路示图；

图5是根据本发明的第三实施例的半导体电路的电路示图；

图6是根据本发明的第四实施例的半导体电路的电路示图；

图7是根据本发明的第五实施例的半导体电路的电路示图；

图8是根据本发明的第六实施例的半导体电路的电路示图；

图9是根据本发明的第七实施例的半导体电路的电路示图；

图10是根据本发明的第八实施例的半导体电路的电路示图；

图11是根据本发明的第九实施例的半导体电路的电路示图；

图12是根据本发明的第十实施例的半导体电路的电路示图；

图13是根据本发明的第十一实施例的半导体电路的电路示图；

图14是根据本发明的第十二实施例的半导体电路的电路示图；

图15是根据本发明的第十三实施例的半导体电路的电路示图；

图16是根据本发明的第十四实施例的半导体电路的电路示图；

图17是根据本发明的第十五实施例的半导体电路的电路示图；

图18是根据本发明的第十六实施例的半导体电路的电路示图；

图19是根据本发明的第十七实施例的半导体电路的电路示图；

图20是根据本发明的第十八实施例的半导体电路的电路示图；

图21是根据本发明的第十九实施例的半导体电路的电路示图；

图22是根据本发明的第二十实施例的半导体电路的电路示图；

图23是根据本发明的第二十一实施例的半导体电路的电路示图；

图24是根据本发明的第二十二实施例的半导体电路的电路示图；

图25是根据本发明的第二十三实施例的半导体电路的电路示图；

图26是根据本发明的第二十四实施例的半导体电路的电路示图；

图27是根据本发明的第二十五实施例的半导体电路的电路示图；

图28是根据本发明的第二十六实施例的半导体电路的电路示图；

图29A是根据本发明的第二十七实施例的半导体电路的电路示图，图29B是根据本发明的第二十八实施例的半导体电路的电路示图；

图30A是根据本发明的第二十九实施例的半导体电路的电路示图，图30B是根据本发明的第三十实施例的半导体电路的电路示图；

图31是包括根据本发明的实施例的半导体电路的SoC系统的框图；

图32是包括根据本发明的实施例的半导体电路的电子系统的框图；

图33至图35示出可应用根据本发明的若干实施例的半导体电路的示例性半导体系统。

具体实施方式

图1是根据本发明的第一实施例的半导体电路的电路示图。

参照图1，根据本发明的第一实施例的半导体电路1包括第一电路10、第二电路20、第三电路30、锁存器40、第一保持器电路50、第二保持器电路60和控制电路NR1至NR3以及GR1和GR2。

第一电路10可基于输入数据D的电压电平、锁存器输入节点ZZ的电压电平和时钟信号CK的电压电平来确定反馈节点FB的电压电平。

如图所示，第一电路10可包括晶体管P1、晶体管P2、晶体管N2和晶体管N1，其中，晶体管P1针对输入数据D被门控并提供电源电压VDD，晶体管P2针对时钟信号CK的电压电平被门控并将晶体管P1的输出传输到反馈节点FB，晶体管N2针对输入数据D的电压电平被门控并提供地电压，晶体管N1针对锁存器输入节点ZZ的电压电平被门控并将晶体管N2的输出传输到反馈节点FB。

在示出的实施例中，晶体管P1、P2、N1和N2可彼此串联地连接在电源电压VDD和地电压之间，但是本发明的各方面不限于此。另外，一些晶体管P1和P2可包括例如PMOS晶体管，其它晶体管N1和N2可包括例如NMOS晶体管，但是本发明的各方面不限于此。

第二电路20可基于时钟信号CK的电压电平对锁存器输入节点ZZ预充电。

第二电路20可包括晶体管P3，晶体管P3针对时钟信号CK的电压电平被门控并将从晶体管NR1提供的电源电压VDD传输到锁存器输入节点ZZ。

这里，晶体管P3可包括例如PMOS晶体管，但是本发明的各方面不限于此。

第三电路30可基于反馈节点FB的电压电平和时钟信号CK的电压电平下拉锁存器输入节点ZZ。

第三电路30可包括晶体管N4和晶体管N3，其中，晶体管N4针对时钟信号CK的电压电平被门控并提供地电压，晶体管N3针对反馈节点FB的电压电平被门控并将晶体管N4的输出传输到锁存器输入节点ZZ。

这里，晶体管N3和N4可包括例如NMOS晶体管，但是本发明的各方面不限于此。

锁存器40可基于时钟信号CK的电压电平和锁存器输入节点ZZ的电压电平来输出输出数据Q。

详细地，锁存器40可包括晶体管P4、晶体管N6和晶体管N5，其中，晶体管P4针对锁存器输入节点ZZ的电压电平被门控并提供电源电压VDD，晶体管N6针对锁存器输入节点ZZ的电压电平被门控并提供地电压，晶体管N5针对时钟信号CK的电压电平被门控并将晶体管N6的输出传输到反相输出节点QN。这里，晶体管N6可将反相输出节点QN的电压电平保持在地电压。

另外，锁存器40可包括晶体管P5、晶体管P6和晶体管N7，其中，晶体管P5针对NOR门GR2的输出被门控并提供电源电压VDD，晶体管P6针对时钟信号CK的电压电平被门控并将晶体管P5的输出传输到反相输出节点QN，晶体管N7针对NOR门GR2的输出被门控并将晶体管N6的输出提供给反相输出节点QN。这里，晶体管P5可将反相输出节点QN的电压电平保持在电源电压VDD。

另外，锁存器40可包括晶体管P7和晶体管N8，其中，晶体管P7针对反相输出节点QN的电压电平被门控并可将电源电压VDD输出为输出数据Q，晶体管P8针对反相输出节点QN的电压电平被门控并可将地电压输出为输出数据Q。

这里，晶体管P4、N5和N6可构成基于时钟的反相器，其中，所述反相器根据时钟信号CK的电压电平使锁存器输入节点ZZ的电压电平反相以将反相后的电压电平输出到反相输出节点QN；晶体管P7和P8可构成反相器，其中，所述反相器使反相输出节点QN的电压电平反相并将反相后的电平输出为输出数据Q，但是本发明的各方面不限于此。

同时，在示出的实施例中，在锁存器40中包括的晶体管P4至P7可包括例如PMOS晶体管，晶体管N5至N8可包括例如NMOS晶体管，但是本发明的各方面不限于此。另外，在示出的实施例中，锁存器40被配置为包括晶体管P4至P7和晶体管N5至N8，但是本发明的各方面不限于此。锁存器40的配置可根据需要按多种方式变化。

控制电路NR1至NR3以及GR1和GR2可根据被供应的控制信号R来控制根据本发明的第一实施例的半导体电路1执行不同操作。

在示出的实施例中，控制电路NR1至NR3以及GR1和GR2可包括例如控制半导体电路1执行复位操作的复位电路。

控制电路NR1至NR3以及GR1和GR2可包括晶体管NR1、晶体管NR2、晶体管NR3、反相器GR1和NOR门GR2，其中，晶体管NR1针对复位信号R的电压电平被门控并将电源电压VDD传输至晶体管P3，晶体管NR2针对反相复位信号RN的电压电平被门控并将晶体管N9的输出传输到晶体管N3，晶体管NR3针对复位信号R的电压电平被门控并将地电压提供给锁存器输入节点ZZ，反相器GR1使复位信号R的电压电平反相并输出反相复位信号RN，NOR门GR2接收作为第一输入的反相输出节点QN的电压电平和作为第二输入的复位信号R的电压电平，执行NOR运算并操作NOR运算的结果。

在示出的实施例中，晶体管NR1可包括例如PMOS晶体管，晶体管NR2和NR3可包括例如NMOS晶体管，但是本发明的各方面不限于此。

在示出的实施例中，如图所示，晶体管NR1可被配置为包括在第二电路20中，晶体管NR2和NR3可被配置为包括在第三电路30中，NOR门GR2可被配置为包括在锁存器40中。

第一保持器电路50可将锁存器输入节点ZZ或反馈节点FB的电压电平保持在第一电平(例如，在下文中将被缩写为H的高电平)。

第一保持器电路50可包括晶体管P8和晶体管P9，其中，晶体管P8针对反馈节点FB的电压电平被门控并将电源电压VDD提供给锁存器输入节点ZZ，晶体管P9针对锁存器输入节点ZZ的电压电平被门控并将电源电压VDD提供给反馈节点FB。

在示出的实施例中，在第一保持器电路50中包括的晶体管P8和P9可包括例如PMOS晶体管，但是本发明的各方面不限于此。

第二保持器电路60可将反馈节点FB的电压电平保持在第二电平(例如，在下文中将被缩写为L的低电平)。

第二保持器电路60可包括反相器G1和晶体管N9，其中，反相器G1使反馈节点FB的电压电平反相，晶体管N9针对反相器G1的输出被门控并将地电压提供给反馈节点FB。

在示出的实施例中，在第二保持器电路60中包括的晶体管N9可包括例如NMOS晶体管，但是本发明的各方面不限于此。

同时，在本发明的一些实施例中，当必要时可不提供第一保持器电路50和第二保持器电路60。也就是说，本发明不限于图1中示出的结构。

在本发明中，如图1中所示，时钟信号CK被用于操作触发器，同时避免使用反相时钟信号，从而避免时钟信号CK的反相元件的功耗。另外，避免了使用用于传输时钟信号CK和时钟信号的反相信号的传输门或三态反相器，从而避免了由于时钟信号和反相时钟信号的切换而导致的在传输门的寄生电容和三态反相器的栅极电容中的开关功耗。

另外，由于通过门控输入数据D和时钟信号CK而形成的触发器的内部信号具有数据依赖性，因此与每次切换时钟信号和反相时钟信号的电路相比，很可能减少开关功耗。因此，时钟信号CK、输入数据D、基于输入数据D和时钟信号CD产生的并具有数据依赖性的内部信号被使用，从而在保持触发器的性能的同时实现低功耗。此电路架构技术也可被应用于以下实施例。

图2和图3示出图1中示出的半导体电路的操作。

参照图1至图3，根据本实施例的半导体电路1根据复位信号R的电压电平执行表1中所列的操作。

[表1]

R	操作
		L(去激活)	根据时钟信号CK将输入数据D输出为输出数据Q
H(激活)	总将低电平(L)数据输出为输出数据Q

首先，参照图1，当复位信号R在第二电平L时，晶体管NR1和NR2导通，且晶体管NR3截止。在此情况下，NOR门GR2执行反相器的功能，所述反相器使反相输出节点QN的电压电平反相并输出反相后的电压电平。

因此，图1中示出的电路可被简化为图2中示出的电路。参照图2，应理解，由图1中示出的晶体管NR1和NR2产生的影响被忽略，并且晶体管NR3被去除。另外，图1中示出的NOR门GR2被反相器G2替换。

现在，将参照图3更详细地描述根据时钟信号CK将输入数据D输出为输出数据Q的半导体电路1的操作。

参照图2和图3，在时间Ta，当时钟信号CK在第二电平L且输入数据D在第一电平H时，晶体管P1、N4和N5截止，晶体管P3、P6和N2导通。由于锁存器输入节点ZZ的电压电平是第一电平H，因此晶体管N1导通。因此，反馈节点FB的电压电平是第二电平L。因此，晶体管N3截止，晶体管P8导通。

由于锁存器输入节点ZZ的电压电平是第一电平H，因此晶体管P4截止。因此，反相输出节点QN的电压电平被去激活至第二电平L。另外，由于反相输出节点QN的电压电平是第二电平L，因此晶体管N7导通并且晶体管N8截止。因此，输出数据Q的电压电平被激活至第一电平H。

之后，在时间Tb，当输入数据D在第二电平L时，晶体管N2截止，晶体管P1导通。因此，反馈节点FB的电压电平可通过晶体管P1和P2过渡至第一电平H。因此，晶体管N3导通，晶体管P8截止。这里，锁存器输入节点ZZ的电压电平根据具有第二电平L的时钟信号CK被保持在第一电平H。因此，反相输出节点QN的电压电平和输出数据Q的电压电平未改变。

之后，在时间Tc，如果时钟信号CK从第二电平L过渡到第一电平H，则晶体管P2和P3截止，晶体管N4和N5导通。因此，锁存器输入节点ZZ的电压电平从第一电平H过渡到第二电平L。以此方式，如果锁存器输入节点ZZ的电压电平从第一电平H过渡到第二电平L，则晶体管P9导通。因此，反馈节点FB的电压电平被保持在第一电平H。

如果锁存器输入节点ZZ的电压电平从第一电平H过渡到第二电平L，则锁存器40基于时钟信号CK的上升沿对锁存器输入节点ZZ的电压电平进行锁存，并将锁存器输入节点ZZ的电压电平输出为具有第二电平L的输出数据Q。

详细地，如果上升沿被应用于时钟信号CK，同时锁存器输入节点ZZ的电压电平从第一电平H过渡至第二电平L，则晶体管P4导通，晶体管N5导通，且晶体管N6截止。因此，反相输出节点QN的电压电平过渡至第一电平H。因此，由于晶体管P5和P6导通，因此反相输出节点QN的电压电平被保持在第一电平H。

如果反相输出节点QN的电压电平被保持在第一电平H，则晶体管P7截止，晶体管N8导通。因此，输出数据Q被去激活至第二电平L。

之后，在时间Td，即使输入数据D出现毛刺，晶体管P2和N1仍被保持在截止状态。因此，毛刺不会影响反馈节点FB的电压电平。这里，反馈节点FB的电压电平通过在第一保持器电路50中包括的晶体管P9被保持在第一电平H。

之后，在时间Te，时钟信号CK的电压电平被改变至第二电平L。这里，晶体管P3导通，晶体管N4截止。锁存器输入节点ZZ的电压电平通过晶体管P3过渡至第一电平H。

这里，即使锁存器输入节点ZZ的电压电平过渡至第一电平H，时钟信号CK的电压电平仍是第二电平L，晶体管N5截止。因此，反相输出节点QN的电压电平和输出数据Q的电压电平未改变。

同时，当时钟信号CK的电压电平被改变至第二电平L时，晶体管P2导通。因此，反馈节点FB的电压电平被保持在第一电平H。

然而，如果输入数据D由于毛刺从第二电平L过渡至第一电平H，则晶体管P1截止，晶体管N2导通。

如果晶体管N2通过毛刺导通，同时晶体管N1保持在导通状态，则地电压通过晶体管N1和N2被供应给反馈节点FB。也就是说，当时钟信号CK的电压电平是第二电平L时，在输入数据D中包含的毛刺影响反馈节点FB的电压电平。

当时钟信号CK的电压电平是第一电平H(例如，在时间Td)时，反馈节点FB的电压电平不与输入数据D同步。然而，当时钟信号CK的电压电平是第二电平L(例如，在时间Te)时，反馈节点FB的电压电平与输入数据D同步。

之后，在时间Tf，如果时钟信号CK的电压电平从第二电平L过渡至第一电平L，则锁存器输入节点ZZ的电压电平通过晶体管N3和N4过渡至第二电平L。然而，由于晶体管P4导通，因此反相输出节点QN的电压电平被保持在第一电平H。因此，输出数据Q的电压电平被保持在第二电平L。

同时，反馈节点FB的电压电平通过晶体管P9被保持在第一电平H。

之后，半导体电路1在时间Tg的操作与半导体电路1在时间Td的操作相同。

之后，在时间Th，当时钟信号CK的电压电平是第二电平L时，晶体管P3导通，晶体管N4截止。因此，锁存器输入节点ZZ的电压电平通过晶体管P3过渡至第一电平H。然而，由于晶体管N5截止，反相输出节点QN的电压电平被保持在第一电平H。因此，输出数据Q的电压电平被保持在第二电平L。

同时，反馈节点FB的电压电平通过晶体管P1和P2被保持在第一电平H。

然而，如果在时间Th和时间Ti之间，输入数据D的电压电平从第二电平L过渡到第一电平H，同时时钟信号CK的电压电平被保持在第二电平L，则晶体管P1截止，晶体管N2导通。

因此，地电压通过晶体管N1和N2被供应给反馈节点FB。因此，反馈节点FB的电压电平从第一电平H过渡到第二电平L。以此方式，如果反馈节点FB的电压电平过渡到第二电平L，则晶体管N3截止，晶体管P8导通。因此，锁存器输入节点ZZ的电压电平被保持在第一电平H。

之后，在时间Tj，即使时钟信号CK的电压电平从第二电平L过渡到第一电平H，晶体管N3仍被保持在截止状态。因此，锁存器输入节点ZZ的电压电平被保持在第一电平H。

然而，由于晶体管N1、N2和N4导通，因此反馈节点FB的电压电平过渡到第二电平L。这里，第二保持器电路60将反馈节点FB的电压电平保持在第二电平L。

锁存器40响应于时钟信号CK的上升沿对具有第一电平H的输入数据D进行锁存，并将锁存的输入数据输出为具有第一电平H的输出数据Q。

详细地，由于锁存器输入节点ZZ的电压电平是第一电平H，因此晶体管N6导通。如果晶体管N5响应于时钟信号CK的上升沿导通，则反相输出节点QN的电压电平过渡至第二电平L。因此，由于晶体管P7导通，因此输出数据Q过渡到第一电平H。

之后，即使输入数据D在时间Tk出现毛刺，反馈节点FB的电压电平通过第二保持器电路60仍被保持在第二电平L。

之后，在时间Tl，即使时钟信号CK的电压电平过渡到第二电平L，锁存器输入节点ZZ的电压电平通过在第一保持器电路50中包括的晶体管P8仍被保持在第一电平H。另外，反馈节点FB的电压电平通过晶体管N1和N2也被保持在第二电平L。

然而，如果输入数据D由于毛刺从第一电平H过渡到第二电平L，则晶体管N2截止，晶体管P1导通。因此，由于晶体管P1和P2导通，因此电源电压VDD被供应给反馈节点FB。因此，反馈节点FB的电压电平可受在输入数据D中包括的毛刺影响。

与以上描述类似，当时钟信号CK的电压电平是第一电平H(例如，在时间Tk)时，反馈节点FB的电压电平不与输入数据D同步。然而，当时钟信号CK的电压电平是第二电平L(例如，在时间T1)时，反馈节点FB的电压电平与输入数据D同步。

之后，在时间Tm，即使时钟信号CK的电压电平从第二电平L过渡到第一电平H，锁存器输入节点ZZ的电压电平通过晶体管P8仍被保持在第一电平H，并且反馈节点FB的电压电平通过晶体管N4和N9仍被保持在第二电平L。

锁存器40响应于时钟信号CK的上升沿对具有第一电平H的输入数据D进行锁存，并将锁存的输入数据输出为具有第一电平H的输出数据Q。

如上所述，在根据本实施例的半导体电路1中，当复位信号(图1的R)在第二电平L时，通过改变反馈节点FB和锁存器输入节点ZZ的电压电平，将输入数据D输出为输出数据Q。换句话说，根据本实施例的半导体电路1可在复位信号(图1的R)在第二电平L时执行普通触发器的功能。同时，如图3中所示，例如，输入数据D可在从时钟信号CK的上升沿开始的预定时间的延迟(D-Q延迟)之后被输出为输出数据Q。

之后，再次参照图1，当复位信号R在第一电平H时，晶体管NR1和NR2截止，晶体管NR3导通。在此情况下，NOR门GR2的输出总在第二电平L。

以此方式，如果晶体管NR3导通，则锁存器输入节点ZZ的电压电平总被保持在第二电平L。因此，晶体管P4导通，且反相输出节点QN的电压电平总被保持在第一电平H。另外，由于反相输出节点QN的电压电平被保持在第一电平H，因此晶体管N8导通，使得输出数据Q被保持在第二电平L。

如上所述，根据本发明的第一实施例的半导体装置1可通过简化结构执行普通触发器功能和复位功能两者，它有助于即使在低功耗的情况下也能高速进行操作。

图4是根据本发明的第二实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图4，考虑控制电路NR1、NR3和GR3的配置，根据本发明的第二实施例的半导体电路2不同于上述半导体电路(图1的1)。

也就是说，根据本实施例的半导体电路2的控制电路NR1、NR3和GR3可以是例如能够控制半导体电路2执行复位操作的复位电路。然而，考虑配置，根据本实施例的半导体电路2不同于根据先前实施例的半导体电路(图1的1)。

详细地，控制电路NR1、NR3和GR3可包括晶体管NR1、晶体管NR3和NOR门GR3，其中，晶体管NR1针对复位信号R的电压电平被门控并将电源电压VDD提供给晶体管P3，晶体管NR3针对复位信号R的电压电平被门控并将地电压提供给锁存器输入节点ZZ，NOR门GR3接收作为第一输入的反馈节点FB的电压电平和作为第二输入的复位信号R的电压电平，执行NOR运算并输出NOR运算的结果。

在示出的实施例中，晶体管NR1可包括例如PMOS晶体管，晶体管NR3可包括例如NMOS晶体管，但是本发明的各方面不限于此。

在示出实施例中，如图所示，晶体管NR1可被配置为包括在第二电路20中，晶体管NR3可被配置为包括在第三电路30中，NOR门GR3可被配置为包括在第二保持器电路60中。

同时，在半导体电路(图1的1)的锁存器(图1的40)中包括的NOR门(图1的GR2)可被修改为反相器G2，如图所示。

根据本实施例的半导体电路2根据复位信号R的电压电平执行表2中所列的操作。

[表2]

R	操作
		L(去激活)	根据时钟信号CK将输入数据D输出为输出数据Q
H(激活)	总将低电平(L)数据输出为输出数据Q

首先，参照图4，当复位信号R在第二电平L时，晶体管NR1导通，晶体管NR3截止。在此情况下，NOR门GR3执行反相器的功能，所述反相器对反馈节点FB的电压电平进行反相并输出反相后的电压电平。

因此，当复位信号R在第二电平L时，半导体电路2可具有与图2中示出的配置相同的配置。因此，如上所述，半导体电路2可执行普通触发器的功能。

之后，参照图4，当复位信号R在第一电平H时，晶体管NR1截止，晶体管NR3导通。在此情况下，NOR门GR3的输出总在第二电平L。

如上所述，如果晶体管NR3导通，则锁存器输入节点ZZ的电压电平总被保持在第二电平L。因此，晶体管P4导通，使得反相输出节点QN的电压电平总被保持在第一电平H。另外，由于反相输出节点QN的电压电平被保持在第一电平H，因此晶体管N8导通，使得输出数据Q被保持在第二电平L。

如上所述，与根据本发明的第一实施例的半导体电路1类似，根据本发明的第二实施例的半导体电路2可通过简化结构执行普通触发器功能和复位功能两者，它有助于即使在低功耗的情况下也能高速进行操作。

图5是根据本发明的第三实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图5，考虑控制电路NR1、NR2、GR1和GR2，根据本发明的第三实施例的半导体电路3不同于上述半导体电路。根据本实施例的半导体电路3的控制电路NR1、NR2、GR1和GR2可以是例如能够控制半导体电路3执行设置操作的设置电路。

详细地，控制电路NR1、NR2、GR1和GR2可包括晶体管NR1、晶体管NR2、反相器GR1和NAND门GR2，其中，晶体管NR1针对设置信号S的电压电平被门控并将晶体管P2连接到反馈节点FB，晶体管NR2针对设置信号S的电压电平被门控并将反馈节点FB连接到地电压，反相器GR1对反相设置信号SN的电压电平进行反相并输出设置信号S，NAND门GR2接收作为第一输入的反相设置信号SN和作为第二输入的反相输出节点QN的电压电平，执行NAND运算并操作NAND运算的结果。

在示出的实施例中，晶体管NR1可包括例如PMOS晶体管，晶体管NR2可包括例如NMOS晶体管，但是本发明的各方面不限于此。

在示出的实施例中，如图所示，晶体管NR1和NR2可被配置为包括在第一电路20中，NAND门GR2可被配置为包括在锁存器40中。

根据本实施例的半导体电路3根据设置信号S的电压电平执行表3中所列的操作。

[表3]

S	操作
		L(去激活)	根据时钟信号CK将输入数据D输出为输出数据Q
H(激活)	总将高电平(H)数据输出为输出数据Q

首先，参照图5，当设置信号S在第二电平L时，晶体管NR1导通，晶体管NR2截止。在此情况下，NAND门GR2执行反相器的功能，所述反相器对反相输出节点QN的电压电平进行反相，并输出反相后的电压电平。

因此，当设置信号S在第二电平L时，根据本发明的第三实施例的半导体电路3可具有与图2中示出的配置相同的配置。因此，如上所述，半导体电路3可执行普通触发器的功能。

之后，参照图5，当设置信号S在第一电平H时，晶体管NR1截止，晶体管NR2导通。在此情况下，不论反相输出节点QN的电压电平如何，NAND门GR2的输出总在第一电平H。

以此方式，如果晶体管NR2导通，则反馈节点FB的电压电平总被保持在第二电平L。因此，由于晶体管P8导通，因此锁存器输入节点ZZ的电压电平被保持在第一电平H。因此，晶体管N6导通。同时，由于NAND门GR2的输出在第一电平H，因此晶体管N7也导通。因此，反相输出节点QN的电压电平被保持在第二电平L。因此，晶体管P7导通，使得输出数据Q被保持在第一电平H。

如上所述，与根据本发明的第一实施例的半导体电路1类似，根据本发明的第三实施例的半导体电路3可通过简化结构执行普通触发器功能和复位功能，它有助于即使在低功耗的情况下也能高速进行操作。

图6是根据本发明的第四实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图6，与半导体电路(图1的1)相比，根据发明的第四实施例的半导体电路4还可包括设置在锁存器40中的晶体管N10。

在锁存器40中包括的晶体管N10可针对在第二保持器电路60中包括的反相器G1的输出被门控，并可将晶体管N5连接到晶体管N6。如图所示，在锁存器40中包括的晶体管N10的栅极端子可连接到在第二保持器电路60中包括的晶体管N9的栅极端子。因此，当在第二保持器电路60中包括的晶体管N9导通时，在锁存器40中包括的晶体管N10可导通，当在第二保持器电路60中包括的晶体管N9截止时，在锁存器40中包括的晶体管N10可截止。

晶体管N10可有效地阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。详细地，即使晶体管N5或晶体管N6根据从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺导通，晶体管N10仍保持在截止状态，从而防止反相输出节点QN的电压电平降低。

由于其他组件的描述与半导体电路(图1的1)的组件的描述相同，因此将不进行其重复说明。

图7是根据本发明的第五实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图7，与半导体电路(图4的2)相比，根据本发明的第五实施例的半导体电路5可还包括设置在锁存器40中的晶体管N10。

如上所述，晶体管N10也可有效阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

由于其他组件的描述与半导体电路(图4的2)的组件的描述相同，因此将不进行其重复说明。

图8是根据本发明的第六实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图8，与半导体电路(图5的3)相比，根据发明的第六实施例的半导体电路6还可包括设置在锁存器40中的晶体管N10。

如上所述，晶体管N10也可有效阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

图9是根据本发明的第七实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图9，考虑控制电路NS1至NS6和GS1的配置，根据本发明的第七实施例的半导体电路7与上述半导体电路不同。根据本实施例的半导体电路7可以是例如控制半导体电路7执行扫描操作的扫描电路。

详细地，控制电路NS1至NS6和GS1可包括晶体管NS1、晶体管NS2、晶体管NS3、晶体管NS4、晶体管NS5、晶体管NS6和反相器GS1，其中，晶体管NS1针对扫描信号SE被门控并将电源电压VDD提供给晶体管P1，晶体管NS2针对扫描输入信号SI被门控并提供电源电压VDD，晶体管NS3针对反相扫描信号NSE被门控并将晶体管NS2的输出传输到晶体管P2，晶体管NS4针对反相扫描信号NSE被门控并将地电压传输到晶体管N2，晶体管NS6针对扫描信号SE被门控并提供地电压，晶体管NS5针对扫描输入信号SI被门控并将晶体管NS6的输出传输到晶体管N1，反相器GS1使扫描信号SE反相并输出反相扫描信号NSE。

在示出的实施例中，晶体管NS1至NS3可包括例如PMOS晶体管，晶体管NS4至NS6可包括例如NMOS晶体管，但本发明的各方面不限于此。

在示出的实施例中，如图所示，晶体管NS1至NS6可被配置为包括在第一电路20中。

根据本实施例的半导体电路7根据扫描信号SE的电压电平执行表4中所列的操作。

[表4]

首先，参照图9，当扫描信号SE在第二电平L时，晶体管NS1和NS4导通，晶体管NS3和NS6截止。在此情况下，根据本发明的第七实施例的半导体电路7可具有与图2中示出的半导体电路相同的配置。因此，如上所述，半导体电路7可执行普通触发器的功能。

之后，参照图9，当扫描信号SE在第一电平H时，晶体管NS1和NS4截止，晶体管NS3和NS6导通。因此，根据本发明的第七实施例的半导体电路7具有从图2中示出的半导体电路修改的配置，使得输入数据D改变成扫描输入信号SI。

因此，半导体电路7可执行根据时钟信号CK将扫描输入信号SI输出为输出数据Q的普通触发器功能。

如上所述，根据本发明的第七实施例的半导体电路7可通过简化结构执行普通触发器功能和复位功能两者，它有助于即使在低功耗的情况下也能高速进行操作。

图10是根据本发明的第八实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图10，根据本发明的第八实施例的半导体电路8的控制电路NR1至NR3、GR1和GR2、NS1至NS6以及GS1可包括所有上述复位电路(图1的NR1至NR3和GR1和GR2)和扫描电路(图9的NS1至NS6和GS1)。

因此，根据本实施例的半导体电路8根据复位信号R和扫描信号SE的电压电平执行表5中所列的操作。

[表5]

R	SE	操作
			L	L	根据时钟信号CK将输入数据D输出为输出数据Q
H	L	总将低电平(L)数据输出为输出数据Q
			L	H	根据时钟信号CK将扫描输入信号SI输出为输出数据Q
H	H	总将低电平(L)数据输出为输出数据Q

也就是说，半导体电路8可执行根据复位信号R的电压电平的复位操作和根据扫描信号SE的电压电平的扫描操作。

图11是根据本发明的第九实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图11，根据本发明的第九实施例的半导体电路9的控制电路NR1、NR3、GR3、NS1至NS6、GS1可包括所有上述复位电路(图4的NR1、NR3和GR3)和扫描电路(图9的NS1至NS6和GS1)。

因此，根据本实施例的半导体电路9根据复位信号R和扫描信号SE的电压电平执行表5中所列的操作。

图12是根据本发明的第十实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图12，根据本发明的第十实施例的半导体电路10的控制电路NR1、NR2、GR1、GR2、NS1至NS6和GS1可包括所有上述设置电路(图5的NR1、NR2、GR1和GR2)和扫描电路(图9的NS1至NS6和GS1)。

因此，根据本实施例的半导体电路10根据设置信号S和扫描信号SE的电压电平执行表6中所列的操作。

[表6]

S	SE	操作
			L	L	根据时钟信号CK将输入数据D输出为输出数据Q
H	L	总将高电平(H)数据输出为输出数据Q
			L	H	根据时钟信号CK将扫描输入信号SI输出为输出数据Q
H	H	总将高电平(H)数据输出为输出数据Q

也就是说，根据本发明的第十实施例的半导体电路10可执行根据设置信号S的电压电平的设置操作和根据扫描信号SE的电压电平的扫描操作。

图13是根据本发明的第十一实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图13，与半导体电路(图9的7)相比，根据本发明的第十一实施例的半导体电路11还可包括设置在锁存器40中的晶体管10。如上所述，晶体管10也可有效地阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

图14是根据本发明的第十二实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图14，与半导体电路(图10的8)相比，根据本发明的第十二实施例的半导体电路12还可包括设置在锁存器40中的晶体管N10。如上所述，晶体管N10也可有效地阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

图15是根据本发明的第十三实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图15，与半导体电路(图11的9)相比，根据本发明的第十三实施例的半导体电路13还可包括设置在锁存器40中的晶体管N10。如上所述，晶体管N10也可有效地阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

图16是根据本发明的第十四实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图16，与半导体电路(图12的10)相比，根据本发明的第十四实施例的半导体电路14还可包括设置在锁存器40中的晶体管N10。如上所述，晶体管N10也可有效地阻止从时钟信号CK供应的或由于锁存器输入节点ZZ的电压电平中的波动而产生的毛刺。

图17是根据本发明的第十五实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图17，考虑锁存器40的配置，根据本发明的第十五实施例的半导体电路15不同于图6中示出的半导体电路4。

详细地，与半导体电路4中不同，在半导体电路15的锁存器40中包括的晶体管N6可连接到晶体管N7，但是不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但是不会连接到晶体管N10的源极。

以此方式，如果晶体管N6与晶体管N10分开，则半导体电路15的布局面积可减小。另外，与半导体电路4中不同，晶体管N5和晶体管N1被配置为具有双层叠结构，从而可提高低电压操作特性。

图18是根据本发明的第十六实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图18，考虑晶体管N5和晶体管N10的连接顺序，根据本发明的第十六实施例的半导体电路16不同于图17中示出的半导体电路15。换句话说，与晶体管N5的源极和晶体管N10的漏极连接的上述半导体电路15中不同，在根据本实施例的半导体电路16中，晶体管N5的漏极和晶体管N10的源极连接。

图19是根据本发明的第十七实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图19，考虑第三电路30配置，根据本发明的第十七实施例的半导体电路17不同于图17中示出的半导体电路15。

详细地，虽然半导体电路15的第三电路30包括连接到晶体管NR2的晶体管N3和晶体管N4，但是半导体电路17的第三电路30可包括连接到晶体管NR2的晶体管N41和连接到晶体管N3的晶体管N42。换句话说，半导体电路15的第三电路30的晶体管N4可被实现为分离成半导体电路17的第三电路30的晶体管N41和晶体管N42。这里，晶体管N41可针对时钟信号CK的电压电平被门控，并可将反馈节点FB的电压电平保持在地电压。

图20是根据本发明的第十八实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图20，考虑晶体管N3和晶体管N42的连接顺序，根据本发明的第十八实施例的半导体电路18不同于图19中示出的半导体电路17。换句话说，与图19中示出的晶体管N3的源极和晶体管N42的漏极连接的上述半导体电路17不同，在根据本实施例的半导体电路18中，晶体管N3的漏极和晶体管N42的源极连接。

图21是根据本发明的第十九实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图21，考虑晶体管N9和晶体管N41的连接顺序，根据本发明的第十九实施例的半导体电路19不同于图19中示出的半导体电路17。换句话说，与图19中示出的晶体管N9的源极连接到晶体管NR2并且晶体管N41的漏极连接到晶体管NR2的上述半导体电路17不同，在根据本实施例的半导体电路19中，晶体管N9的漏极连接到晶体管NR2的源极并且晶体管NR2的漏极连接到晶体管N41的源极。

图22是根据本发明的第二十实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图22，根据本发明的第二十实施例的半导体电路20修改自图19中示出的上述半导体电路17，使得晶体管N5和晶体管N42合并。也就是说，半导体电路20的晶体管N5可执行半导体电路17的晶体管N5和晶体管N42的功能。如果半导体电路以此方式连接，则使用所述半导体电路制造的半导体装置可具有减小的尺寸。

图23是根据本发明的第二十一实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图23，考虑锁存器40的配置，根据本发明的第二十一实施例的半导体电路23可不同于图7中示出的半导体电路5。

详细地，与上述半导体电路5中不同，在半导体电路23的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图24是根据本发明的第二十二实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图24，考虑锁存器40的配置，根据本发明的第二十二实施例的半导体电路24可不同于图8中示出的半导体电路6。

详细地，与上述半导体电路6中不同，在半导体电路24的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图25是根据本发明的第二十三实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图25，考虑锁存器40的配置，根据本发明的第二十三实施例的半导体电路25可不同于图13中示出的半导体电路11。

详细地，与上述半导体电路11中不同，在半导体电路25的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图26是根据本发明的第二十四实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图26，考虑锁存器40的配置，根据本发明的第二十四实施例的半导体电路26可不同于图14中示出的半导体电路12。

详细地，与上述半导体电路12中不同，在半导体电路26的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图27是根据本发明的第二十五实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图27，考虑锁存器40的配置，根据本发明的第二十五实施例的半导体电路27可不同于图15中示出的半导体电路13。

详细地，与上述半导体电路12中不同，在半导体电路27的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图28是根据本发明的第二十六实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图28，考虑锁存器40的配置，根据本发明的第二十六实施例的半导体电路28可不同于图16中示出的半导体电路14。

详细地，与上述半导体电路14中不同，在半导体电路28的锁存器40中包括的晶体管N6可连接到晶体管N7，但不会连接到晶体管N10。换句话说，晶体管N6的漏极可连接到晶体管N7的源极，但不会连接到晶体管N10的源极。

图29A是根据本发明的第二十七实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图29A，根据本发明的第二十七实施例的半导体电路29a修改自图25中示出的上述半导体电路25，使得半导体电路29a具有与图20中示出的半导体电路18相同的配置。

详细地，如图29A中所示，在半导体电路(图25的25)的第三电路30中包括的晶体管N4可被实现为分离为晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序可改变。

以此方式，如果针对时钟信号CK的电压电平被门控的晶体管(图25的N4)被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序被改变，则由于晶体管N3的栅极-源极电容而导致的影响反馈节点FB的耦合噪声可被有利地减小。

针对时钟信号CK的电压电平被门控的晶体管N41可将反馈节点FB下拉到地电压，针对反馈节点FB的电压电平被门控的晶体管N3可将锁存器输入节点ZZ下拉到地电压，并且针对时钟信号CK的电压电平被门控的第三晶体管N42可将晶体管N3连接到锁存器输入节点ZZ。

同时，半导体电路29a的锁存器40可包括晶体管P4、晶体管N10、晶体管N5、晶体管N6、晶体管N7、晶体管P5和晶体管P6，其中，晶体管P4针对锁存器输入节点ZZ的电压电平被门控并将反相输出节点QN上拉到电源电压VDD，晶体管N10针对反馈节点FB的反相电压电平被门控并将反相输出节点QN下拉到第二电压，晶体管N5针对时钟信号CK的电压电平被门控并将晶体管N10连接到反相输出节点QN，晶体管N6针对锁存器输入节点ZZ的电压电平被门控并将反相输出节点QN下拉到地电压，晶体管N7针对反相输出节点QN的反相电压电平被门控并将晶体管N6连接到反相输出节点QN，晶体管P5针对反相输出节点QN的反相电压电平被门控并将反相输出节点QN上拉到电源电压VDD，晶体管P6针对时钟信号CK的电压电平被门控并将晶体管P5连接到反相输出节点QN。

这里，晶体管P4至P6、N5至N7和N10可用于基于时钟信号CK的电压电平和反馈节点FB的电压电平使锁存器输入节点ZZ的电压电平反相以将反相电压电平传输到反相输出节点QN。

在本发明的一些实施例中，晶体管N5至N7和N10可包括例如NMOS晶体管，晶体管P4至P6可包括例如PMOS晶体管，但是本发明的各方面不限于此。

图29B是根据本发明的第二十八实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图29B，根据本发明的第二十八实施例的半导体电路29b修改自图27中示出的上述半导体电路27，使得半导体电路29b具有与图20中示出的半导体电路18相同的配置。

详细地，如图29B中所示，在半导体电路(图27的27)的第三电路30中包括的晶体管N4可被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序可被改变。

以此方式，如果针对时钟信号CK的电压电平被门控的晶体管(图27的N4)被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序被改变，则由于晶体管N3的栅极-源极电容而导致的影响反馈节点FB的耦合噪声可被有利地减小。

图30A是根据本发明的第二十九实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图30A，根据本发明的第二十九实施例的半导体电路30a修改自在图28中示出的上述半导体电路28，使得半导体电路30a具有与图20中示出的半导体电路18相同的配置。

详细地，如图30A所示，在半导体电路(图28的28)的第三电路30中包括的晶体管N4可被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序可被改变。

以此方式，如果针对时钟信号CK的电压电平被门控的晶体管(图28的N4)被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序被改变，则由于晶体管N3的栅极-源极电容而导致的影响反馈节点FB的耦合噪声可被有利地减小。

图30B是根据本发明的第三十实施例的半导体电路的电路示图。以下描述将专注于本实施例和先前实施例之间的差异。

参照图30B，根据本发明的第三十实施例的半导体电路30b被修改为使得图2中示出的上述半导体电路1被时钟门控电路替换。

详细地，在半导体电路30b中，第一电路10还可包括NOR门(GCG)，其中，NOR门(GCG)接收作为第一输入的使能信号E和作为第二输入的扫描使能信号SE。

另外，在半导体电路30b中，与图20中示出的半导体电路18相同，可修改第三电路30。

详细地，如图30B中所示，在半导体电路(图2的1)的第三电路30中包括的晶体管N4可被实现为分离成晶体管N41和晶体管N42，并且晶体管N3和晶体管N42的连接顺序可被改变。

同时，如图30B中所示，半导体电路(图2的1)的锁存器40可被修改为具有包括晶体管P30和晶体管N30的反相器的配置。

如果第一电平H的使能信号E作为控制信号被施加到半导体电路30b，则半导体电路30b可执行时钟门控操作。换句话说，与时钟信号CK同步的时钟信号可输出到半导体电路30b的输出节点ECK。

同时，如果第二电平L的使能信号E作为控制信号被施加到半导体电路30b，则半导体电路30b可根据扫描使能信号SE的电压电平执行时钟门控操作。换句话说，如果第一电平H的扫描使能信号SE被施加到半导体电路30b，则与时钟信号CK同步的时钟信号可输出到输出节点ECK。

图31是包括根据本发明的实施例的半导体电路的SoC系统的电路示图。

参照图31，SoC系统1000包括应用处理器1001和DRAM 1060。

应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外设电路1050。

中央处理单元1010可执行驱动SoC系统1000所需的操作。在本发明的一些实施例中，中央处理单元1010可被配置为包括多个核的多核环境。

多媒体系统1020可被用于在SoC系统能够1000中执行多种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统和后处理器。

总线1030可被用于在中央处理单元1010、多媒体系统1020、存储器系统1040和外设电路1050之间执行数据通信。在本发明的一些实施例中，总线1030可具有多层结构。详细地，总线1030的示例可包括多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)，但是本发明的各方面不限于此。

存储器系统1040可通过将AP 1001连接到外部存储器(例如，DRAM 1060)来提供高速操作所必需的环境。在本发明的一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的单独的控制器(例如，DRAM控制器)。

外设电路1050可提供将SoC系统1000流畅地连接到外部装置(例如，主板)所必需的环境。因此，外设电路1050可包括使连接到SoC系统1000的外部装置能够被兼容地使用的各种接口。

DRAM 1060可用作操作AP 1001所需的工作存储器。在本发明的一些实施例中，如图所示，DRAM 1060可布置在AP 1001的外部。详细地，可以以层叠封装(PoP)的形式将DRAM 1060和AP 1001进行封装。

SoC系统1000的至少一个组件可采用根据本发明的实施例的上述半导体电路1至30b之一。

图32是包括根据本发明的实施例的半导体电路的电子系统的框图。

参照图32，根据本发明的实施例的电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O 1120、存储器装置1130和/或接口1140可通过总线1150彼此连接。总线1150相应于数据移动的路径。

控制器1110可包括以下项中的至少一个：微处理器、数字信号处理器、微控制器和能够实现与这些元件的功能类似的功能的逻辑元件。I/O 1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送到通信网络或从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可包括天线或有线/无线收发器等。

虽然未示出，但是电子系统1000还可包括作为用于提高控制器1110的操作的工作存储器的高速DRAM和/或SRAM。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的任何类型的电子装置。

电子系统1100的至少一个组件可采用根据本发明的实施例的半导体电路1至30b之一。

图33至图35示出可应用根据本发明的实施例的半导体电路的示例性半导体系统。图33示出根据本发明的实施例的半导体系统被应用于平板PC 1200的应用示例，图34示出根据本发明的实施例的半导体系统被应用于笔记本计算机1300的应用示例，图35示出根据本发明的实施例的半导体系统被应用于智能电话1400的应用示例。根据本发明的实施例的半导体电路1至30b中的至少一个半导体电路可被应用于平板PC 1200、笔记本计算机1300和智能电话1400。

另外，根据本发明的实施例的半导体装置对于本领域技术人员将是明显的。也就是说，在示出的实施例中，平板PC 1200、笔记本计算机1300和智能电话1400被示出为示例性半导体系统，但是本发明的各方面不限于此。在本发明的一些实施例中，可按照计算机、超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑匣子、数码相机、3维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等来实现半导体系统。

虽然已参照本发明的示例性实施例具体示出和描述了半发明，但是本领域不同技术人员将理解，可在不脱离由权利要求限定的本发明的精神和范围的情况下，在形式和细节上做出各种改变。因此，理想的是，本实施例在所有方面被认为是说明性的而不是限制性的，参考权利要求而不是以上的描述来示出本发明的范围。

Claims (20)

1.一种根据被供应的控制信号执行不同操作的半导体电路，所述半导体电路包括：

第一电路，基于输入数据的电压电平、锁存器输入节点的电压电平和时钟信号的电压电平来确定反馈节点的电压电平；

第二电路，基于时钟信号的电压电平对锁存器输入节点预充电；

第三电路，基于反馈节点的电压电平和时钟信号的电压电平下拉锁存器输入节点；

锁存器，基于时钟信号的电压电平和锁存器输入节点的电压电平来输出输出数据；

控制电路，被包括在第一电路至第三电路和锁存器中的至少一个中，并接收控制信号，

其中，锁存器包括第一晶体管、第二晶体管和第三晶体管，其中，第一晶体管针对锁存器输入节点的电压电平被门控并上拉输出节点，第二晶体管针对锁存器输入节点的电压电平被门控并下拉输出节点，第三晶体管被串联连接到第二晶体管，针对时钟信号的电压电平被门控并下拉输出节点。

2.如权利要求1所述的半导体电路，其中，所述控制信号包括复位信号，其中，当复位信号被激活时，所述输出数据的电压电平被保持在第二电平，当复位信号被去激活时，所述输出数据的电压电平根据所述输入数据的电压电平被确定。

3.如权利要求2所述的半导体电路，其中，控制电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管以及在锁存器中包括的NOR门。

4.如权利要求2所述的半导体电路，还包括：保持器电路，将反馈节点的电压电平保持在第二电平，其中，控制电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管和在保持器电路中包括的NOR门。

5.如权利要求1所述的半导体电路，其中，所述控制信号包括设置信号，其中，当设置信号被激活时，所述输出数据的电压电平被保持在第一电平，当设置信号被去激活时，所述输出数据的电压电平根据所述输入数据的电压电平被确定。

6.如权利要求5所述的半导体电路，其中，控制电路包括在第一电路中包括的晶体管和在锁存器中包括的NAND门。

7.如权利要求1所述的半导体电路，其中，所述控制信号包括扫描信号，其中，当扫描信号的电压电平是第一电平时，所述输出数据的电压电平根据扫描输入信号的电压电平被确定，当扫描信号的电压电平是不同于第一电平的第二电平时，所述输出数据的电压电平根据所述输入数据的电压电平被确定。

8.如权利要求7所述的半导体电路，其中，控制电路包括在第一电路中包括的多个晶体管。

9.如权利要求8所述的半导体电路，其中，控制电路还包括复位电路，并且复位电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管和在锁存器中包括的NOR门。

10.如权利要求8所述的半导体电路，还包括：保持器电路，将反馈节点的电压电平保持在第二电平，其中，控制电路还包括复位电路，并且复位电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管和在保持器电路中包括的NOR门。

11.如权利要求8所述的半导体电路，其中，控制电路还包括设置电路，并且设置电路包括在第一电路中包括的晶体管和在锁存器中包括的NAND门。

12.如权利要求1所述的半导体电路，还包括：保持器电路，将反馈节点的电压电平保持在第二电平，其中，锁存器包括当保持器电路中包括的晶体管导通时一起导通的晶体管。

13.如权利要求12所述的半导体电路，其中，控制电路包括复位电路，并且复位电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管和在锁存器中包括的NOR门。

14.如权利要求12所述的半导体电路，其中，控制电路包括复位电路，并且复位电路包括在第二电路中包括的晶体管、在第三电路中包括的晶体管和在保持器中包括的NOR门。

15.如权利要求12所述的半导体电路，其中，控制电路还包括设置电路，并且设置电路包括在第一电路中包括的晶体管和在锁存器中包括的NAND门。

16.一种根据被供应的控制信号执行不同操作的半导体电路，所述半导体电路包括：

第一电路，包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，第一晶体管针对输入数据的电压电平被门控并提供电源电压，第二晶体管针对时钟信号的电压电平被门控并将第一晶体管的输出传输到反馈节点，第三晶体管针对所述输入数据的电压电平被门控并提供地电压，第四晶体管针对锁存器输入节点的电压电平被门控并将第三晶体管的输出传输到反馈节点；

第二电路，包括第五晶体管，其中，第五晶体管针对时钟信号的电压电平被门控并将电源电压传输到锁存器输入节点；

第三电路，包括第六晶体管和第七晶体管，其中，第六晶体管针对时钟信号的电压电平被门控并提供地电压，第七晶体管针对反馈节点的电压电平被门控并将第六晶体管的输出传输到锁存器输入节点；

锁存器，基于时钟信号的电压电平和锁存器输入节点的电压电平来输出输出数据；

控制电路，被包括在第一电路至第三电路和锁存器中的至少一个中，并接收控制信号。

17.如权利要求16所述的半导体电路，其中，所述控制信号包括复位信号，并且控制电路包括第八晶体管、第九晶体管、第十晶体管和NOR门，其中，第八晶体管包括在第二电路中并针对复位信号被门控以将电源电压传输到第五晶体管，第九晶体管包括在第三电路中并针对复位信号被门控以将地电压传输到锁存器输入节点，第十晶体管包括在第三电路中并针对复位信号的反相信号被门控以将第六晶体管的输出传输到反馈节点，NOR门包括在锁存器中并接收作为第一输入的输出数据的电压电平的反相电压电平和作为第二输入的复位信号。

18.一种操作根据被供应的控制信号执行不同操作的半导体电路的方法，所述方法包括：

当控制信号的电压电平是第一电平时，基于时钟信号的电压电平和输入数据的电压电平来确定反馈节点的电压电平；

基于时钟信号的电压电平和反馈节点的电压电平来确定锁存器输入节点的电压电平；

根据与时钟信号同步的锁存器输入节点的电压电平来输出输出数据；

当控制信号的电压电平是不同于第一电平的第二电平时，将被确定的电压电平输出为输出数据。

19.一种根据被供应的控制信号执行不同操作的半导体电路，所述半导体电路包括：

第一电路，基于输入数据的电压电平、锁存器输入节点的电压电平和时钟信号的电压电平中的至少一个来确定反馈节点的电压电平；

第二电路，基于时钟信号的电压电平将锁存器输入节点预充电至第一电压；

第三电路，基于反馈节点的电压电平和时钟信号的电压电平将锁存器输入节点下拉至第二电压；

控制电路，被包括在第一电路至第三电路中的至少一个中，并接收控制信号，

其中，第三电路包括第一晶体管至第三晶体管，其中，第一晶体管针对时钟信号的电压电平被门控并将反馈节点保持在第二电压，第二晶体管针对反馈节点的电压电平被门控并将锁存器输入节点下拉到第二电压，第三晶体管针对时钟信号的电压电平被门控并连接第二晶体管和锁存器输入节点。

20.一种半导体电路，包括：

第一晶体管，针对第一节点的电压电平被门控并将第二节点上拉到第一电压；

第二晶体管，针对第三节点的电压电平被门控并将第二节点下拉到第二电压；

第三晶体管，被串联连接到第二晶体管，针对时钟信号的电压电平被门控并下拉第二节点；

第四晶体管，针对第一节点的电压电平被门控并将第二节点保持在第二电压；

第五晶体管，被串联连接到第四晶体管，针对第二节点的反相电压电平被门控并将第二节点保持在第二电压；

第六晶体管，针对第二节点的反相电压电平被门控并将第二节点保持在第一电压；

第七晶体管，被串联连接到第六晶体管，针对时钟信号的电压电平被门控并将第二节点保持在第一电压。