JP2015149706A - 半導体回路及びその動作方法 - Google Patents

Abstract

【課題】半導体回路及びその動作方法を提供する。【解決手段】フィードバックノードの電圧レベルを決定する第１回路、ラッチ入力ノードをプリチャージする第２回路、フィードバックノードの電圧レベルとクロック信号の電圧レベルに基づいてラッチ入力ノードをプルダウンさせる第３回路、クロック信号の電圧レベルとラッチ入力ノードの電圧レベルに基づいて出力するラッチと、第１ないし第３回路とラッチのうち少なくとも一つに含まれ、制御信号を提供される制御回路を含み、ラッチは、ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップさせる第１トランジスタと、フィードバックノードの反転した電圧レベルにゲーティングされ、出力ノードをプルダウンさせる第２トランジスタと、第２トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて出力ノードをプルダウンさせる第３トランジスタを含む。【選択図】図１

Description

本発明は、半導体回路及びその動作方法に関する。

半導体装置の一つであるフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）は、クロック信号に応答して入力されたデータを保存し、これを順次に伝達する機能を有する。
従来のマスター−スレーブ（ｍａｓｔｅｒ−ｓｌａｖｅ）フリップフロップは、小面積と低消費電力であるため、広く使用されているが、データ−出力レイテンシ（ｄａｔａ−ｔｏ−ｏｕｔｐｕｔ ｌａｔｅｎｃｙ）のため、マスター−スレーブフリップフロップを高速動作チップに使用することには限界がある。したがって、高速動作に適合し、かつ消費電力が低減された高速−低消費電力フリップフロップに関する研究が行われている。

米国特許公開第２００２／００７５０５３号公報

本発明が解決しようとする技術的課題は、高速で動作が可能であり、かつつ消費電力が低減された半導体回路を提供することにある。

本発明が解決しようとする技術的課題は、高速で動作が可能であり、つ消費電力が低減された半導体回路の動作方法を提供することにある。

本発明の技術的課題は、上述の技術的課題に制限されず、上述以外の他の技術的課題は次の記載から当業者に明確に理解できるであろう。

前記技術的課題を達成するための本発明の一実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルに基づいてフィードバックノードの電圧レベルを決定する第１回路、クロック信号の電圧レベルに基づいてラッチ入力ノードをプリチャージ（ｐｒｅ ｃｈａｒｇｅ）する第２回路、フィードバックノードの電圧レベルとクロック信号の電圧レベルに基づいてラッチ入力ノードをプルダウン（ｐｕｌｌ ｄｏｗｎ）させる第３回路、クロック信号の電圧レベルとラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、第１ないし第３回路とラッチのうち少なくとも一つに含まれ、制御信号を提供される制御回路を含み、ラッチは、ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップ（ｐｕｌｌ ｕｐ）させる第１トランジスタと、フィードバックノードの反転した電圧レベルにゲーティングされて出力ノードをプルダウンさせる第２トランジスタと、第２トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて出力ノードをプルダウンさせる第３トランジスタとを含む。

本発明のいくつかの実施形態で、前記制御信号はリセット（ｒｅｓｅｔ）信号を含み、前記リセット信号が活性化（ａｃｔｉｖａｔｅｄ）される場合、前記出力データの電圧レベルは第２レベルに維持され、前記リセット信号が非活性化（ｉｎａｃｔｉｖａｔｅｄ）される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。

本発明のいくつかの実施形態で、前記制御回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記ラッチに含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、前記制御回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記キーパー回路に含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御信号はセット（ｓｅｔ）信号を含み、前記セット信号が活性化される場合、前記出力データの電圧レベルは前記第１レベルに維持され、前記セット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。

本発明のいくつかの実施形態で、前記制御回路は、前記第１回路に含まれるトランジスタと、前記ラッチに含まれるＮＡＮＤゲートとを含む。

本発明のいくつかの実施形態で、前記制御信号はスキャン（ｓｃａｎ）信号を含み、前記スキャン信号の電圧レベルが第１レベルである場合、前記出力データの電圧レベルはスキャン入力信号の電圧レベルに応じて決定され、前記スキャン信号の電圧レベルが前記第１レベルと異なる第２レベルである場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。

本発明のいくつかの実施形態で、前記制御回路は、前記第１回路に含まれる複数のトランジスタを含む。

本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記ラッチに含まれるＮＯＲゲートを含む。

本発明のいくつかの実施形態で、前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記キーパー回路に含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御回路はセット回路をさらに含み、前記セット回路は、前記第１回路に含まれるトランジスタと、前記ラッチに含まれるＮＡＮＤゲートとを含む。

本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、前記ラッチは前記キーパー回路に含まれたトランジスタがターンオンされる場合のようにターンオンされるトランジスタを含む。

本発明のいくつかの実施形態で、前記制御回路はリセット回路を含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記ラッチに含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、前記制御回路はリセット回路を含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記キーパー回路に含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御回路はセット回路を含み、前記セット回路は、前記第１回路に含まれるトランジスタと、前記ラッチに含まれるＮＡＮＤゲートとを含む。

本発明のいくつかの実施形態で、前記制御回路はスキャン回路を含み、前記スキャン回路は、前記第１回路に含まれる複数のトランジスタを含む。

本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記ラッチに含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第２回路に含まれるトランジスタと、前記第３回路に含まれるトランジスタと、前記キーパー回路に含まれるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御回路はセット回路をさらに含み、前記セット回路は、前記第１回路に含まれるトランジスタと、前記ラッチに含まれるＮＡＮＤゲートとを含む。

本発明のいくつかの実施形態で、前記半導体回路は、前記ラッチ入力ノードまたは前記フィードバックノードの電圧レベルを第１レベルに維持する第１キーパー回路と、前記フィードバックノードの電圧レベルを第２レベルに維持する第２キーパー回路とをさらに含む。

前記技術的課題を達成するための本発明の他の実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベルにゲーティング（ｇａｔｉｎｇ）され、電源電圧を提供する第１トランジスタと、クロック信号の電圧レベルにゲーティングされ、前記第１トランジスタの出力をフィードバックノードに伝達する第２トランジスタと、前記入力データの電圧レベルにゲーティングされ、接地電圧を提供する第３トランジスタと、ラッチ入力ノードの電圧レベルにゲーティングされ、前記第３トランジスタの出力を前記フィードバックノードに伝達する第４トランジスタを含む第１回路と、前記クロック信号の電圧レベルにゲーティングされ、前記電源電圧を前記ラッチ入力ノードに伝達する第５トランジスタを含む第２回路と、前記クロック信号の電圧レベルにゲーティングされ、前記接地電圧を提供する第６トランジスタと、前記フィードバックノードの電圧レベルにゲーティングされ、前記第６トランジスタの出力を前記ラッチ入力ノードに伝達する第７トランジスタを含む第３回路と、前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、前記第１ないし第３回路と前記ラッチのうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含む。

本発明のいくつかの実施形態で、前記制御信号はリセット信号を含み、前記制御回路は、前記第２回路に含まれ、前記リセット信号にゲーティングされ、前記電源電圧を前記第５トランジスタに伝達する第８トランジスタと、前記第３回路に含まれ、前記リセット信号にゲーティングされ、前記接地電圧を前記ラッチ入力ノードに伝達する第９トランジスタと、前記第３回路に含まれ、反転した（ｉｎｖｅｒｔｅｄ）前記リセット信号にゲーティングされ、前記第６トランジスタの出力を前記フィードバックノードに伝達する第１０トランジスタと、前記ラッチに含まれ、第１入力により反転した前記出力データの電圧レベルを提供され、第２入力により前記リセット信号を提供されるＮＯＲゲートとを含む。

本発明のいくつかの実施形態で、前記制御信号はセット信号を含み、前記制御回路は、前記第１回路に含まれ、前記セット信号にゲーティングされて前記第２トランジスタと前記フィードバックノードを連結する第８トランジスタと、前記第１回路に含まれ、前記セット信号にゲーティングされて前記フィードバックノードと前記接地電圧を連結する第９トランジスタと、前記ラッチに含まれ、第１入力により反転した前記セット信号を提供され、第２入力により反転した前記出力データの電圧レベルを提供されるＮＡＮＤゲートとを含む。

本発明のいくつかの実施形態で、前記制御信号はスキャン信号を含み、前記制御回路は、前記第１回路に含まれ、前記スキャン信号にゲーティングされ、前記電源電圧を前記第１トランジスタに提供する第８トランジスタと、前記第１回路に含まれ、スキャン入力信号にゲーティングされて前記電源電圧を提供する第９トランジスタと、前記第１回路に含まれ、反転した前記スキャン信号にゲーティングされ、前記第９トランジスタの出力を前記第２トランジスタに伝達する第１０トランジスタと、前記第１回路に含まれ、反転した前記スキャン信号にゲーティングされて前記接地電圧を前記第３トランジスタに伝達する第１１トランジスタと、前記第１回路に含まれ、前記スキャン信号にゲーティングされて前記接地電圧を提供する第１２トランジスタと、前記第１回路に含まれ、前記スキャン入力信号にゲーティングされて前記第１２トランジスタの出力を前記第４トランジスタに伝達する第１３トランジスタとを含む。

前記技術的課題を達成するための本発明のまた他の実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルのうち少なくとも一つに基づいてフィードバックノードの電圧レベルを決定する第１回路と、前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第１電圧にプリチャージ（ｐｒｅ ｃｈａｒｇｅ）する第２回路と、前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第２電圧にプルダウン（ｐｕｌｌ ｄｏｗｎ）させる第３回路と、前記第１ないし第３回路のうち少なくとも一つに含まれ、前記制御信号を提供される制御回路を含み、前記第３回路は第１ないし第３トランジスタを含み、前記第１トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記フィードバックノードを前記第２電圧に維持させ、前記第２トランジスタは、前記フィードバックノードの電圧レベルにゲーティングされて前記ラッチ入力ノードを前記第２電圧にプルダウンさせ、前記第３トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記第３トランジスタと前記ラッチ入力ノードとを接続させる。

本発明のいくつかの実施形態で、前記制御信号はイネーブル信号とスキャンイネーブル信号を含み、前記制御回路は、前記第１回路に含まれ、第１入力により前記イネーブル信号を提供され、第２入力により前記スキャンイネーブル信号を提供されるＮＯＲゲートを含む。

前記技術的課題を達成するための本発明のまた他の実施形態による半導体回路は、第１ノードの電圧レベルにゲーティングされて第２ノードを第１電圧にプルアップ（ｐｕｌｌ ｕｐ）させる第１トランジスタと、第３ノードの電圧レベルにゲーティングされて前記第２ノードを第２電圧にプルダウン（ｐｕｌｌ ｄｏｗｎ）させる第２トランジスタと、前記第２トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて前記第２ノードをプルダウンさせる第３トランジスタと、前記第１ノードの電圧レベルにゲーティングされて第２ノードを前記第２電圧に維持させる第４トランジスタと、前記第４トランジスタと直列連結され、前記第２ノードの反転した電圧レベルにゲーティングされて前記第２ノードを前記第２電圧に維持させる第５トランジスタと、前記第２ノードの反転した電圧レベルにゲーティングされて前記第２ノードを前記第１電圧に維持させる第６トランジスタと、前記第６トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記第２ノードを前記第１電圧に維持させる第７トランジスタとを含む。

本発明のいくつかの実施形態で、前記第１ないし第７トランジスタは、前記クロック信号の電圧レベルと前記第３ノードの電圧レベルに基づいて前記第１ノードの電圧レベルを反転させて前記第２ノードへの伝達に利用され得る。

本発明のいくつかの実施形態で、前記第２ないし第５トランジスタはＮＭＯＳトランジスタを含み、前記第１トランジスタと、第６トランジスタと、第７トランジスタはＰＭＯＳトランジスタとを含み得る。

前記他の技術的課題を達成するための本発明の一実施形態による半導体回路の動作方法は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、前記制御信号の電圧レベルが第１レベルである場合、クロック信号と入力データの電圧レベルに基づいてフィードバックノードの電圧レベルを決定し、前記クロック信号と前記フィードバックノードの電圧レベルに基づいて前記ラッチ入力ノードの電圧レベルを決定し、前記クロック信号に同期され、前記ラッチ入力ノードの電圧レベルに応じて出力データを出力し、前記制御信号の電圧レベルが前記第１レベルと異なる第２レベルである場合、予め決定された前記出力データを出力することを含む。

その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。

本発明の第１実施形態による半導体回路を示す回路図。 本発明の第１実施形態による半導体回路の動作を説明するための図。 本発明の第１実施形態による半導体回路の動作を説明するための図。 本発明の第２実施形態による半導体回路を示す回路図。 本発明の第３実施形態による半導体回路を示す回路図。 本発明の第４実施形態による半導体回路を示す回路図。 本発明の第５実施形態による半導体回路を示す回路図。 本発明の第６実施形態による半導体回路を示す回路図。 本発明の第７実施形態による半導体回路を示す回路図。 本発明の第８実施形態による半導体回路を示す回路図。 本発明の第９実施形態による半導体回路を示す回路図。 本発明の第１０実施形態による半導体回路を示す回路図。 本発明の第１１実施形態による半導体回路を示す回路図。 本発明の第１２実施形態による半導体回路を示す回路図。 本発明の第１３実施形態による半導体回路を示す回路図。 本発明の第１４実施形態による半導体回路を示す回路図。 本発明の第１５実施形態による半導体回路を示す回路図。 本発明の第１６実施形態による半導体回路を示す回路図。 本発明の第１７実施形態による半導体回路を示す回路図。 本発明の第１８実施形態による半導体回路を示す回路図。 本発明の第１９実施形態による半導体回路を示す回路図。 本発明の第２０実施形態による半導体回路を示す回路図。 本発明の第２１実施形態による半導体回路を示す回路図。 本発明の第２２実施形態による半導体回路を示す回路図。 本発明の第２３実施形態による半導体回路を示す回路図。 本発明の第２４実施形態による半導体回路を示す回路図。 本発明の第２５実施形態による半導体回路を示す回路図。 本発明の第２６実施形態による半導体回路を示す回路図。 本発明の第２７実施形態による半導体回路を示す回路図。 本発明の第２８実施形態による半導体回路を示す回路図。 本発明の第２９実施形態による半導体回路を示す回路図。 本発明の第３０実施形態による半導体回路を示す回路図。 本発明の実施形態による半導体回路を含むＳｏＣシステムのブロック図。 本発明の実施形態による半導体回路を含む電子システムのブロック図。 本発明のいくつかの実施形態による半導体回路を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体回路を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体回路を適用できる例示的な半導体システム。

本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲によってのみ定義される。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「及び／または」は、言及されたアイテムの各々及び一つ以上のすべての組合せを含む。

一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは中間に他の素子を介在しないことを示す。

本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数形は文句で特に言及しない限り複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。

第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることは勿論である。

他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈してはならない。

図１は、本発明の第１実施形態による半導体回路を示す回路図である。

図１を参照すると、半導体回路１は、第１回路１０、第２回路２０、第３回路３０、ラッチ４０、第１キーパー回路５０、第２キーパー回路６０、及び制御回路（ＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２）を含む。

第１回路１０は、入力データＤの電圧レベル、ラッチ入力ノードＺＺの電圧レベル及びクロック信号ＣＫの電圧レベルに基づいてフィードバックノードＦＢの電圧レベルを決定する。

このような第１回路１０は、図面に示すように、入力データＤの電圧レベルにゲーティング（ｇａｔｉｎｇ）され、電源電圧ＶＤＤを提供するトランジスタＰ１と、クロック信号ＣＫの電圧レベルにゲーティングされ、トランジスタＰ１の出力をフィードバックノードＦＢに伝達するトランジスタＰ２と、入力データＤの電圧レベルにゲーティングされ、接地電圧を提供するトランジスタＮ２と、ラッチ入力ノードＺＺの電圧レベルにゲーティングされてトランジスタＮ２の出力をフィードバックノードＦＢに伝達するトランジスタＮ１を含み得る。

本実施形態で、トランジスタ（Ｐ１、Ｐ２、Ｎ１、Ｎ２）は示すように電源電圧ＶＤＤと接地電圧との間に直列連結され得るが、本発明はこれに制限されない。また、一部のトランジスタ（Ｐ１、Ｐ２）は例えば、ＰＭＯＳトランジスタで構成され、残りのトランジスタ（Ｎ１、Ｎ２）は例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

第２回路２０は、クロック信号ＣＫの電圧レベルに基づいてラッチ入力ノードＺＺをプリチャージ（ｐｒｅ ｃｈａｒｇｅ）することができる。

このような第２回路２０は、クロック信号ＣＫの電圧レベルにゲーティングされてトランジスタＮＲ１から提供された電源電圧ＶＤＤをラッチ入力ノードＺＺに伝達するトランジスタＰ３を含み得る。

ここで、トランジスタＰ３は、例えば、ＰＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

第３回路３０は、フィードバックノードＦＢの電圧レベルとクロック信号ＣＫの電圧レベルに基づいてラッチ入力ノードＺＺをプルダウン（ｐｕｌｌ ｄｏｗｎ）させることができる。

このような第３回路３０は、クロック信号ＣＫの電圧レベルにゲーティングされて接地電圧を提供するトランジスタＮ４と、フィードバックノードＦＢの電圧レベルにゲーティングされ、トランジスタＮ４の出力をラッチ入力ノードＺＺに伝達するトランジスタＮ３を含み得る。

ここで、トランジスタ（Ｎ３、Ｎ４）は例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

ラッチ４０は、クロック信号ＣＫの電圧レベルとラッチ入力ノードＺＺの電圧レベルとに基づいて出力データＱを出力することができる。

詳細には、ラッチ４０は、ラッチ入力ノードＺＺの電圧レベルにゲーティングされ、電源電圧ＶＤＤを提供するトランジスタＰ４と、ラッチ入力ノードＺＺの電圧レベルにゲーティングされ、接地電圧を提供するトランジスタＮ６と、クロック信号ＣＫの電圧レベルにゲーティングされてトランジスタＮ６の出力を反転した（ｉｎｖｅｒｔｅｄ）出力ノードＱＮに伝達するトランジスタＮ５とを含み得る。ここで、トランジスタＮ６は反転した出力ノードＱＮの電圧レベルを接地電圧に維持させ得る。

またラッチ４０は、ＮＯＲゲートＧＲ２の出力にゲーティングされ、電源電圧ＶＤＤを提供するトランジスタＰ５と、クロック信号ＣＫの電圧レベルにゲーティングされてトランジスタＰ５の出力を反転した出力ノードＱＮに伝達するトランジスタＰ６と、ＮＯＲゲートＧＲ２の出力にゲーティングされてトランジスタＮ６の出力を反転した出力ノードＱＮに提供するトランジスタＮ７とを含み得る。ここで、トランジスタＰ５は反転した出力ノードＱＮの電圧レベルを電源電圧ＶＤＤに維持させ得る。

またラッチ４０は、反転した出力ノードＱＮにゲーティングされて電源電圧ＶＤＤを出力データＱとして出力するトランジスタＰ７と、反転した出力ノードＱＮにゲーティングされて接地電圧を出力データＱとして出力するトランジスタＮ８とを含み得る。

ここで、トランジスタ（Ｐ４、Ｎ５、Ｎ６）は、クロック信号ＣＫの電圧レベルに応じてラッチ入力ノードＺＺの電圧レベルをインバーティング（ｉｎｖｅｒｔｉｎｇ）して反転した出力ノードＱＮに提供するクロックに基づくインバータ（ｃｌｏｃｋ ｂａｓｅｄ ｉｎｖｅｒｔｅｒ）を構成でき、トランジスタ（Ｐ７、Ｎ８）は、反転した出力ノードＱＮの電圧レベルをインバーティングし、出力データＱとして出力するインバータを構成できるが、本発明はこれに制限されない。

一方、本実施形態で、ラッチ４０に含まれるトランジスタ（Ｐ４〜Ｐ７）は、例えば、ＰＭＯＳトランジスタで構成され、トランジスタ（Ｎ５〜Ｎ８）は例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。また、本実施形態では、ラッチ４０の構成をトランジスタ（Ｐ４〜Ｐ７）とトランジスタ（Ｎ５〜Ｎ８）を利用して図に示すように構成したが、本発明はこのような構成に制限されず、ラッチ４０の詳細な構成は必要に応じていくらでも変形できる。

制御回路（ＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２）は、提供される制御信号Ｒに応じて半導体回路１が互いに異なる動作を行うようにすることができる。

本実施形態で、制御回路（ＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２）は例えば、半導体回路１がリセット（ｒｅｓｅｔ）動作を行うようにするリセット回路であり得る。

制御回路（ＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２）は、リセット信号Ｒの電圧レベルにゲーティングされて電源電圧ＶＤＤをトランジスタＰ３に伝達するトランジスタＮＲ１と、反転したリセット信号ＲＮの電圧レベルにゲーティングされてトランジスタＮ９の出力をトランジスタＮ３に伝達するトランジスタＮＲ２と、リセット信号Ｒの電圧レベルにゲーティングされて接地電圧をラッチ入力ノードＺＺに提供するトランジスタＮＲ３と、リセット信号Ｒの電圧レベルをインバーティングし、反転したリセット信号ＲＮを出力するインバータＧＲ１と、第１入力により反転した出力ノードＱＮの電圧レベルを提供され、第２入力によりリセット信号Ｒの電圧レベルを提供され、これをＮＯＲ演算して出力するＮＯＲゲートＧＲ２とを含み得る。

本実施形態で、トランジスタＮＲ１は、例えば、ＰＭＯＳトランジスタで構成され、トランジスタ（ＮＲ２、ＮＲ３）は、例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

本実施形態で、図に示すように、トランジスタＮＲ１は第２回路２０に含まれ、トランジスタ（ＮＲ２、ＮＲ３）は第３回路３０に含まれ、ＮＯＲゲートＧＲ２はラッチ４０に含まれるように構成され得る。

第１キーパー回路５０は、ラッチ入力ノードＺＺまたはフィードバックノードＦＢの電圧レベルを第１レベル（例えば、ハイレベル、以下Ｈという）に維持させ得る。

このような第１キーパー回路５０は、フィードバックノードＦＢの電圧レベルにゲーティングされて電源電圧ＶＤＤをラッチ入力ノードＺＺに提供するトランジスタＰ８と、ラッチ入力ノードＺＺの電圧レベルにゲーティングされて電源電圧ＶＤＤをフィードバックノードＦＢに提供するトランジスタＰ９とを含み得る。

本実施形態で、第１キーパー回路５０に含まれたトランジスタ（Ｐ８、Ｐ９）は、例えば、ＰＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

第２キーパー回路６０は、フィードバックノードＦＢの電圧レベルを第２レベル（例えば、ローレベル、以下Ｌという）に維持させ得る。

このような第２キーパー回路６０は、フィードバックノードＦＢの電圧レベルをインバーティングするインバータＧ１と、インバータＧ１の出力にゲーティングされ、接地電圧をフィードバックノードＦＢに提供するトランジスタＮ９とを含み得る。

本実施形態で、第２キーパー回路６０に含まれたトランジスタＮ９は、例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

一方、本発明のいくつかの実施形態で、このような第１及び第２キーパー回路（５０、６０）は必要に応じて省略できる。すなわち、本発明は図１に示すすべての構成に制限されない。

本発明は、図１のようにフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）の動作のため、クロック信号ＣＫを使用するが、反転したクロック信号の使用を避けることによってクロック信号ＣＫの反転素子による電力消費を避けることができ、クロック信号ＣＫ及びクロック信号の反転信号の伝達のためのトランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）あるいはトライステートインバータ（ｔｒｉ−ｓｔａｔｅ ｉｎｖｅｒｔｅｒ）の使用を避けることによってトランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）及びトライステートインバータ（ｔｒｉ−ｓｔａｔｅ ｉｎｖｅｒｔｅｒ）のゲート容量（ｇａｔｅ ｃａｐａｃｉｔｏｒ）に形成される寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｓｉｔｏｒ）でクロック信号及び反転クロック信号のスイッチングによるスイッチング パワー（ｓｗｉｔｃｈｉｎｇ ｐｏｗｅｒ）の消耗を避けることができる。また、入力データＤ信号と前記クロック信号ＣＫのゲーティング（ｇａｔｉｎｇ）により形成されたフリップフロップの内部信号はデータディペンデンシ（ｄａｔａ ｄｅｐｅｎｄｅｎｃｙ）があるため、毎回スイッチングするクロック信号及び反転クロック信号を使用する回路に比べてスイッチングパワーを減少させる確率が高いと言える。したがって、クロック信号ＣＫと入力データＤと入力データＤ及びクロック信号ＣＫに基づいて生成されたデータディペンデンシ（ｄａｔａ ｄｅｐｅｎｄｅｎｃｙ）がある内部信号を使用することによってフリップフロップの性能を維持しながら低消費電力を実現できる。このような回路設計技法は、以下で説明する実施形態においても同様に適用される。

図２及び図３は、本発明の第１実施形態による半導体回路の動作を説明するための図である。

図１ないし図３を参照すると、本実施形態による半導体回路１は入力されるリセット信号Ｒの電圧レベルに応じて表１のような動作を行う。

先に、図１を参照すると、リセット信号Ｒが第２レベルＬである場合、トランジスタ（ＮＲ１、ＮＲ２）はターンオン（ｔｕｒｎ ｏｎ）され、トランジスタＮＲ３はターンオフ（ｔｕｒｎ ｏｆｆ）される。そして、この場合、ＮＯＲゲートＧＲ２は反転した出力ノードＱＮの電圧レベルを反転させて出力するインバータ機能を行う。

したがって、図１に示す回路は図２に示す回路に簡略化できる。図２を参照すると、図１のトランジスタ（ＮＲ１、ＮＲ２）の影響を受けず、トランジスタＮＲ３が除去されていることが分かる。また、図１のＮＯＲゲートＧＲ２はインバータＧ２みに代替される。

このような半導体回路１がクロック信号ＣＫに応じて入力データＤを出力データＱとして出力する過程について図３を共に参照してより詳細に説明する。

図２及び図３を参照すると、Ｔａ時点で、クロック信号ＣＫが第２レベルＬであり、入力データＤが第１レベルＨであるとき、トランジスタ（Ｐ１、Ｎ４、Ｎ５）はターンオフされ、トランジスタ（Ｐ３、Ｐ６、Ｎ２）はターンオンされる。ラッチ入力ノードＺＺの電圧レベルは第１レベルＨであるため、トランジスタＮ１はターンオンされる。したがって、フィードバックノードＦＢの電圧レベルは第２レベルＬになる。したがって、トランジスタＮ３はターンオフされ、トランジスタＰ８はターンオンされる。

ラッチ入力ノードＺＺの電圧レベルは第１レベルＨであるため、トランジスタＰ４はターンオンされる。これによって、反転した出力ノードＱＮの電圧レベルが第１レベルＨになる。そして、反転した出力ノードＱＮの電圧レベルが第１レベルＨであるため、トランジスタＮ８がターンオンされる。したがって、出力データＱの電圧レベルは第２レベルＬになる。

次に、Ｔｂ時点で、入力データＤが第２レベルＬであるとき、トランジスタＮ２はターンオフされ、トランジスタＰ１はターンオンされる。したがって、トランジスタ（Ｐ１、Ｐ２）によりフィードバックノードＦＢの電圧レベルは第１レベルＨに遷移する。したがって、トランジスタＮ３はターンオンされ、トランジスタＰ８はターンオフされる。この際、第２レベルＬを有するクロック信号ＣＫによりラッチ入力ノードＺＺの電圧レベルは第１レベルＨを維持する。したがって、反転した出力ノードＱＮの電圧レベルと出力データＱの電圧レベルは変動しない。

次に、Ｔｃ時点で、クロック信号ＣＫが第２レベルＬから第１レベルＨに遷移すると、トランジスタ（Ｐ２、Ｐ１１）はターンオフされ、トランジスタ（Ｎ４、Ｎ５）はターンオンされる。したがって、ラッチ入力ノードＺＺの電圧レベルは第１レベルＨから第２レベルＬに遷移する。このようにラッチ入力ノードＺＺの電圧レベルが第１レベルＨから第２レベルＬに遷移すると、トランジスタＰ９はターンオンされる。したがって、フィードバックノードＦＢの電圧レベルは第１レベルＨを維持する。

ラッチ入力ノードＺＺの電圧レベルは、第１レベルＨから第２レベルＬに遷移すると、ラッチ４０はクロック信号ＣＫの上昇エッジに基づいてラッチ入力ノードＺＺの電圧レベルをラッチし、これを第２レベルＬを有する出力データＱとして出力する。

詳細には、ラッチ入力ノードＺＺの電圧レベルが第１レベルＨから第２レベルＬに遷移しながらクロック信号ＣＫに上昇エッジが印加される場合、トランジスタＰ４がターンオフされ、トランジスタ（Ｎ５、Ｎ６）がターンオンされる。これによって、反転した出力ノードＱＮの電圧レベルが第１レベルＨに遷移する。これによってトランジスタ（Ｐ５、Ｐ６）がターンオンされるため、反転した出力ノードＱＮの電圧レベルは第１レベルＨを維持する。

反転した出力ノードＱＮの電圧レベルが第１レベルＨを維持すると、トランジスタＰ７はターンオフされ、トランジスタＮ８はターンオンされる。したがって、出力データＱは第２レベルＬになる。

次に、Ｔｄ時点で、入力データＤにグリッチ（ｇｌｉｔｃｈ）が発生しても、トランジスタ（Ｐ２、Ｎ１）がターンオフ状態を維持するため、グリッチはフィードバックノードＦＢの電圧レベルに影響を与えない。この際、第１キーパー回路５０に含まれたトランジスタＰ９はフィードバックノードＦＢの電圧レベルを第１レベルＨに維持させる。

次に、Ｔｅ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬに変更される。この際、トランジスタＰ３はターンオンされ、トランジスタＮ４はターンオフされる。トランジスタＰ３によりラッチ入力ノードＺＺの電圧レベルは第１レベルＨに遷移する。

この際、ラッチ入力ノードＺＺの電圧レベルが第１レベルＨに遷移しても、クロック信号ＣＫの電圧レベルが第２レベルＬであるため、トランジスタＮ５はターンオフされる。したがって、反転した出力ノードＱＮの電圧レベルと出力データＱの電圧レベルは変更されない。

一方、クロック信号ＣＫの電圧レベルが第２レベルＬに変更される場合、トランジスタＰ２はターンオンされる。したがって、フィードバックノードＦＢの電圧レベルは第１レベルＨを維持する。

しかし、グリッチによってデータ入力Ｄが第２レベルＬから第１レベルＨに遷移すると、トランジスタＰ１はターンオフされてトランジスタＮ２はターンオンされる。

トランジスタＮ１がターンオン状態を維持する間トランジスタＮ２がグリッチによってターンオンされると、フィードバックノードＦＢにはトランジスタ（Ｎ１、Ｎ２）により接地電圧が提供される。すなわち、クロック信号ＣＫの電圧レベルが第２レベルＬであるとき、データ入力Ｄに含まれたグリッチはフィードバックノードＦＢの電圧レベルに影響を与える。

クロック信号ＣＫの電圧レベルが第１レベルＨであるとき（例えば、Ｔｄ時点で）、フィードバックノードＦＢの電圧レベルはデータ入力Ｄに同期されないが、クロック信号ＣＫの電圧レベルが第２レベルＬであるとき（例えば、Ｔｅ時点で）、フィードバックノードＦＢの電圧レベルはデータ入力Ｄに同期される。

次に、Ｔｆ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬから第１レベルＨに遷移すると、ラッチ入力ノードＺＺの電圧レベルはトランジスタ（Ｎ３、Ｎ４）を介して第２レベルＬに遷移する。しかし、反転した出力ノードＱＮの電圧レベルはトランジスタＰ４がターンオンされ、第１レベルＨを維持する。これによって、出力データＱの電圧レベルも第２レベルＬを維持する。

一方、フィードバックノードＦＢの電圧レベルはトランジスタＰ９により第１レベルＨを維持する。

次に、Ｔｇ時点での半導体回路１の動作は前述したＴｄ時点での半導体回路１の動作と同一である。

次に、Ｔｈ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬである場合、トランジスタＰ３はターンオンされ、トランジスタＮ４はターンオフされる。したがって、トランジスタＰ３によりラッチ入力ノードＺＺの電圧レベルは第１レベルＨに遷移する。しかし、トランジスタＮ５がターンオフされるため、反転した出力ノードＱＮの電圧レベルは第１レベルＨを維持する。これによって、出力データＱの電圧レベルも第２レベルＬを維持する。

一方、トランジスタ（Ｐ１、Ｐ２）によりフィードバックノードＦＢの電圧レベルは第１レベルＨを維持する。

しかし、Ｔｈ時点とＴｉ時点の間で、クロック信号ＣＫの電圧レベルが第２レベルＬを維持する間、入力データＤの電圧レベルが第２レベルＬから第１レベルＨに遷移すると、トランジスタＰ１はターンオフされてトランジスタＮ２はターンオンされる。

したがって、トランジスタ（Ｎ１、Ｎ２）によりフィードバックノードＦＢに接地電圧が提供される。したがって、フィードバックノードＦＢの電圧レベルは第１レベルＨから第２レベルＬに遷移する。このようにフィードバックノードＦＢの電圧レベルが第２レベルＬに遷移すると、トランジスタＮ３はターンオフされ、トランジスタＰ８はターンオンされるため、ラッチ入力ノードＺＺの電圧レベルは第１レベルＨを維持する。

次に、Ｔｊ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬから第１レベルＨに遷移しても、トランジスタＮ３がターンオフされた状態を維持するため、ラッチ入力ノードＺＺの電圧レベルは第１レベルＨを維持する。

しかし、トランジスタ（Ｎ１、Ｎ２、Ｎ４）がターンオンされるため、フィードバックノードＦＢの電圧レベルが第２レベルＬに遷移する。この際、第２キーパー回路６０はフィードバックノードＦＢの電圧レベルを第２レベルＬに維持する。

ラッチ４０はクロック信号ＣＫの上昇エッジに応答して第１レベルＨを有するデータ入力Ｄをラッチし、第１レベルＨを有する出力データＱとして出力する。

詳細には、ラッチ入力ノードＺＺの電圧レベルが第１レベルＨであるため、トランジスタＮ６がターンオンされる。トランジスタＮ５がクロック信号ＣＫの上昇エッジに応答してターンオンされると、反転した出力ノードＱＮの電圧レベルが第２レベルＬに遷移する。そして、これによって、トランジスタＰ７がターンオンされることによって出力データＱが第１レベルＨに遷移する。

次に、Ｔｋ時点で、入力データＤにグリッチが発生しても、フィードバックノードＦＢの電圧レベルは第２キーパー回路６０により第２レベルＬを維持する。

次に、Ｔｌ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬに遷移しても、第１キーパー回路５０に含まれたトランジスタＰ８によりラッチ入力ノードＺＺの電圧レベルは第１レベルＨを維持する。そして、フィードバックノードＦＢの電圧レベルもトランジスタ（Ｎ１、Ｎ２）により第２レベルＬを維持する。

しかし、グリッチにより入力データＤの電圧レベルが第１レベルＨから第２レベルＬに遷移すると、トランジスタＮ２はターンオフされ、トランジスタＰ１はターンオンされる。したがって、トランジスタ（Ｐ１、Ｐ２）がターンオンされるため、電源電圧ＶＤＤがフィードバックノードＦＢに提供される。したがって、フィードバックノードＦＢの電圧レベルは入力データＤに含まれたグリッチの影響を受ける。

前述した内容と同様に、クロック信号ＣＫの電圧レベルが第１レベルＨであるとき（例えば、Ｔｋ時点で）、フィードバックノードＦＢの電圧レベルは入力データＤに同期されないが、クロック信号ＣＫの電圧レベルが第２レベルＬであるとき（例えば、Ｔｌ時点で）、フィードバックノードＦＢの電圧レベルは入力データＤに同期される。

次に、Ｔｍ時点で、クロック信号ＣＫの電圧レベルが第２レベルＬから第１レベルＨに遷移しても、ラッチ入力ノードＺＺの電圧レベルはトランジスタＰ８により第１レベルＨに維持され、フィードバックノードＦＢの電圧レベルもトランジスタ（Ｎ４、Ｎ９）により第２レベルＬに維持される。

ラッチ４０はクロック信号ＣＫの上昇エッジに応答して第１レベルＨを有する入力データＤをラッチし、第１レベルＨを有する出力データＱを出力する。

本実施形態による半導体装置１では、以上で説明したようにリセット信号（図１のＲ）が第２レベルＬである場合、入力データＤがフィードバックノードＦＢとラッチ入力ノードＺＺの電圧レベル変化により出力データＱとして出力される。すなわち、本実施形態による半導体装置１にはリセット信号（図１のＲ）が第２レベルＬである場合、ノーマル（ｎｏｒｍａｌ）フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）機能を行うことができる。一方、この際、図３に示すように、入力データＤは、例えば、クロック信号ＣＫの上昇エッジから一定時間遅延（Ｄ−Ｑ Ｄｅｌａｙ）した後に出力データＱとして出力される。

次に、再び図１を参照すると、リセット信号Ｒが第１レベルＨである場合、トランジスタ（ＮＲ１、ＮＲ２）はターンオフされ、トランジスタＮＲ３はターンオンされる。そして、この場合、ＮＯＲゲートＧＲ２の出力は常に第２レベルＬになる。

このようにトランジスタＮＲ３がターンオンされる場合、ラッチ入力ノードＺＺの電圧レベルは常に第２レベルＬを維持する。したがって、トランジスタＰ４がターンオンされ、反転した出力ノードＱＮの電圧レベルも常に第１レベルＨを維持する。また、反転した出力ノードＱＮの電圧レベルが第１レベルＨを維持するため、トランジスタＮ８がターンオンされ、出力データＱは第２レベルＬを維持する。

このような本発明の第１実施形態による半導体回路１は、比較的簡単な構成により、ノーマルフリップフロップ機能とリセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。

図４は、本発明の第２実施形態による半導体回路を示す回路図である。以下では前述した実施形態との差異点を中心に説明する。

図４を参照すると、半導体回路２は、前述した半導体回路（図１の１）と制御回路（ＮＲ１、ＮＲ３、ＧＲ３）構成において違いがある。

すなわち、本実施形態による半導体装置２の制御回路（ＮＲ１、ＮＲ３、ＧＲ３）も例えば、半導体回路２がリセット動作を行うようにするリセット回路であり得るが、その構成において前述した半導体回路（図１の１）と違いがある。

詳細には、制御回路（ＮＲ１、ＮＲ３、ＧＲ３）は、リセット信号Ｒの電圧レベルにゲーティングされ、電源電圧ＶＤＤをトランジスタＰ３に伝達するトランジスタＮＲ１と、リセット信号Ｒの電圧レベルにゲーティングされて接地電圧をラッチ入力ノードＺＺに提供するトランジスタＮＲ３と、第１入力によりフィードバックノードＦＢの電圧レベルを提供され、第２入力によりリセット信号Ｒの電圧レベをル提供され、これをＮＯＲ演算して出力するＮＯＲゲートＧＲ３とを含み得る。

本実施形態で、トランジスタＮＲ１は、例えば、ＰＭＯＳトランジスタで構成され、トランジスタＮＲ３は、例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

本実施形態で、図に示すように、トランジスタＮＲ１は第２回路２０に含まれ、トランジスタＮＲ３は第３回路３０に含まれ、ＮＯＲゲートＧＲ３は第２キーパー回路６０に含まれるように構成され得る。

一方、半導体回路（図１の１）のラッチ（図１の４０）に含まれたＮＯＲゲート（図１のＧＲ２）は、図に示すようにインバータＧ２に変形して実施できる。

本実施形態による半導体回路２は、入力されるリセット信号Ｒの電圧レベルに応じて表２のような動作を行う。

先に、図４を参照すると、リセット信号Ｒが第２レベルＬである場合、トランジスタＮＲ１はターンオンされ、トランジスタＮＲ３はターンオフされる。そして、この場合、ＮＯＲゲートＧＲ３はフィードバックノードＦＢの電圧レベルを反転させて出力するインバータ機能を行う。

したがって、リセット信号Ｒが第２レベルＬである場合、半導体回路２の構成は図２に示す構成と同様である。これによって、前述したように半導体回路２はノーマルフリップフロップ機能を行うことができる。

次に、図４を参照すると、リセット信号Ｒが第１レベルＨである場合、トランジスタＮＲ１はターンオフされ、トランジスタＮＲ３はターンオンされる。そして、この場合、ＮＯＲゲートＧＲ２の出力は常に第２レベルＬになる。

このようにトランジスタＮＲ３がターンオンされる場合、ラッチ入力ノードＺＺの電圧レベルは常に第２レベルＬを維持する。したがって、トランジスタＰ４がターンオンされ、反転した出力ノードＱＮの電圧レベルも常に第１レベルＨを維持する。そして、反転した出力ノードＱＮの電圧レベルが第１レベルＨを維持するため、トランジスタＮ８がターンオンされ、出力データＱは第２レベルＬを維持する。

このように本発明の第２実施形態による半導体回路１も比較的簡単な構成によりノーマルフリップフロップ機能とリセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。

図５は、本発明の第３実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図５を参照すると、半導体回路３は、前述した実施形態と制御回路（ＮＲ１、ＮＲ２、ＧＲ１、ＧＲ２）構成において違いがある。本実施形態による半導体回路３の制御回路（ＮＲ１、ＮＲ２、ＧＲ１、ＧＲ２）は、例えば、半導体回路３がセット動作を行うようにするセット回路であり得る。

詳細には、制御回路（ＮＲ１、ＮＲ２、ＧＲ１、ＧＲ２）は、セット信号ＳにゲーティングされてトランジスタＰ２とフィードバックノードＦＢを連結するトランジスタＮＲ１と、セット信号ＳにゲーティングされてフィードバックノードＦＢと接地電圧を連結するトランジスタＮＲ２と、反転したセット信号ＳＮの電圧レベルをインバーティングし、セット信号Ｓを出力するインバータＧＲ１と、第１入力により反転したセット信号ＳＮを提供され、第２入力により反転した出力ノードＱＮの電圧レベルを提供され、これをＮＡＮＤ演算して出力するＮＡＮＤゲートＧＲ２とを含み得る。

本実施形態で、トランジスタＮＲ１は、例えば、ＰＭＯＳトランジスタで構成され、トランジスタＮＲ２は例えば、ＮＭＯＳトランジスタで構成されるが、本発明はこれに制限されない。

本実施形態で、図面に示すように、トランジスタ（ＮＲ１、ＮＲ２）は第１回路２０に含まれ、ＮＡＮＤゲートＧＲ２はラッチ４０に含まれるように構成され得る。

本実施形態による半導体回路３は入力されるセット信号Ｓの電圧レベルに応じて表３のように動作を行う。

先に、図５を参照すると、セット信号Ｓが第２レベルＬである場合、トランジスタＮＲ１はターンオンされ、トランジスタＮＲ２はターンオフされる。そして、この場合、ＮＡＮＤゲートＧＲ２は反転した出力ノードＱＮの電圧レベルを反転させて出力するインバータ機能を行う。

したがって、セット信号Ｓが第２レベルＬである場合、半導体回路３の構成は図２に示す構成と同じであり得る。これによって、前述したように半導体回路３はノーマルフリップフロップ機能を行うことができる。

次に、図５を参照すると、セット信号Ｓが第１レベルＨである場合、トランジスタＮＲ１はターンオフされ、トランジスタＮＲ２はターンオンされる。そして、この場合、ＮＡＮＤゲートＧＲ２の出力は反転した出力ノードＱＮの電圧レベルに関係なく、常に第１レベルＨになる。

このようにトランジスタＮＲ２がターンオンされる場合、フィードバックノードＦＢの電圧レベルは第２レベルＬに維持され、これによってトランジスタＰ８がターンオンされるため、ラッチ入力ノードＺＺの電圧レベルは第１レベルＨに維持される。したがって、トランジスタＮ６がターンオンされる。一方、ＮＡＮＤゲートＧＲ２の出力が第１レベルＨであるため、トランジスタＮ７もターンオンされる。したがって、反転した出力ノードＱＮの電圧レベルが第２レベルＬに維持される。これによって、トランジスタＰ７がターンオンされ、出力データＱが第１レベルＨを維持する。

このように本発明の第３実施形態による半導体回路３も比較的簡単な構成によりノーマルフリップフロップ機能とセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。

図６は、本発明の第４実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図６を参照すると、半導体回路４は半導体回路（図１の１）に比べてラッチ４０にトランジスタＮ１０をさらに含む。

ラッチ４０に含まれたトランジスタＮ１０は第２キーパー回路６０に含まれたインバータ（Ｇ１）の出力にゲーティングされてトランジスタＮ５とトランジスタＮ６を連結する。また、ラッチ４０に含まれたトランジスタＮ１０のゲート端は図面に示すように、第２キーパー回路６０に含まれたトランジスタＮ９のゲート端に連結され得る。したがって、ラッチ４０に含まれたトランジスタＮ１０は第２キーパー回路６０に含まれたトランジスタＮ９がターンオンされる場合は共にターンオンされ得、ターンオフされる場合は共にターンオフされ得る。

このようなトランジスタＮ１０は、クロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断する役割を果たす。詳細には、クロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチによってトランジスタＮ５またはトランジスタＮ６がターンオンされても、トランジスタＮ１０がターンオフ状態を維持することによって反転した出力ノードＱＮの電圧レベルが落ちることを防止できる。

その他の構成要素に係る説明は前述した半導体回路（図１の１）と同様であるため、重複する説明を省略する。

図７は、本発明の第５実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図７を参照すると、半導体回路５は半導体回路（図４の２）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

その他の構成要素に係る説明は前述した半導体回路（図４の２）と同様であるため、重複する説明を省略する。

図８は、本発明の第６実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図８を参照すると、半導体回路６は半導体回路（図５の３）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

図９は、本発明の第７実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図９を参照すると、半導体回路７は、前述した実施形態と制御回路（ＮＳ１〜ＮＳ６、ＧＳ１）構成において違いがある。本実施形態による半導体回路７の制御回路（ＮＳ１〜ＮＳ６、ＧＳ１）は、例えば、半導体回路７がスキャン（ｓｃａｎ）動作を行うようにするスキャン回路であり得る。

詳細には、制御回路（ＮＳ１〜ＮＳ６、ＧＳ１）は、スキャン信号ＳＥにゲーティングされて電源電圧ＶＤＤをトランジスタＰ１に提供するトランジスタＮＳ１と、スキャン入力信号ＳＩにゲーティングされ、電源電圧ＶＤＤを提供するトランジスタＮＳ２と、反転したスキャン信号ＮＳＥにゲーティングされてトランジスタＮＳ２の出力をトランジスタＰ２に伝達するトランジスタＮＳ３と、反転したスキャン信号ＮＳＥにゲーティングされて接地電圧をトランジスタＮＳ２に伝達するトランジスタＮＳ４と、スキャン信号ＳＥにゲーティングされて接地電圧を提供するトランジスタＮＳ６と、スキャン入力信号ＳＩにゲーティングされてトランジスタＮＳ６の出力をトランジスタＮ１に伝達するトランジスタＮＳ５と、スキャン信号ＳＥの電圧レベルをインバーティングし、反転したスキャン信号ＮＳＥを出力するインバータＧＳ１とを含み得る。

本実施形態で、トランジスタ（ＮＳ１〜ＮＳ３）は、例えば、ＰＭＯＳトランジスタで構成され得、トランジスタ（ＮＳ４〜ＮＳ６）は例えば、ＮＭＯＳトランジスタで構成され得るが、本発明はこれに制限されない。

本実施形態で、図面に示すように、トランジスタ（ＮＳ１〜ＮＳ６）は第１回路２０に含まれるように構成され得る。

本実施形態による半導体回路７は入力されるスキャン信号ＳＥの電圧レベルに応じて表４のような動作を行う。

先に、図９を参照すると、スキャン信号ＳＥが第２レベルＬである場合、トランジスタ（ＮＳ１、ＮＳ４）はターンオンされ、トランジスタ（ＮＳ３、ＮＳ６）はターンオフされる。したがって、この場合、半導体回路７の構成は図２に示す構成と同じであり得る。したがって、前述したように半導体回路７はノーマルフリップフロップ機能を行うことができる。

次に、図９を参照すると、スキャン信号ＳＥが第１レベルＨである場合、トランジスタ（ＮＳ１、ＮＳ４）はターンオフされ、トランジスタ（ＮＳ３、ＮＳ６）はターンオンされる。このため、半導体回路７の構成は図２に示す構成の入力データＤがスキャン入力信号ＳＩに変更された構成と同様である。

これによって、半導体回路７はクロック信号ＣＫに応じてスキャン入力信号ＳＩを出力データＱとして出力するノーマルフリップフロップ機能を行うことができる。

このように本発明の第７実施形態による半導体回路７も比較的簡単な構成によりノーマルフリップフロップ機能とスキャン機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。

図１０は、本発明の第８実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１０を参照すると、半導体回路８の制御回路（ＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２、ＮＳ１〜ＮＳ６、ＧＳ１）は、前述したリセット回路（図１のＮＲ１〜ＮＲ３、ＧＲ１〜ＧＲ２）と、スキャン回路（図９のＮＳ１〜ＮＳ６、ＧＳ１）をすべて含み得る。

これによって、半導体回路８は入力されるリセット信号Ｒとスキャン信号ＳＥの電圧レベルに応じて表５のような動作を行う。

すなわち、半導体回路８は、リセット信号Ｒの電圧レベルに応じてリセット動作を行うこともでき、スキャン信号ＳＥの電圧レベルに応じてスキャン動作を行うこともできる。

図１１は、本発明の第９実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１１を参照すると、半導体回路９の制御回路（ＮＲ１、ＮＲ３、ＧＲ３、ＮＳ１〜ＮＳ６、ＧＳ１）は、前述したリセット回路（図４のＮＲ１、ＮＲ３、ＧＲ３）と、スキャン回路（図９のＮＳ１〜ＮＳ６、ＧＳ１）をすべて含み得る。

これによって、半導体回路９は入力されるリセット信号Ｒとスキャン信号ＳＥの電圧レベルに応じて前述した表５のような動作を行うことができる。

図１２は、本発明の第１０実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１２を参照すると、半導体回路１０の制御回路（ＮＲ１、ＮＲ２、ＧＲ１、ＧＲ２、ＮＳ１〜ＮＳ６、ＧＳ１）は、前述したセット回路（図５の（ＮＲ１、ＮＲ２、ＧＲ１、ＧＲ２）と、スキャン回路（図９のＮＳ１〜ＮＳ６、ＧＳ１）をすべて含み得る。

これによって、半導体回路１０は入力されるセット信号Ｓとスキャン信号ＳＥの電圧レベルに応じて表６のような動作を行う。

すなわち、半導体回路１０は、セット信号Ｒの電圧レベルに応じてセット動作を行うこともでき、スキャン信号ＳＥの電圧レベルに応じてスキャン動作を行うこともできる。

図１３は、本発明の第１１実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１３を参照すると、半導体回路１１は半導体回路（図９の７）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

図１４は、本発明の第１２実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１４を参照すると、半導体回路１２は半導体回路（図１０の８）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

図１５は、本発明の第１３実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１５を参照すると、半導体回路１３は半導体回路（図１１の９）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

図１６は、本発明の第１４実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１６を参照すると、半導体回路１４は半導体回路（図１２の１０）に比べてラッチ４０にトランジスタＮ１０をさらに含む。本実施形態によるトランジスタＮ１０も前述したようにクロック信号ＣＫにより提供されるか、またはラッチ入力ノードＺＺの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。

図１７は、本発明の第１５実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１７を参照すると、半導体回路１５は、図６を参照して説明した半導体回路４に比べてラッチ４０の構成が違う場合もある。

詳細には、半導体回路１５のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路４とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

このようにトランジスタＮ６をトランジスタＮ１０と分離して構成する場合、半導体回路１５のレイアウト面積が小さくなる。また、前述した半導体回路４とは違い、トランジスタＮ５とトランジスタＮ１０がツースタック（ｔｗｏ−ｓｔａｃｋ）構造になるため、低電圧での動作特性が改善される。

図１８は、本発明の第１６実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１８を参照すると、半導体回路１６は、図１７を参照して説明した半導体回路１５でトランジスタＮ５とトランジスタＮ１０の連結順序を変更できる。すなわち、前述した半導体回路１５ではトランジスタＮ５のソースとトランジスタＮ１０のドレインが連結されたが、ここではトランジスタＮ５のドレインとトランジスタＮ１０のソースが連結され得る。

図１９は、本発明の第１７実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図１９を参照すると、半導体回路１７は、図１７を参照して説明した半導体回路１５とは第３回路３０の構成において違いがある。

詳細には、前述した半導体回路１５の第３回路３０は、トランジスタＮ３とトランジスタＮＲ２に接続するトランジスタＮ４を含むが、半導体回路１７の第３回路３０は、トランジスタＮＲ２に接続するトランジスタＮ４１とトランジスタＮ４に接続するトランジスタＮ４２を含み得る。すなわち、前述した半導体回路１５の第３回路３０のトランジスタＮ４は、半導体回路１７の第３回路３０のトランジスタＮ４１とトランジスタＮ４２に分離して実現され得る。ここで、トランジスタＮ４１はクロック信号ＣＫの電圧レベルにゲーティングされ、フィードバックノードＦＢの電圧レベルを接地電圧を維持させる役割を果たす。

図２０は、本発明の第１８実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２０を参照すると、半導体回路１８は、図１９を参照して説明した半導体回路１７でトランジスタＮ３とトランジスタＮ４２の連結順序を変更できる。すなわち、前述した半導体回路１７ではトランジスタＮ３のソースとトランジスタＮ４２のドレインが連結されたが、ここではトランジスタＮ３のドレインとトランジスタＮ４２のソースが連結され得る。

図２１は、本発明の第１９実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２１を参照すると、半導体回路１９は、図１９を参照して説明した半導体回路１７でトランジスタＮ９とトランジスタＮ４１の連結順序を変更できる。すなわち、前述した半導体回路１７ではトランジスタＮ９のソースがトランジスタＮＲ２に連結され、トランジスタＮ４１のドレインがトランジスタＮＲ２に連結されたが、ここではトランジスタＮ３のドレインがトランジスタＮＲ２に連結され、トランジスタＮ４２のソースがトランジスタＮＲ２に連結され得る。

図２２は、本発明の第２０実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２２を参照すると、半導体回路２０では、図１９を参照して説明した半導体回路１７でトランジスタＮ５とトランジスタＮ４２が併合され得る。すなわち、半導体回路２０のトランジスタＮ５が、前述した半導体回路１７のトランジスタＮ５とトランジスタＮ４２の機能を共に行うことができる。このように回路を構成する場合、半導体装置の大きさが小さくなる。

図２３は、本発明の第２１実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２３を参照すると、半導体回路２３は図７を参照して説明した半導体回路５に比べてラッチ４０の構成において違いある。

詳細には、半導体回路２３のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路５とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２４は、本発明の第２２実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２４を参照すると、半導体回路２４は図８を参照して説明した半導体回路６に比べてラッチ４０の構成において違いがある。

詳細には、半導体回路２４のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路６とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２５は、本発明の第２３実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２５を参照すると、半導体回路２５は図１３を参照して説明した半導体回路１１に比べてラッチ４０の構成において違いがある。

詳細には、半導体回路２５のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路１１とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２６は、本発明の第２４実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２６を参照すると、半導体回路２６は図１４を参照して説明した半導体回路１２に比べてラッチ４０の構成において違いがある。

詳細には、半導体回路２６のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路１２とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２７は、本発明の第２５実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２７を参照すると、半導体回路２７は図１５を参照して説明した半導体回路１３に比べてラッチ４０の構成において違いがある。

詳細には、半導体回路２７のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路１３とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２８は、本発明の第２６実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２８を参照すると、半導体回路２８は図１６を参照して説明した半導体回路１４に比べてラッチ４０の構成にいて違いがある。

詳細には、半導体回路２８のラッチ４０に含まれたトランジスタＮ６は、前述した半導体回路１４とは違い、トランジスタＮ７と連結されるが、トランジスタＮ１０とは連結されない場合がある。すなわち、トランジスタＮ６のドレインは、トランジスタＮ７のソースと連結されるが、トランジスタＮ１０のソースとは連結されない場合がある。

図２９Ａは、本発明の第２７実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２９Ａを参照すると、半導体回路２９ａは図２５を参照して説明した半導体回路２５の構成を図２０を参照して説明した半導体回路１８のように変形したものである。

詳細には、半導体回路（図２５の２５）の第３回路３０に含まれたトランジスタＮ４は、図２９Ａに示すようにトランジスタＮ４１とトランジスタＮ４２に分離して実現することができ、トランジスタＮ３とトランジスタＮ４２の連結順序を変更できる。

このようにクロック信号ＣＫの電圧レベルにゲーティングされるトランジスタ（図２５のＮ４）をトランジスタＮ４１とトランジスタＮ４２に分離して実現し、トランジスタＮ３とトランジスタＮ４２の連結順序を変更する場合、トランジスタＮ３のゲート−ソース間のキャパシタンスから起因してフィードバックノードＦＢに影響を与えるカップリングノイズ（ｃｏｕｐｌｉｎｇ ｎｏｉｓｅ）を低減させる長所がある。

トランジスタＮ４１は、クロック信号ＣＫの電圧レベルにゲーティングされてフィードバックノードＦＢを接地電圧にプルダウンさせ、トランジスタＮ３は、フィードバックノードＦＢの電圧レベルにゲーティングされてラッチ入力ノードＺＺを接地電圧にプルダウンさせ、第３トランジスタＮ４２は、クロック信号ＣＫの電圧レベルにゲーティングされてトランジスタＮ３とラッチ入力ノードＺＺを接続させ得る。

一方、半導体回路２９ａのラッチ４０は、ラッチ入力ノードＺＺの電圧レベルにゲーティングされて反転した出力ノードＱＮを電源電圧ＶＤＤにプルアップ（ｐｕｌｌ ｕｐ）させるトランジスタＰ４と、反転したフィードバックノードＦＢの電圧レベルにゲーティングされて反転した出力ノードＱＮを第２電圧にプルダウン（ｐｕｌｌ ｄｏｗｎ）させるトランジスタＮ１０と、クロック信号ＣＫの電圧レベルにゲーティングされてトランジスタＮ１０と反転した出力ノードＱＮを接続させるトランジスタＮ５と、ラッチ入力ノードＺＺの電圧レベルにゲーティングされて反転した出力ノードＱＮを接地電圧にプルダウンさせるトランジスタＮ６と、反転した出力ノードＱＮの反転した電圧レベルにゲーティングされてトランジスタＮ６と反転した出力ノードＱＮを接続させるトランジスタＮ７と、反転した出力ノードＱＮの反転した電圧レベルにゲーティングされて反転した出力ノードＱＮを電源電圧ＶＤＤにプルアップさせるトランジスタＰ５と、クロック信号ＣＫの電圧レベルにゲーティングされ、トランジスタＰ５と反転した出力ノードＱＮを接続させるトランジスタＰ６とを含み得る。

ここで、トランジスタ（Ｐ４〜Ｐ６、Ｎ５〜Ｎ７、Ｎ１０）は、クロック信号ＣＫの電圧レベルとフィードバックノードＦＢの電圧レベルに基づいてラッチ入力ノードＺＺの電圧レベルを反転させて反転した出力ノードＱＮに伝達することに利用される。

本発明のいくつかの実施形態で、トランジスタ（Ｎ５〜Ｎ７、Ｎ１０）は、ＮＭＯＳトランジスタを含み、トランジスタ（Ｐ４〜Ｐ６）は、ＰＭＯＳトランジスタを含むが、本発明はこれに制限されない。

図２９Ｂは、本発明の第２８実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図２９Ｂを参照すると、半導体回路２９ｂは図２７を参照して説明した半導体回路２７の構成を図２０を参照して説明した半導体回路１８のように変形したものである。

詳細には、半導体回路（図２７の２７）の第３回路３０に含まれたトランジスタＮ４は、図２９Ｂに示すようにトランジスタＮ４１とトランジスタＮ４２に分離して実現でき、トランジスタＮ３とトランジスタＮ４２の連結順序を変更できる。

このようにクロック信号ＣＫの電圧レベルにゲーティングされるトランジスタ（図２７のＮ４）をトランジスタＮ４１とトランジスタＮ４２に分離して実現し、トランジスタＮ３とトランジスタＮ４２の連結順序を変更する場合、トランジスタＮ３のゲート−ソース間のキャパシタンスから起因してフィードバックノードＦＢに影響を与えるカップリングノイズを低減させる長所がある。

図３０Ａは、本発明の第２９実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図３０Ａを参照すると、半導体回路３０ａは図２８を参照して説明した半導体回路２８の構成を図２０を参照して説明した半導体回路１８のように変形したものである。

詳細には、半導体回路（図２８の２８）の第３回路３０に含まれたトランジスタＮ４は、図３０Ａに示すようにトランジスタＮ４１とトランジスタＮ４２に分離して実現でき、トランジスタＮ３とトランジスタＮ４２の連結順序を変更できる。

このようにクロック信号ＣＫの電圧レベルにゲーティングされるトランジスタ（図２８のＮ４）をトランジスタＮ４１とトランジスタＮ４２に分離して実現し、トランジスタＮ３とトランジスタＮ４２の連結順序を変更する場合、トランジスタＮ３のゲート−ソース間のキャパシタンスから起因してフィードバックノードＦＢに影響を与えるカップリングノイズを低減させる長所がある。

図３０Ｂは、本発明の第３０実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。

図３０Ｂを参照すると、半導体回路３０ｂは図２を参照して説明した半導体回路１の構成をクロックゲーティング回路に変形したものである。

詳細には、半導体回路３０ｂの第１回路１０は第１入力によりイネーブル信号Ｅを提供され、第２入力によりスキャンイネーブル信号ＳＥを提供されるＮＯＲゲート（ＧＣＧ）をさらに含み得る。

また、半導体回路３０ｂの第３回路３０の構成は図２０を参照して説明した半導体回路１８のように変形できる。
詳細には、半導体回路（図２の１）の第３回路３０に含まれたトランジスタＮ４は、図３０Ｂに示すようにトランジスタＮ４１とトランジスタＮ４２に分離して実現でき、トランジスタＮ３とトランジスタＮ４２の連結順序を変更できる。

一方、半導体回路（図２の１）のラッチ４０は図３０Ｂに示すようにトランジスタＰ３０とトランジスタＮ３０を含むインバータ構成に変形できる。

半導体回路３０ｂに制御信号により第１レベルＨのイネーブル信号Ｅが印加されると、半導体回路３０ｂはクロックゲーティング動作を行うことができる。すなわち、半導体回路３０ｂの出力ノードＥＣＫにはクロック信号ＣＫと同期化されたクロック信号が出力され得る。

一方、半導体回路３０ｂに制御信号により第２レベルＬのイネーブル信号Ｅが印加されると、半導体回路３０ｂは半導体回路３０ｂはスキャンイネーブル信号ＳＥの電圧レベルに応じてクロックゲーティング動作を行うことができる。すなわち、半導体回路３０ｂに第１レベルＨのスキャンイネーブル信号ＳＥが印加されると、出力ノードＥＣＫにはクロック信号ＣＫと同期化されたクロック信号が出力される。

図３１は、本発明の実施形態による半導体回路を含むＳｏＣシステムのブロック図である。

図３１を参照すると、ＳｏＣシステム１０００はアプリケーションプロセッサ１００１と、ＤＲＡＭ１０６０を含む。

アプリケーションプロセッサ１００１は、中央処理部１０１０、マルチメディアシステム１０２０、バス１０３０、メモリシステム１０４０、周辺回路１０５０を含み得る。

中央処理部１０１０は、ＳｏＣシステム１０００の駆動に必要な演算を行うことができる。本発明のいくつかの実施形態で、中央処理部１０１０は複数のコアを含むマルチコア環境で構成され得る。

マルチメディアシステム１０２０は、ＳｏＣシステム１０００で各種マルチメディア機能を行うのに利用される。このようなマルチメディアシステム１０２０は、３Ｄエンジン（３Ｄ ｅｎｇｉｎｅ）モジュール、ビデオコーデック（ｖｉｄｅｏ ｃｏｄｅｃ）、ディスプレイシステム（ｄｉｓｐｌａｙ ｓｙｓｔｅｍ）、カメラシステム（ｃａｍｅｒａ ｓｙｓｔｅｍ）、ポスト−プロセッサ（ｐｏｓｔ −ｐｒｏｃｅｓｓｏｒ）などを含み得る。

バス１０３０は、中央処理部１０１０、マルチメディアシステム１０２０、メモリシステム１０４０、及び周辺回路１０５０が互いにデータ通信をするのに利用される。本発明のいくつかの実施形態で、このようなバス１０３０は多層構造を有する。詳細には、このようなバス１０３０の例としては、多層ＡＨＢ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｎｃｅｄ Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）、または多層ＡＸＩ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）が利用されるが、本発明はこれに制限されない。

メモリシステム１０４０は、アプリケーションプロセッサ１００１が外部メモリ（例えば、ＤＲＡＭ１０６０）に連結され、高速動作に必要な環境を提供すできる。本発明のいくつかの実施形態で、メモリシステム１０４０は外部メモリ（例えば、ＤＲＡＭ１０６０）をコントロールするための別途のコントローラ（例えば、ＤＲＡＭコントローラ）を含み得る。

周辺回路１０５０は、ＳｏＣシステム１０００が外部装置（例えば、メインボード）と円滑な接続に必要な環境を提供できる。したがって、周辺回路１０５０は、ＳｏＣシステム１０００に接続される外部装置が互換可能なようにする多様なインターフェースを備え得る。

ＤＲＡＭ１０６０は、アプリケーションプロセッサ１００１が動作するのに必要な動作メモリとして機能することができる。本発明のいくつかの実施形態で、ＤＲＡＭ１０６０は、図面に示すようにアプリケーションプロセッサ１００１の外部に配置される。詳細には、ＤＲＡＭ１０６０はアプリケーションプロセッサ１００１とＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）形態でパッケージングされ得る。

このようなＳｏＣシステム１０００の構成要素のうち少なくとも一つは前述した本発明の実施形態による半導体回路（１〜３０ｂ）のうち何れか一つを採用できる。

図３２は、本発明の実施形態による半導体回路を含む電子システムのブロック図である。

図３２を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェース１１４０及びバス（１１５０、ｂｕｓ）を含み得る。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインターフェース１１４０はバス１１５０を介して互いに結合する。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。

コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似の機能を行うことができる論理素子のうち少なくとも一つを含み得る。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含み得る。記憶装置１１３０はデータ及び／または命令語などを保存できる。インターフェース１１４０は通信ネットワークにデータを送信したり、通信ネットワークからデータを受信する機能を行うことができる。インターフェース１１４０は有線または無線形態であり得る。例えば、インターフェース１１４０はアンテナまたは有無線トランシーバなどを含み得る。

図に示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリとして高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含み得る。

電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用され得る。

このような電子システム１１００の構成要素のうち少なくとも一つは前述した本発明の実施形態による半導体回路（１〜３０ｂ）のうち何れか一つを採用できる。

図３３〜図３５は、本発明のいくつかの実施形態による半導体回路を適用できる例示的な半導体システムである。

図３３は、タブレットＰＣ１２００を示す図であり、図３４は、ノートブック１３００を示す図であり、図３５はスマートフォン１４００を示す図である。本発明の実施形態による半導体回路（１〜３０ｂ）のうち少なくとも一つはこのようなタブレットＰＣ１２００、ノートブック１３００、スマートフォン１４００などに使用され得る。

また、本発明のいくつかの実施形態による半導体装置は、例示していない他の集積回路装置にも適用され得ることは当業者に自明である。すなわち、以上では本実施形態による半導体システムの例として、タブレットＰＣ１２００、ノートブック１３００、及びスマートフォン１４００のみを挙げているが、本実施形態による半導体システムの例はこれに制限されない。本発明のいくつかの実施形態で、半導体システムは、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ ＭｏｂｉｌｅＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダ（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤ（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル画像プレーヤ（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）などで実現できる。

以上添付する図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されず、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の思想や必須の特徴を変更せずに他の具体的な形態で実施され得ることを理解できであろう。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。

１０ 第１回路
２０ 第２回路
３０ 第３回路
４０ ラッチ
５０ 第１キーパー回路
６０ 第２キーパー回路

Claims (20)

1. 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
   入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルに基づいてフィードバックノードの電圧レベルを決定する第１回路と、
   前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードをプリチャージ（ｐｒｅ ｃｈａｒｇｅ）する第２回路と、
   前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードをプルダウン（ｐｕｌｌ ｄｏｗｎ）させる第３回路と、
   前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、
   前記第１ないし第３回路と前記ラッチのうち少なくとも一つに含まれて前記制御信号を提供される制御回路とを含み、
   前記ラッチは、
   前記ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップ（ｐｕｌｌ ｕｐ）させる第１トランジスタと、
   前記フィードバックノードの反転された電圧レベルにゲーティングされて前記出力ノードをプルダウンさせる第２トランジスタと、
   前記第２トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記出力ノードをプルダウンさせる第３トランジスタとを含む半導体回路。
2. 前記制御信号はリセット信号を含み、
   前記リセット信号が活性化される場合、前記出力データの電圧レベルは第２レベルに維持され、
   前記リセット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項１に記載の半導体回路。
3. 前記制御回路は、
   前記第２回路に含まれるトランジスタと、
   前記第３回路に含まれるトランジスタと、
   前記ラッチに含まれるＮＯＲゲートとを含む請求項２に記載の半導体回路。
4. 前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、
   前記制御回路は、
   前記第２回路に含まれるトランジスタと、
   前記第３回路に含まれるトランジスタと、
   前記キーパー回路に含まれるＮＯＲゲートとを含む請求項２に記載の半導体回路。
5. 前記制御信号はセット信号を含み、
   前記セット信号が活性化される場合、前記出力データの電圧レベルは前記第１レベルに維持され、
   前記セット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項１に記載の半導体回路。
6. 前記制御回路は、
   前記第１回路に含まれるトランジスタと、
   前記ラッチに含まれるＮＡＮＤゲートを含む請求項５に記載の半導体回路。
7. 前記制御信号はスキャン信号を含み、
   前記スキャン信号の電圧レベルが第１レベルである場合、前記出力データの電圧レベルはスキャン入力信号の電圧レベルに応じて決定され、
   前記スキャン信号の電圧レベルが前記第１レベルと異なる第２レベルである場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項１に記載の半導体回路。
8. 前記制御回路は、
   前記第１回路に含まれる複数のトランジスタを含む請求項７に記載の半導体回路。
9. 前記制御回路はリセット回路をさらに含み、
   前記リセット回路は、
   前記第２回路に含まれるトランジスタと、
   前記第３回路に含まれるトランジスタと、
   前記ラッチに含まれるＮＯＲゲートとを含む請求項８に記載の半導体回路。
10. 前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、
    前記制御回路はリセット回路をさらに含み、
    前記リセット回路は、
    前記第２回路に含まれるトランジスタと、
    前記第３回路に含まれるトランジスタと、
    前記キーパー回路に含まれるＮＯＲゲートとを含む請求項８に記載の半導体回路。
11. 前記制御回路は、セット回路をさらに含み、
    前記セット回路は、
    前記第１回路に含まれるトランジスタと、
    前記ラッチに含まれるＮＡＮＤゲートとを含む請求項８に記載の半導体回路。
12. 前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、
    前記ラッチは前記キーパー回路に含まれたトランジスタがターンオンされる場合のようにターンオンされるトランジスタを含む請求項１に記載の半導体回路。
13. 前記制御回路は、リセット回路を含み、
    前記リセット回路は、
    前記第２回路に含まれるトランジスタと、
    前記第３回路に含まれるトランジスタと、
    前記ラッチに含まれるＮＯＲゲートとを含む請求項１２に記載の半導体回路。
14. 前記フィードバックノードの電圧レベルを第２レベルに維持するキーパー回路をさらに含み、
    前記制御回路は、リセット回路を含み、
    前記リセット回路は、
    前記第２回路に含まれるトランジスタと、
    前記第３回路に含まれるトランジスタと、
    前記キーパー回路に含まれるＮＯＲゲートとを含む請求項１２に記載の半導体回路。
15. 前記制御回路はセット回路を含み、
    前記セット回路は、
    前記第１回路に含まれるトランジスタと、
    前記ラッチに含まれるＮＡＮＤゲートを含む請求項１２に記載の半導体回路。
16. 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
    入力データの電圧レベルにゲーティングされて電源電圧を提供する第１トランジスタと、クロック信号の電圧レベルにゲーティングされて前記第１トランジスタの出力をフィードバックノードに伝達する第２トランジスタと、前記入力データの電圧レベルにゲーティングされて接地電圧を提供する第３トランジスタと、ラッチ入力ノードの電圧レベルにゲーティングされ、前記第３トランジスタの出力を前記フィードバックノードに伝達する第４トランジスタとを含む第１回路と、
    前記クロック信号の電圧レベルにゲーティングされ、前記電源電圧を前記ラッチ入力ノードに伝達する第５トランジスタを含む第２回路と、
    前記クロック信号の電圧レベルにゲーティングされて前記接地電圧を提供する第６トランジスタと、前記フィードバックノードの電圧レベルにゲーティングされて前記第６トランジスタの出力を前記ラッチ入力ノードに伝達する第７トランジスタを含む第３回路と、
    前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、
    前記第１ないし第３回路と前記ラッチのうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含む半導体回路。
17. 前記制御信号はリセット信号を含み、
    前記制御回路は、
    前記第２回路に含まれ、前記リセット信号にゲーティングされて前記電源電圧を前記第５トランジスタに伝達する第８トランジスタと、
    前記第３回路に含まれ、前記リセット信号にゲーティングされて前記接地電圧を前記ラッチ入力ノードに伝達する第９トランジスタと、
    前記第３回路に含まれ、反転した前記リセット信号にゲーティングされて前記第６トランジスタの出力を前記フィードバックノードに伝達する第１０トランジスタと、
    前記ラッチに含まれ、第１入力により反転した前記出力データの電圧レベルを提供され、第２入力により前記リセット信号を提供されるＮＯＲゲートとを含む請求項１６に記載の半導体回路。
18. 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
    前記制御信号の電圧レベルが第１レベルである場合、
    クロック信号と入力データの電圧レベルに基づいてフィードバックノードの電圧レベルを決定し、
    前記クロック信号と前記フィードバックノードの電圧レベルに基づいて前記ラッチ入力ノードの電圧レベルを決定し、
    前記クロック信号に同期され、前記ラッチ入力ノードの電圧レベルに応じて出力データを出力し、
    前記制御信号の電圧レベルが前記第１レベルと異なる第２レベルである場合、
    予め決定された前記出力データを出力することを含む半導体回路の動作方法。
19. 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
    入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルのうち少なくとも一つに基づいてフィードバックノードの電圧レベルを決定する第１回路と、
    前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第１電圧にプリチャージ（ｐｒｅ ｃｈａｒｇｅ）する第２回路と、
    前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第２電圧にプルダウン（ｐｕｌｌ ｄｏｗｎ）させる第３回路と、
    前記第１ないし第３回路のうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含み、
    前記第３回路は、第１ないし第３トランジスタを含み、
    前記第１トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記フィードバックノードを前記第２電圧に維持させ、
    前記第２トランジスタは、前記フィードバックノードの電圧レベルにゲーティングされて前記ラッチ入力ノードを前記第２電圧にプルダウンさせ、
    前記第３トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記第３トランジスタと前記ラッチ入力ノードとを接続させる半導体回路。
20. 第１ノードの電圧レベルにゲーティングされ、第２ノードを第１電圧にプルアップさせる第１トランジスタと、
    第３ノードの電圧レベルにゲーティングされて前記第２ノードを第２電圧にプルダウンさせる第２トランジスタと、
    前記第２トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて前記第２ノードをプルダウンさせる第３トランジスタと、
    前記第１ノードの電圧レベルにゲーティングされて第２ノードを前記第２電圧に維持させる第４トランジスタと、
    前記第４トランジスタと直列連結され、前記第２ノードの反転した電圧レベルにゲーティングされて前記第２ノードを前記第２電圧に維持させる第５トランジスタと、
    前記第２ノードの反転した電圧レベルにゲーティングされて前記第２ノードを前記第１電圧に維持させる第６トランジスタと、
    前記第６トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記第２ノードを前記第１電圧に維持させる第７トランジスタを含む半導体回路。

Images