WO2023024805A1 - 电平移位电路及电子设备 - Google Patents

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WO2023024805A1
WO2023024805A1 PCT/CN2022/108101 CN2022108101W WO2023024805A1 WO 2023024805 A1 WO2023024805 A1 WO 2023024805A1 CN 2022108101 W CN2022108101 W CN 2022108101W WO 2023024805 A1 WO2023024805 A1 WO 2023024805A1
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module
signal
latch
input terminal
terminal
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PCT/CN2022/108101
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English (en)
French (fr)
Inventor
江力
Original Assignee
深圳英集芯科技股份有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Definitions

  • the application belongs to the technical field of electronic circuits, and in particular relates to a level shift circuit and electronic equipment.
  • Communication between logic circuits between different levels is required, and a level shift circuit is required to transfer signals between different levels.
  • the embodiment of the present application provides a level shift circuit, which can solve the problem that signals between two different voltage domains cannot be transmitted.
  • the embodiment of the present application provides a level shift circuit, including: a differential signal module, a withstand voltage module, a reset module, and a signal latch module;
  • the input terminal of the differential signal module is the level shift circuit the input terminal of the differential signal module, the first output terminal of the differential signal module is connected to the first input terminal of the withstand voltage module, and the second output terminal of the differential signal module is connected to the second input terminal of the withstand voltage module;
  • the third input terminal of the withstand voltage module is connected to the first output terminal of the signal latch module, the fourth input terminal of the withstand voltage module is connected to the second output terminal of the signal latch module, and the withstand voltage module
  • the first output terminal is connected to the first input terminal of the signal latch module, the second output terminal of the withstand voltage module is connected to the second input terminal of the signal latch module; the output terminal of the reset module is connected to the The third input terminal and the fourth input terminal of the signal latch module; the second output terminal of the signal latch module is the output terminal of the level shift circuit; the differential
  • the reset module includes: a first resistor R1 and a first capacitor C1, the first end of the first resistor R1 is connected to the first power supply, and the second end of the first resistor R1 is connected to the first The first terminal of the capacitor C1, the second terminal of the first capacitor C1 is connected to the second power supply, and the second terminal of the first resistor R1 is the output terminal of the reset module.
  • the differential signal module includes: a first inverting module and a second inverting module; the input terminal of the first inverting module is the input terminal of the differential signal module; the first inverting module The output end of the second inverting module is connected to the input end of the second inverting module and the first output end of the differential signal module; the output end of the second inverting module is connected to the second output end of the differential signal module.
  • the first inverting module includes: a first switching tube M1 and a second switching tube M2; the source of the first switching tube M1 is connected to a third power supply; the gate of the first switching tube M1 Connect the gate of the second switch M2 to the input terminal of the first inverter module; the drain of the first switch M1 is connected to the source of the second switch M2 and the first inverter The output end of the phase module; the drain of the second switching tube M2 is connected to the fourth power supply.
  • the second inverting module includes: a third switch M3 and a fourth switch M4; the source of the third switch M3 is connected to the third power supply; the gate of the third switch M3 Connect the gate of the fourth switching transistor M4 to the input terminal of the second inverter module; the drain of the third switching transistor M3 is connected to the source of the fourth switching transistor M4 and the second inverter module.
  • the output end of the phase module; the drain of the fourth switching tube M4 is connected to the fourth power supply.
  • the withstand voltage module includes a second capacitor C2, a third capacitor C3, a fifth switch tube M5, and a sixth switch tube M6; the first end of the second capacitor C2 is connected to the first terminal of the differential signal module.
  • An output terminal, the second terminal of the second capacitor C2 is connected to the drain of the fifth switching tube M5, the source of the fifth switching tube M5 is connected to the first power supply, and the fifth switching tube M5
  • the gate of the third capacitor C3 is connected to the fourth input terminal of the withstand voltage module; the first terminal of the third capacitor C3 is connected to the second output terminal of the differential signal module, and the second terminal of the third capacitor C3 is connected to the The drain of the sixth switching transistor M6, the source of the sixth switching transistor M6 is connected to the first power supply, and the gate of the sixth switching transistor M6 is connected to the third input terminal of the withstand voltage module;
  • the second end of the second capacitor C2 is connected to the first high level point and the first output end of the withstand voltage module; the second end of the third capacitor
  • the withstand voltage module further includes a first clamping diode D1 and a second clamping diode D2; the anode of the first clamping diode D1 is connected to the second power supply, and the first clamping diode D1 The cathode of D1 is connected to the first high level point; the anode of the second clamping diode D2 is connected to the second power supply, and the cathode of the first clamping diode D1 is connected to the second high level point Click to connect.
  • the signal latch module includes a latch control module and an RS latch module; the first output terminal of the latch control module is connected to the first input terminal of the RS latch module, and the latch control module The second output end of the module is connected to the second input end of the RS latch module, the first input end of the latch control module is the first input end of the signal latch module, and the latch control module
  • the second input terminal is the second input terminal of the signal latch module
  • the third input terminal of the latch control module is the third input terminal of the signal latch module
  • the fourth input terminal of the latch control module The input terminal is the fourth input terminal of the signal latch module
  • the first output terminal of the RS latch module is the first output terminal of the signal latch module
  • the second output terminal of the RS latch module is the second output terminal of the signal latch module.
  • the latch control module includes: an inverter A1, an inverter A2, an inverter A3, an AND gate AN1, and an OR gate OR1; the input terminal of the inverter A1 is connected to the latch control The first input terminal of the module, the output terminal of the inverter A1 is connected to the first input terminal of the AND gate AN1, the second input terminal of the AND gate AN1 is connected to the third input terminal of the latch control module terminal, the output terminal of the AND gate AN1 is connected to the first input terminal of the RS latch module, the input terminal of the inverter A2 is connected to the second input terminal of the latch control module, and the The output terminal of the inverter A2 is connected to the first input terminal of the OR gate OR1, the second input terminal of the OR gate OR1 is connected to the output terminal of the inverter A3, and the input of the inverter A3 terminal is connected to the fourth input terminal of the latch control module, and the output terminal of the OR gate OR1 is connected to the second output terminal of the latch control module.
  • the present application further provides an electronic device, which includes the level shift circuit in the first aspect above.
  • the embodiment of the present application provides a level shift circuit and electronic equipment, the above circuit includes: a differential signal module, a withstand voltage module, a reset module and a signal latch module; the input end of the differential signal module is the input end of the level shift circuit , the first output terminal of the differential signal module is connected to the first input terminal of the withstand voltage module, the second output terminal of the differential signal module is connected to the second input terminal of the withstand voltage module; the third input terminal of the withstand voltage module is connected to the signal latch module The first output terminal of the withstand voltage module is connected to the second output terminal of the signal latch module, the first output terminal of the withstand voltage module is connected to the first input terminal of the signal latch module, and the second input terminal of the withstand voltage module The output terminal is connected to the second input terminal of the signal latch module; the output terminal of the reset module is connected to the third input terminal and the fourth input terminal of the signal latch module; the second output terminal of the signal latch module is the output of the level shift circuit end.
  • the present application can transfer signals between two
  • FIG. 1 is a schematic diagram of a circuit structure of a commonly used level conversion circuit provided in an embodiment of the present application
  • FIG. 2A is a schematic diagram of the module structure of an embodiment of the level shift circuit of the present application.
  • FIG. 2B is a schematic circuit diagram of a reset module 130 provided in an embodiment of the present application.
  • FIG. 2C is a schematic circuit diagram of a differential signal module 110 provided in an embodiment of the present application.
  • FIG. 2D is a schematic circuit diagram of a withstand voltage module 120 provided in an embodiment of the present application.
  • FIG. 2E is a schematic circuit diagram of a withstand voltage module 120 provided in an embodiment of the present application.
  • FIG. 2F is a schematic circuit diagram of a signal latch module 140 provided by an embodiment of the present application.
  • FIG. 3 is a block diagram of another embodiment of the level shifting circuit of the present application.
  • Communication between logic circuits between different levels is required, and a level shift circuit is required to transfer signals between different levels.
  • FIG. 1 is a schematic circuit structure diagram of a commonly used level conversion circuit provided in the embodiment of the present application.
  • the circuit can use a level shift circuit to realize signal transmission between different levels.
  • the level of the signal at point A is VCC1
  • the inverter composed of M11 and M22 turns off M33, and R11 pulls up the potentials of S and K to VCC2.
  • the inverter composed of M55 and M66 Output the signal at point B as VSS2; when the level of the signal at point A is VSS1, the inverter composed of M11 and M22 turns on M33, M33 pulls down the potential of S to VSS1, and the potential of K is limited to VSS2+ by M44 Threshold Voltage (VTH), at this time, the inverter composed of M55 and M66 converts the signal at point B to VCC2; thus, the circuit realizes the level of point A from VCC1 ⁇ VSS1 to the level of point B from VCC2 ⁇ Level shifting (inverting) for VSS2.
  • VTH Threshold Voltage
  • withstand voltage of M33 and M44 must be greater than VCC2-VSS1 30V, while the VDS withstand voltage of ordinary transistors is usually 5V, and high withstand voltage transistors need to be selected, which increases the complexity and cost of device manufacturing .
  • FIG. 2A is a schematic structural diagram of a circuit module of a level shift circuit 100 provided in an embodiment of the present application.
  • the above-mentioned level shift circuit includes: a differential signal module 110, a withstand voltage module 120, a reset module 130 and a signal latch module 140;
  • the input terminal of the differential signal module 110 is the input terminal of the level shift circuit 100, the first output terminal of the differential signal module 110 is connected to the first input terminal of the withstand voltage module 120, and the second output terminal of the differential signal module 110 is connected to the withstand voltage module the second input terminal of 120;
  • the third input end of the withstand voltage module 120 is connected to the first output end of the signal latch module 140, the fourth input end of the withstand voltage module 120 is connected to the second output end of the signal latch module 140, and the first output end of the withstand voltage module 120
  • the terminal is connected to the first input terminal of the signal latch module 140, and the second output terminal of the withstand voltage module 120 is connected to the second input terminal of the signal latch module 140;
  • the output terminal of the reset module 130 is connected to the third input terminal and the fourth input terminal of the signal latch module 140;
  • the second output terminal of the signal latch module 140 is the output terminal of the level shift circuit 100 .
  • the differential signal module 110 is configured to convert the input signal into a first differential signal and a second differential signal, wherein the first differential signal and the second differential signal are a pair of differential mode signals.
  • the withstand voltage module 120 is used to convert the first differential signal into a first withstand voltage signal through the first control signal of the signal latch module 140, and convert the first differential signal into a first withstand voltage signal through the second control signal of the signal latch module 140.
  • the two differential signals are converted into a second withstand voltage signal.
  • the reset module 130 is configured to generate a reset signal and output the reset signal to the signal latch module 140, and the reset signal is used to control the reset state of the signal latch module 140 during power-on or reset.
  • the signal latch module 140 is used to convert the first withstand voltage signal, the second withstand voltage signal and the reset signal into a first control signal and a second control signal, and the second control signal is a level shift circuit 100 output signal.
  • the above-mentioned level shift circuit 100 realizes the signal level conversion from the low-level signal of the signal input terminal A to the high-level signal output by the signal latch module 140, and can convert the signal level between two different voltage domains.
  • the signal is transmitted.
  • the withstand voltage problem of the switching tubes in the differential signal module 110 is solved by the withstand voltage module 120 , so that the level shift circuit 100 can realize signal level shift without high withstand voltage transistors.
  • FIG. 2B is a schematic circuit diagram of a reset module 130 provided in an embodiment of the present application.
  • the reset module 130 includes: a first resistor R1 and a first capacitor C1, and the first capacitor C1 of the first resistor R1 One end is connected to the first power supply, the second end of the first resistor R1 is connected to the first end of the first capacitor C1, the second end of the first capacitor C1 is connected to the second power supply, and the second end of the first resistor R1 is the reset module 130 output terminal.
  • the first power supply involved in the embodiment of the present application is VCC2, and the first power supply is a DC power supply corresponding to a preset voltage value;
  • the second power supply involved in the embodiment of the present application is VSS2, and the second power supply is a preset The voltage value corresponds to the DC power supply.
  • the reset module 130 may also be other types of reset circuits, and this is only an example for illustration, and the circuit of the reset module 130 is not limited.
  • the resistance value of the first resistor R1 may be a preset resistance value determined based on experience, or a resistance value obtained through calculation.
  • the output terminal of the reset module 130 outputs a reset signal to the above-mentioned signal latch module 140 .
  • FIG. 2C is a schematic circuit diagram of a differential signal module 110 provided in an embodiment of the present application.
  • the differential signal module 110 includes: a first inverting module 111 and a second inverting module 112;
  • the input terminal of the first inverting module 111 is the input terminal of the differential signal module 110;
  • the output terminal of the first inverting module 111 is connected to the input terminal of the second inverting module 112 and the first output terminal of the differential signal module 110;
  • the output terminal of the inverting module 112 is connected to the second output terminal of the differential signal module 110 .
  • the first inverting module 111 includes: a first switch M1 and a second switch M2; the source of the first switch M1 is connected to the third power supply; the gate of the first switch M1 is connected to the second The gate of the second switching tube M2 is connected to the input terminal of the first inverting module 111; the drain of the first switching tube M1 is connected to the source of the second switching tube M2 and the output terminal of the first inverting module 111; the second switching tube The drain of M2 is connected to the fourth power supply.
  • the third power supply is VCC1
  • the fourth power supply is VSS1.
  • the first switching tube M1 can be a junction field effect transistor, an insulating field effect transistor, or other switching tubes, and there are no excessive restrictions here;
  • the second switching tube M2 can be a junction field effect transistor, which can be It is an insulating field effect transistor, or other switching transistors, and there is no excessive limitation here.
  • the second inverting module 112 includes: a third switch M3 and a fourth switch M4; the source of the third switch M3 is connected to the third power supply; the gate of the third switch M3 is connected to the first
  • the grid of the four switching tubes M4 is connected to the input terminal of the second inverting module 112; the drain of the third switching tube M3 is connected to the source of the fourth switching tube M4 and the output terminal of the second inverting module 112; the fourth switching tube The drain of M4 is connected to the fourth power supply.
  • the third power supply is VCC1
  • the third power supply is a DC power supply corresponding to a preset voltage value
  • the fourth power supply is VSS1
  • the fourth power supply is a DC power supply corresponding to a preset voltage value.
  • the third switching tube M3 can be a junction field effect transistor, an insulating type field effect transistor, or other switching tubes, and there are no excessive restrictions here;
  • the fourth switching tube M4 can be a junction field effect transistor, which can be It is an insulating field effect transistor, or other switching transistors, and there is no excessive limitation here.
  • FIG. 2D is a schematic circuit diagram of a withstand voltage module 120 provided in an embodiment of the present application.
  • the withstand voltage module 120 includes a second capacitor C2, a third capacitor C3, and a fifth switch tube M5.
  • the first terminal of the second capacitor C2 is connected to the first output terminal of the differential signal module 110, the second terminal of the second capacitor C2 is connected to the drain of the fifth switching tube M5, and the fifth switching tube M5
  • the source is connected to the first power supply, the gate of the fifth switching tube M5 is connected to the fourth input terminal of the withstand voltage module 120;
  • the first terminal of the third capacitor C3 is connected to the second output terminal of the differential signal module 110, and the third capacitor C3
  • the second terminal is connected to the drain of the sixth switching transistor M6, the source of the sixth switching transistor M6 is connected to the first power supply, and the gate of the sixth switching transistor M6 is connected to the third input terminal of the withstand voltage module 120;
  • the second capacitor C2 The second terminal is connected to the first high level point and the first output terminal of the withstand voltage module;
  • the second terminal of the third capacitor C3 is connected to the second high level point and the second output terminal of the withstand voltage module.
  • the fifth switching transistor M5 involved in the embodiment of the present application may be a junction field effect transistor, an insulating field effect transistor, or other switching transistors, and there are no excessive limitations here;
  • the sixth switching transistor M6 involved in the above can be a junction field effect transistor, an insulating field effect transistor, or other switching transistors, which are not limited here too much.
  • the first high level point is point Q in FIG. 2D
  • the second high level point is point P in FIG. 2D .
  • FIG. 2E is a schematic circuit diagram of a withstand voltage module 120 provided in an embodiment of the present application.
  • the withstand voltage module 120 further includes a first clamping diode D1 and a second clamping diode D2;
  • the anode of the first clamping diode D1 is connected to the second power supply, the cathode of the first clamping diode D1 is connected to the first high level point;
  • the anode of the second clamping diode D2 is connected to the second power supply, the first clamping diode
  • the cathode of D1 is connected to the second high level point.
  • the second power supply is VSS2, and the second power supply is a DC power supply corresponding to a preset voltage value.
  • a clamping diode is a diode used to limit the potential of a certain point in a circuit.
  • the second power supply VSS2 is protected by a clamping diode.
  • FIG. 2F is a schematic circuit diagram of a signal latch module 140 provided in an embodiment of the present application.
  • the signal latch module 140 includes a latch control module 141 and an RS latch module 142;
  • the first output terminal of the storage control module 141 is connected to the first input terminal of the RS latch module 142, the second output terminal of the latch control module 141 is connected to the second input terminal of the RS latch module 142, and the second output terminal of the latch control module 141
  • One input end is the first input end of the signal latch module 140, the second input end of the latch control module 141 is the second input end of the signal latch module 140, and the third input end of the latch control module 141 is a signal lock
  • the third input terminal of the storage module 140, the fourth input terminal of the latch control module 141 is the fourth input terminal of the signal latch module 140, and the first output terminal of the RS latch module 142 is the first input terminal of the signal latch module 140.
  • the RS latch module 142 may be an RS latch RSlatch composed of a NAND gate ND1 and a NAND gate ND2, or an RS latch composed of two NOR gates, or other types of RS latches. Register, here is just an example, do not make too many restrictions on the RS latch.
  • the latch control module 141 includes: a first inverter A1, a second inverter A2, a third inverter A3, an AND gate AN1, and an OR gate OR1; The input terminal is connected to the first input terminal of the latch control module 141, the output terminal of the first inverter A1 is connected to the first input terminal of the AND gate AN1, and the second input terminal of the AND gate AN1 is connected to the first input terminal of the latch control module 141.
  • the three input terminals are connected, the output terminal of the AND gate AN1 is connected with the first input terminal of the RS latch module, the input terminal of the second inverter A2 is connected with the second input terminal of the latch control module 141, and the second inverter
  • the output terminal of A2 is connected with the first input terminal of OR gate OR1
  • the second input terminal of OR gate OR1 is connected with the output terminal of the third inverter A3
  • the input terminal of the third inverter A3 is connected with the latch control module 141
  • the fourth input terminal of the OR gate OR1 is connected to the second output terminal of the latch control module 141 .
  • first inverter A1 the second inverter A2 , and the third inverter A3 involved in the embodiment of the present application may all be NOT gates or other inverters, and there is no excessive limitation here.
  • FIG. 3 is a schematic circuit diagram of a level shift circuit 100 provided in an embodiment of the present application.
  • the first inverter A1, the second inverter A2, the third inverter A3, the AND gate AN1, the OR gate OR1, the NAND gate ND1 and the NAND gate ND2 all work between VCC2 and VSS2
  • the power supply signals of VCC1, VSS1, VCC2 and VSS2 are denoted as Vc1, Vs1, Vc2 and Vs2 respectively.
  • the high level of the signal at the input terminal A of the level shift circuit 100 is VCC1, and the low level is VSS1; the high level of the signal at the output terminal A of the level shift circuit 100 is VCC2, and the low level is VSS2.
  • the first inverting module composed of M1 and M2 converts the input signal at point A into the first differential signal; the second inverting module composed of M3 and M4 converts the input signal at point A into the second differential signal.
  • C2 transmits the first differential signal output from the first output terminal of the differential signal module to the second terminal of C2 in the withstand voltage module;
  • C3 transmits the second differential signal output from the second output terminal of the differential signal module to the withstand voltage module The second end of C3.
  • C2 and C3 are used as withstand voltage devices.
  • R1 and C1 constitute a reset device that outputs a reset signal RST signal that is 0 when power-on; to ensure that the default value is correct when the system is powered on.
  • M5 and M6 are two transistors with large on-resistance, and their function is to maintain the voltage on the capacitors of C1 and C2.
  • Both D1 and D2 are clamping diodes, which can prevent the voltages of points Q and P from being too low and exceeding the working range of subsequent devices.
  • A1, A2, AN1, OR1, ND1, and ND2 together form a signal latch module with a reset terminal (that is, an RS latch) (the reset terminal is the output terminal RST point of the reset module, the R terminal is the Q point, and the S terminal is the Point P), convert the differential signal transmitted by C1 and C2 into a single-ended signal at point B, and perform latching.
  • the level signal at the input terminal A of the level shift circuit 100 defaults to Vs1.
  • the reset module that is, the reset circuit
  • the reset module composed of R1 and C1 makes the output terminal RST of the reset module temporarily be Vs2.
  • AN1 and OR1 make the level signal of the second output terminal B of the RS latch RSlatch formed by ND1 and ND2 be Vs2.
  • the fifth switching tube M5 is turned on, and the sixth switching tube M6 is turned off.
  • the first high level point Q is Vc2
  • the first output terminal S of the differential signal module 110 is Vc1
  • the second high level point P is Vs2
  • the first high level point Q terminal is Vs1.
  • R1 charges to C1, the potential of the output terminal RST of the reset module is Vc2, and AN1 and OR1 no longer affect the RS latch RSlatch formed by ND1 and ND2.
  • the first inverting module formed by M1 and M2 changes the voltage at point S of the first output terminal of the differential signal module 110 from Vc1 to Vs1
  • the second inverting module composed of the third switching tube M3 and the fourth switching tube M4 converts the voltage at the second output terminal K point of the differential signal module 110 from Vs1 to Vc1, because the voltage at both ends of the third capacitor C3 cannot change abruptly , the voltage at the second high level point P changes from Vs2 to Vc2.
  • the RSlatch composed of A1, A2, AN1, OR1, ND1 and ND2 inverts the signal output terminal B point to Vc2, meanwhile the fifth switching tube M5 is turned off, and the sixth switching tube M6 is turned on.
  • the first inverter formed by M1 and M2 makes the voltage of the first output point S of the differential signal module 110 change from Vs1 to Vc1. Since the voltage across the second capacitor C2 cannot change abruptly, the voltage at point Q at the first high level changes from Vs2 to Vc2.
  • the second inverter formed by M3 and M4 converts the voltage at the second output terminal K point of the differential signal module 110 from Vs1 to Vc1, because the voltage across the third capacitor C3 cannot change abruptly, and the sixth switching tube M6
  • the on-resistance is designed to be large enough so that it has no time to affect the voltage at point K during the conversion process.
  • the signal latching module 140 composed of the first inverter A1, the second inverter A2, the third inverter A3, the AND gate AN1, the OR gate OR1, the NAND gate ND1 and the NAND gate ND2 makes the signal latch Point B of the second output terminal of the storage module 140 is reversed to Vs2, and at the same time, the sixth switch M6 is turned off, and the fifth switch M5 is turned on.
  • the signal level conversion from the voltage Vc1 to Vs1 at point A to the voltage Vc2 to Vs2 at point B is realized by the above process.
  • Using the second capacitor C2 and the third capacitor C3 with high withstand voltage in the level shift circuit does not require a transistor with high withstand voltage, which can save manufacturing cost and complexity, and can reduce the normally open state of the switch tube when it is turned on. power consumption.
  • the present application further provides an electronic device, which includes the above-mentioned level shifting circuit.
  • the signal inversion module is connected to the signal input terminal to receive the input signal, so that the electrical signals of the first low-level terminal and the second low-level terminal are transmitted to the first high-level point and the second high-level terminal through the withstand voltage module. level point, and then the signal latch module outputs the first high-level signal or the second high-level signal under the action of the reset terminal, wherein the first high-level signal corresponds to the first high-level point, and the second high-level signal
  • the level signal corresponds to the second high level point, which realizes the signal level conversion from the low level signal of the signal input terminal A to the high level signal of the signal output terminal B, and can convert the signal level between two different voltage domains The signal is transmitted.

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Abstract

本申请实施例提供了一种电平移位电路及电子设备，该电路包括：差分信号模块、耐压模块、复位模块和信号锁存模块；差分信号模块的第一输出端连接耐压模块的第一输入端，差分信号模块第二输出端连接耐压模块的第二输入端；耐压模块的第三输入端连接信号锁存模块的第一输出端，耐压模块的第四输入端连接信号锁存模块的第二输出端，耐压模块的第一输出端连接信号锁存模块的第一输入端，耐压模块的第二输出端连接信号锁存模块的第二输入端；复位模块的输出端连接信号锁存模块的第三输入端和第四输入端；信号锁存模块的第二输出端为电平移位电路的输出端。本申请能够将两个不同电压域之间的信号进行传递。

Description

电平移位电路及电子设备
本申请要求于2021年8月24日提交中国专利局、申请号为2021109733934、申请名称为“电平移位电路及电子设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请属于电子电路技术领域，尤其涉及一种电平移位电路及电子设备。
背景技术
在集成电路中，经常有同一颗IC中存在多个电压域的情况。如一部分逻辑电路工作的VCC1＝5V、VSS1＝0V，而另一部分的逻辑电路工作的VCC2＝25V、VSS2＝20V。不同电平之间的逻辑电路之间需要通讯，此时便需要电平移位电路将信号在不同电平之间传递。
发明内容
本申请实施例提供一种电平移位电路，能够解决两个不同电压域之间的信号不能传递的问题。
第一方面，本申请实施例提供了一种电平移位电路，包括：差分信号模块、耐压模块、复位模块和信号锁存模块；所述差分信号模块的输入端为所述电平移位电路的输入端，所述差分信号模块的第一输出端连接所述耐压模块的第一输入端，所述差分信号模块的第二输出端连接所述耐压模块的第二输入端；所述耐压模块的第三输入端连接所述信号锁存模块的第一输出端，所述耐压模块的第四输入端连接所述信号锁存模块的第二输出端，所述耐压模块的第一输出端连接所述信号锁存模块的第一输入端，所述耐压模块的第二输出端连接所述信号锁存模块的第二输入端；所述复位模块的输出端连接所述信号锁存模块的第三输入端和第四输入端；所述信号锁存模块的第二输出端为所述电平移位电路的输出端；所述差分信号模块，用于将输入信号转换成第一差分信号和第二差分信号，其中，所述第一差分信号与所述第二差分信号为一对差模信号；所述耐压模块，用于通过所述信号锁存模块的第一控制信号将所述第一差分信号转换成第一耐压信号、通过所述信号锁存模块的第二控制信号将所述第二差分信号转换成第二耐压信号；所述复位模块，用于生成复位信号，向所述信号锁存模块输出所述复位信号，所述复位信号用于在上电或复位过程中控制所述信号锁存模块的复位状态；所述信号锁存模块，用于将所述第一耐压信号、所述第二耐压信号和所述复位信号转换成所述第一控制信号和所述第二控制信号，所述第二控制信号为所述电平移位电路的输出信号。
可选地，所述复位模块包括：第一电阻R1和第一电容C1，所述第一电阻R1的第一端连接第一电源，所述第一电阻R1的第二端连接所述第一电容C1的第一端，所述第一电容C1的第二端连接第二电源，所述第一电阻R1的第二端为所述复位模块的输出端。
可选地，所述差分信号模块包括：第一反相模块和第二反相模块；所述第一反相模块的输入端为所述差分信号模块的输入端；所述第一反相模块的输出端连接所述第二反相模块的输入端和所述差分信号模块的第一输出端；所述第二反相模块的输出端连接所述差分信号模 块的第二输出端。
可选地，所述第一反相模块包括：第一开关管M1和第二开关管M2；所述第一开关管M1的源极连接第三电源；所述第一开关管M1的栅极连接所述第二开关管M2的栅极和所述第一反相模块的输入端；所述第一开关管M1的漏极连接所述第二开关管M2的源极和所述第一反相模块的输出端；所述第二开关管M2的漏极连接第四电源。
可选地，所述第二反相模块包括：第三开关管M3和第四开关管M4；所述第三开关管M3的源极连接第三电源；所述第三开关管M3的栅极连接所述第四开关管M4的栅极和所述第二反相模块的输入端；所述第三开关管M3的漏极连接所述第四开关管M4的源极和所述第二反相模块的输出端；所述第四开关管M4的漏极连接第四电源。
可选地，所述耐压模块包括第二电容C2、第三电容C3、第五开关管M5和第六开关管M6；所述第二电容C2的第一端连接所述差分信号模块的第一输出端，所述第二电容C2的第二端连接所述第五开关管M5的漏极，所述第五开关管M5的源极连接所述第一电源，所述第五开关管M5的栅极连接所述耐压模块的第四输入端；所述第三电容C3的第一端连接所述差分信号模块的第二输出端，所述第三电容C3的第二端连接所述第六开关管M6的漏极，所述第六开关管M6的源极连接所述第一电源，所述第六开关管M6的栅极连接所述耐压模块的第三输入端；所述第二电容C2的第二端连接第一高电平点和所述耐压模块的第一输出端；所述第三电容C3的第二端连接第二高电平点和所述耐压模块的第二输出端。
可选地，所述耐压模块还包括第一钳位二极管D1和第二钳位二极管D2；所述第一钳位二极管D1的阳极与所述第二电源连接，所述第一钳位二极管D1的阴极与所述第一高电平点连接；所述第二钳位二极管D2的阳极与所述第二电源连接，所述第一钳位二极管D1的阴极与所述第二高电平点连接。
可选地，所述信号锁存模块包括锁存控制模块和RS锁存模块；所述锁存控制模块的第一输出端连接所述RS锁存模块的第一输入端，所述锁存控制模块的第二输出端连接所述RS锁存模块的第二输入端，所述锁存控制模块的第一输入端为所述信号锁存模块的第一输入端，所述锁存控制模块的第二输入端为所述信号锁存模块的第二输入端，所述锁存控制模块的第三输入端为所述信号锁存模块的第三输入端，所述锁存控制模块的第四输入端为所述信号锁存模块的第四输入端，所述RS锁存模块的第一输出端为所述信号锁存模块的第一输出端，所述RS锁存模块的第二输出端为所述信号锁存模块的第二输出端。
可选地，所述锁存控制模块包括：反相器A1、反相器A2、反相器A3、与门AN1、或门OR1；所述反相器A1的输入端与所述锁存控制模块的第一输入端，所述反相器A1的输出端与所述与门AN1的第一输入端连接，所述与门AN1的第二输入端与所述锁存控制模块的第三输入端连接，所述与门AN1的输出端与所述RS锁存模块的第一输入端连接，所述反相器A2的输入端与所述锁存控制模块的第二输入端连接，所述反相器A2的输出端与所述或门OR1的第一输入端连接，所述或门OR1的第二输入端与所述反相器A3的输出端连接，所述反相器A3的输入端与所述锁存控制模块的第四输入端连接，所述或门OR1的输出端与所述锁存控制模块的第二输出端连接。
第二方面，本申请还提供一种电子设备，电子设备包括如上述第一方面的电平移位电路。
本申请实施例提供了一种电平移位电路及电子设备，上述电路包括：差分信号模块、耐压模块、复位模块和信号锁存模块；差分信号模块的输入端为电平移位电路的输入端，差分信号模块的第一输出端连接耐压模块的第一输入端，差分信号模块的第二输出端连接耐压模块的第二输入端；耐压模块的第三输入端连接信号锁存模块的第一输出端，耐压模块的第 四输入端连接信号锁存模块的第二输出端，耐压模块的第一输出端连接信号锁存模块的第一输入端，耐压模块的第二输出端连接信号锁存模块的第二输入端；复位模块的输出端连接信号锁存模块的第三输入端和第四输入端；信号锁存模块的第二输出端为电平移位电路的输出端。本申请能够将两个不同电压域之间的信号进行传递，实现了由信号输入端的低电平信号到信号锁存模块输出的高电平信号的信号电平转换。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种常用的电平转换电路的电路结构示意图；
图2A是本申请电平移位电路一个实施例的模块结构示意图；
图2B为本申请实施例提供的一种复位模块130的电路示意图；
图2C为本申请实施例提供的一种差分信号模块110的电路示意图；
图2D为本申请实施例提供的一种耐压模块120的电路示意图；
图2E为本申请实施例提供的一种耐压模块120的电路示意图；
图2F为本申请实施例提供的一种信号锁存模块140的电路示意图；
图3是本申请电平移位电路另一个实施例的模块示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、产品或设备固有的其他步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在集成电路中，经常有同一颗IC中存在多个电压域的情况。如一部分逻辑电路工作的VCC1＝5V、VSS1＝0V，而另一部分的逻辑电路工作的VCC2＝25V、VSS2＝20V。不同电平之间的逻辑电路之间需要通讯，此时便需要电平移位电路将信号在不同电平之间传递。
为了更好的说明本申请实施例，首先对现有技术中电平转换电路进行介绍。如图1所示，图1为本申请实施例提供的一种常用的电平转换电路的电路结构示意图，该电路可以使用电平移位电路实现信号在不同电平之间传递。当A点信号的电平为VCC1时，由M11、M22构成的反相器将M33关断，R11将S、K的电位都上拉到VCC2，此时，由M55、M66构成的 反相器将B点信号输出为VSS2；当A点信号的电平为VSS1时，由M11、M22构成的反相器将M33导通，M33将S的电位下拉到VSS1,K的电位被M44限制到VSS2+阈值电压(Threshold Voltage，VTH)，此时，由M55、M66构成的反相器将B点信号转变为VCC2；由此，该电路实现了A点电平VCC1～VSS1到B点电平VCC2～VSS2的电平转换(反相)。
但是，在该电路中A点电平为VSS1时，M33导通，存在常开功耗；另外，S点的电压幅度为VSS1到VCC2，由于VCC1＝5V，VSS1＝0V，VCC2＝30V，VSS2＝25V，那么M33和M44的|VDS|耐压就必须大于VCC2-VSS1＝30V，而普通的晶体管的VDS耐压通常为5V，需要选用高耐压的晶体管，增加了器件制造复杂度和成本。
为解决上述问题，本申请实施例提供了一种电平移位电路100。参照图2A，图2A为本申请实施例提供的一种电平移位电路100的电路模块结构示意图。如图2A所示，上述电平移位电路包括：差分信号模块110、耐压模块120、复位模块130和信号锁存模块140；
差分信号模块110的输入端为电平移位电路100的输入端，差分信号模块110的第一输出端连接耐压模块120的第一输入端，差分信号模块110的第二输出端连接耐压模块120的第二输入端；
耐压模块120的第三输入端连接信号锁存模块140的第一输出端，耐压模块120的第四输入端连接信号锁存模块140的第二输出端，耐压模块120的第一输出端连接信号锁存模块140的第一输入端，耐压模块120的第二输出端连接信号锁存模块140的第二输入端；
复位模块130的输出端连接信号锁存模块140的第三输入端和第四输入端；
信号锁存模块140的第二输出端为电平移位电路100的输出端。
需要进一步解释的是，差分信号模块110，用于将输入信号转换成第一差分信号和第二差分信号，其中，第一差分信号与第二差分信号为一对差模信号。
需要进一步解释的是，耐压模块120，用于通过信号锁存模块140的第一控制信号将第一差分信号转换成第一耐压信号、通过信号锁存模块140的第二控制信号将第二差分信号转换成第二耐压信号。
需要进一步解释的是，复位模块130，用于生成复位信号，向信号锁存模块140输出复位信号，复位信号用于在上电或复位过程中控制信号锁存模块140的复位状态。
需要进一步解释的是，信号锁存模块140，用于将第一耐压信号、第二耐压信号和复位信号转换成第一控制信号和第二控制信号，第二控制信号为电平移位电路100的输出信号。
可以看出，上述电平移位电路100实现了由信号输入端A的低电平信号到信号锁存模块140输出的高电平信号的信号电平转换，能够将两个不同电压域之间的信号进行传递。通过耐压模块120解决差分信号模块110中开关管的耐压问题，使得电平移位电路100无需高耐压的晶体管即可实现信号电平移位。
在一个可能的示例中，参照图2B，图2B为本申请实施例提供的一种复位模块130的电路示意图，复位模块130包括：第一电阻R1和第一电容C1，第一电阻R1的第一端连接第一电源，第一电阻R1的第二端连接第一电容C1的第一端，第一电容C1的第二端连接第二电源，第一电阻R1的第二端为复位模块130的输出端。
其中，本申请实施例中所涉及的第一电源为VCC2，第一电源为预先设置的电压值对应的直流电源；本申请实施例中所涉及的第二电源为VSS2，第二电源为预先设置的电压值对应的直流电源。
其中，复位模块130还可以是其他类型的复位电路，此处仅是举例说明，对复位模块130的电路不作限制。
其中，第一电阻R1的阻值可以是根据经验值确定到的预设阻值，可以是通过计算的到的阻值。
其中，复位模块130的输出端向上述信号锁存模块140输出复位信号。
在一个可能的示例中，参照图2C，图2C为本申请实施例提供的一种差分信号模块110的电路示意图，差分信号模块110包括：第一反相模块111和第二反相模块112；第一反相模块111的输入端为差分信号模块110的输入端；第一反相模块111的输出端连接第二反相模块112的输入端和差分信号模块110的第一输出端；第二反相模块112的输出端连接差分信号模块110的第二输出端。
在一个可能的示例中，第一反相模块111包括：第一开关管M1和第二开关管M2；第一开关管M1的源极连接第三电源；第一开关管M1的栅极连接第二开关管M2的栅极和第一反相模块111的输入端；第一开关管M1的漏极连接第二开关管M2的源极和第一反相模块111的输出端；第二开关管M2的漏极连接第四电源。
其中，第三电源为VCC1，第四电源为VSS1。第一开关管M1可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制；第二开关管M2可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制。
在一个可能的示例中，第二反相模块112包括：第三开关管M3和第四开关管M4；第三开关管M3的源极连接第三电源；第三开关管M3的栅极连接第四开关管M4的栅极和第二反相模块112的输入端；第三开关管M3的漏极连接第四开关管M4的源极和第二反相模块112的输出端；第四开关管M4的漏极连接第四电源。
其中，第三电源为VCC1，第三电源为预先设置的电压值对应的直流电源，第四电源为VSS1，第四电源为预先设置的电压值对应的直流电源。
第三开关管M3可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制；第四开关管M4可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制。
在一个可能的示例中，参照图2D，图2D为本申请实施例提供的一种耐压模块120的电路示意图，耐压模块120包括第二电容C2、第三电容C3、第五开关管M5和第六开关管M6；第二电容C2的第一端连接差分信号模块110的第一输出端，第二电容C2的第二端连接第五开关管M5的漏极，第五开关管M5的源极连接第一电源，第五开关管M5的栅极连接耐压模块120的第四输入端；第三电容C3的第一端连接差分信号模块110的第二输出端，第三电容C3的第二端连接第六开关管M6的漏极，第六开关管M6的源极连接第一电源，第六开关管M6的栅极连接耐压模块120的第三输入端；第二电容C2的第二端连接第一高电平点和所述耐压模块的第一输出端；第三电容C3的第二端连接第二高电平点和所述耐压模块的第二输出端。
其中，本申请实施例中所涉及的第五开关管M5可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制；本申请实施例中所涉及的第六开关管M6可以是结型场效应管，可以是绝缘型场效应管，或者是其他的开关管，此处不作过多的限制。
第一高电平点为图2D中的Q点，第二高电平点为图2D中的P点。
在一个可能的示例中，参照图2E，图2E为本申请实施例提供的一种耐压模块120的电路示意图，耐压模块120还包括第一钳位二极管D1和第二钳位二极管D2；第一钳位二极管D1的阳极与第二电源连接，第一钳位二极管D1的阴极与第一高电平点连接；第二钳位二极 管D2的阳极与第二电源连接，第一钳位二极管D1的阴极与第二高电平点连接。
其中，第二电源为VSS2，第二电源为预先设置的电压值对应的直流电源。钳位二极管是指用于在电路中将某点的电位进行限制的二极管。本示例中通过钳位二极管保护第二电源VSS2。
在一个可能的示例中，参照图2F，图2F为本申请实施例提供的一种信号锁存模块140的电路示意图，信号锁存模块140包括锁存控制模块141和RS锁存模块142；锁存控制模块141的第一输出端连接RS锁存模块142的第一输入端，锁存控制模块141的第二输出端连接RS锁存模块142的第二输入端，锁存控制模块141的第一输入端为信号锁存模块140的第一输入端，锁存控制模块141的第二输入端为信号锁存模块140的第二输入端，锁存控制模块141的第三输入端为信号锁存模块140的第三输入端，锁存控制模块141的第四输入端为信号锁存模块140的第四输入端，RS锁存模块142的第一输出端为信号锁存模块140的第一输出端，RS锁存模块142的第二输出端为信号锁存模块140的第二输出端。
其中，RS锁存模块142可以是与非门ND1和与非门ND2构成的RS锁存器RSlatch，也可以是由两个或非门构成的RS锁存器，也可以是其他类型的RS锁存器，此处仅是举例说明，对RS锁存器不作过多的限制。
在一个可能的示例中，锁存控制模块141包括：第一反相器A1、第二反相器A2、第三反相器A3、与门AN1、或门OR1；第一反相器A1的输入端与锁存控制模块141的第一输入端，第一反相器A1的输出端与与门AN1的第一输入端连接，与门AN1的第二输入端与锁存控制模块141的第三输入端连接，与门AN1的输出端与RS锁存模块的第一输入端连接，第二反相器A2的输入端与锁存控制模块141的第二输入端连接，第二反相器A2的输出端与或门OR1的第一输入端连接，或门OR1的第二输入端与第三反相器A3的输出端连接，第三反相器A3的输入端与锁存控制模块141的第四输入端连接，或门OR1的输出端与锁存控制模块141的第二输出端连接。
其中，本申请实施例所涉及的第一反相器A1、第二反相器A2、第三反相器A3均可以是非门，或者是其他的反相器，此处不作过多的限制。
本申请电平移位电路的工作原理如下：
参照图3，图3为本申请实施例提供的一种电平移位电路100的电路示意图。图3中第一反相器A1、第二反相器A2、第三反相器A3、与门AN1、或门OR1、与非门ND1和与非门ND2均工作在VCC2至VSS2之间的电压范围内，其中，VCC1、VSS1、VCC2和VSS2的电源信号分别表示为Vc1、Vs1、Vc2和Vs2。
电平移位电路100的输入端A的信号的高电平为VCC1，低电平为VSS1；电平移位电路100的输出端A的信号的高电平为VCC2，低电平为VSS2。
M1和M2构成的第一反相模块，将A点的输入信号转换为第一差分信号；M3、M4构成的第二反相模块，将A点的输入信号转换为第二差分信号。
C2将差分信号模块的第一输出端输出的第一差分信号传递到耐压模块的中C2的第二端；C3将差分信号模块的第二输出端输出的第二差分信号传递到耐压模块的中C3的第二端。C2和C3作为耐压器件。
R1和C1构成一个复位装置，输出一个上电时为0的复位信号RST信号；保证系统上电时的默认值正确。
M5和M6是两个导通电阻很大的晶体管，作用是保持C1和C2电容上的电压。
D1、D2均为钳位二极管，可以避免Q点和P点的电压太低，超过后续器件的工作范围。 A1、A2、AN1、OR1、ND1、ND2共同构成一个带复位端的信号锁存模块(即一个RS锁存器)(复位端为复位模块的输出端RST点，R端为Q点，S端为P点)，将C1，C2传递上来的差分信号转换为B点的单端信号，并进行锁存。
假设上电时，电平移位电路100的输入端A点的电平信号默认为Vs1。由R1和C1构成的复位模块(即复位电路)使复位模块的输出端RST短暂为Vs2。那么AN1和OR1使得ND1和ND2构成的RS锁存器RSlatch的第二输出端B的电平信号为Vs2。同时第五开关管M5导通，第六开关管M6截止。第一高电平点Q为Vc2，差分信号模块110的第一输出端S为Vc1；第二高电平点P为Vs2，第一高电平点Q端为Vs1。
当上电完成后，R1向C1充电完成，复位模块的输出端RST的电位为Vc2，AN1和OR1不再影响ND1和ND2构成的RS锁存器RSlatch。
当电平移位电路100的输入端A点的电压从Vs1变为Vc1时，M1和M2构成的第一反相模块使差分信号模块110的第一输出端S点的电压从Vc1变为Vs1，由于第三电容C3两端电压不能突变，且第五开关管M5的导通电阻设计得足够大，以至于在变换过程中来不及影响第一高电平点Q的电压。所以，第一高电平点Q的电压从Vc2变换到Vs2。同时，第三开关管M3、第四开关管M4构成的第二反相模块使差分信号模块110的第二输出端K点的电压从Vs1变换为Vc1，由于第三电容C3两端电压不能突变，第二高电平点P点的电压从Vs2变换到Vc2。
由A1、A2、AN1、OR1、ND1和ND2构成的RSlatch，使信号输出端B点翻转为Vc2，同时第五开关管M5截止，第六开关管M6导通。
当信号输入端A点从Vc1变为Vs1时，M1、M2构成的第一反相器使差分信号模块110的第一输出端S点电压从Vs1变为Vc1。由于第二电容C2两端电压不能突变，第一高电平点Q点的电压从Vs2变换到Vc2。同时，M3、M4构成的第二反相器使差分信号模块110的第二输出端K点的电压从Vs1变换为Vc1，由于第三电容C3两端电压不能突变，且第六开关管M6的导通电阻设计得足够大，以至于在变换过程中来不及影响K点的电压。所以，第二高电平点P点的电压从Vc2变换到Vs2。由第一反相器A1、第二反相器A2、第三反相器A3、与门AN1、或门OR1、与非门ND1和与非门ND2构成的信号锁存模块140，使信号锁存模块140的第二输出端B点翻转为Vs2，同时第六开关管M6截止，第五开关管M5导通。
由上述过程实现了由A点的电压Vc1至Vs1到B点Vc2至Vs2的信号电平转换。在电平移位电路中采用高耐压的第二电容C2和第三电容C3，则不需要高耐压的晶体管，可以节约制造成本和复杂度，而且可以减少开关管在导通时的常开功耗。
第二方面，本申请还提供一种电子设备，电子设备包括如上述的电平移位电路。
本申请实施例通过信号反相模块与信号输入端连接接收输入信号，从而通过耐压模块将第一低电平端和第二低电平端的电信号传递至第一高电平点和第二高电平点，然后由信号锁存模块在复位端的作用下输出第一高电平信号或第二高电平信号，其中，第一高电平信号与第一高电平点对应，第二高电平信号与第二高电平点对应，实现了由信号输入端A的低电平信号到信号输出端B的高电平信号的信号电平转换，能够将两个不同电压域之间的信号进行传递。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (20)

  1. 一种电平移位电路，其特征在于，所述电路包括：差分信号模块、耐压模块、复位模块和信号锁存模块；
    所述差分信号模块的输入端为所述电平移位电路的输入端，所述差分信号模块的第一输出端连接所述耐压模块的第一输入端，所述差分信号模块的第二输出端连接所述耐压模块的第二输入端；
    所述耐压模块的第三输入端连接所述信号锁存模块的第一输出端，所述耐压模块的第四输入端连接所述信号锁存模块的第二输出端，所述耐压模块的第一输出端连接所述信号锁存模块的第一输入端，所述耐压模块的第二输出端连接所述信号锁存模块的第二输入端；
    所述复位模块的输出端连接所述信号锁存模块的第三输入端和第四输入端；
    所述信号锁存模块的第二输出端为所述电平移位电路的输出端；
    所述差分信号模块，用于将输入信号转换成第一差分信号和第二差分信号，其中，所述第一差分信号与所述第二差分信号为一对差模信号；
    所述耐压模块，用于通过所述信号锁存模块的第一控制信号将所述第一差分信号转换成第一耐压信号、通过所述信号锁存模块的第二控制信号将所述第二差分信号转换成第二耐压信号；
    所述复位模块，用于生成复位信号，向所述信号锁存模块输出所述复位信号，所述复位信号用于在上电或复位过程中控制所述信号锁存模块的复位状态；
    所述信号锁存模块，用于将所述第一耐压信号、所述第二耐压信号和所述复位信号转换成所述第一控制信号和所述第二控制信号，所述第二控制信号为所述电平移位电路的输出信号。
  2. 如权利要求1所述的电平移位电路，其特征在于，
    所述复位模块包括：第一电阻R1和第一电容C1，所述第一电阻R1的第一端连接第一电源，所述第一电阻R1的第二端连接所述第一电容C1的第一端，所述第一电容C1的第二端连接第二电源，所述第一电阻R1的第二端为所述复位模块的输出端。
  3. 如权利要求1所述的电平移位电路，其特征在于，所述差分信号模块包括：第一反相模块和第二反相模块；
    所述第一反相模块的输入端为所述差分信号模块的输入端；
    所述第一反相模块的输出端连接所述第二反相模块的输入端和所述差分信号模块的第一输出端；
    所述第二反相模块的输出端连接所述差分信号模块的第二输出端。
  4. 如权利要求3所述的电平移位电路，其特征在于，所述第一反相模块包括：第一开关管M1和第二开关管M2；
    所述第一开关管M1的源极连接第三电源；
    所述第一开关管M1的栅极连接所述第二开关管M2的栅极和所述第一反相模块的输入端；
    所述第一开关管M1的漏极连接所述第二开关管M2的源极和所述第一反相模块的输出端；
    所述第二开关管M2的漏极连接第四电源。
  5. 根据权利要求4所述的电平移位电路，其特征在于，所述第一开关管M1和/或所述第二开关管为结型场效应管或绝缘型场效应管。
  6. 如权利要求4所述的电平移位电路，其特征在于，所述第二反相模块包括：第三开关管M3和第四开关管M4；
    所述第三开关管M3的源极连接第三电源；
    所述第三开关管M3的栅极连接所述第四开关管M4的栅极和所述第二反相模块的输入端；
    所述第三开关管M3的漏极连接所述第四开关管M4的源极和所述第二反相模块的输出端；
    所述第四开关管M4的漏极连接第四电源。
  7. 如权利要求1所述的电平移位电路，其特征在于，所述耐压模块包括第二电容C2、第三电容C3、第五开关管M5和第六开关管M6；
    所述第二电容C2的第一端连接所述差分信号模块的第一输出端，所述第二电容C2的第二端连接所述第五开关管M5的漏极，所述第五开关管M5的源极连接第一电源，所述第五开关管M5的栅极连接所述耐压模块的第四输入端；
    所述第三电容C3的第一端连接所述差分信号模块的第二输出端，所述第三电容C3的第二端连接所述第六开关管M6的漏极，所述第六开关管M6的源极连接所述第一电源，所述第六开关管M6的栅极连接所述耐压模块的第三输入端；
    所述第二电容C2的第二端连接第一高电平点和所述耐压模块的第一输出端；
    所述第三电容C3的第二端连接第二高电平点和所述耐压模块的第二输出端。
  8. 如权利要求7所述的电平移位电路，其特征在于，所述耐压模块还包括第一钳位二极管D1和第二钳位二极管D2；
    所述第一钳位二极管D1的阳极与第二电源连接，所述第一钳位二极管D1的阴极与所述第一高电平点连接；
    所述第二钳位二极管D2的阳极与所述第二电源连接，所述第一钳位二极管D1的阴极与所述第二高电平点连接。
  9. 如权利要求6所述的电平移位电路，其特征在于，所述信号锁存模块包括锁存控制模块和RS锁存模块；
    所述锁存控制模块的第一输出端连接所述RS锁存模块的第一输入端，
    所述锁存控制模块的第二输出端连接所述RS锁存模块的第二输入端，
    所述锁存控制模块的第一输入端为所述信号锁存模块的第一输入端，
    所述锁存控制模块的第二输入端为所述信号锁存模块的第二输入端，
    所述锁存控制模块的第三输入端为所述信号锁存模块的第三输入端，
    所述锁存控制模块的第四输入端为所述信号锁存模块的第四输入端，
    所述RS锁存模块的第一输出端为所述信号锁存模块的第一输出端，
    所述RS锁存模块的第二输出端为所述信号锁存模块的第二输出端。
  10. 如权利要求9所述的电平移位电路，其特征在于，所述锁存控制模块包括：第一反相器A1、第二反相器A2、第三反相器A3、与门AN1、或门OR1；
    所述第一反相器A1的输入端与所述锁存控制模块的第一输入端，
    所述第一反相器A1的输出端与所述与门AN1的第一输入端连接，
    所述与门AN1的第二输入端与所述锁存控制模块的第三输入端连接，
    所述与门AN1的输出端与所述RS锁存模块的第一输入端连接，
    所述第二反相器A2的输入端与所述锁存控制模块的第二输入端连接，
    所述第二反相器A2的输出端与所述或门OR1的第一输入端连接，
    所述或门OR1的第二输入端与所述反相器A3的输出端连接，
    所述第三反相器A3的输入端与所述锁存控制模块的第四输入端连接，
    所述第三反相器A3的输出端与所述RS锁存模块的第二输入端连接，
    所述或门OR1的输出端与所述锁存控制模块的第二输出端连接。
  11. 一种电子设备，其特征在于，所述电子设备包括电平移位电路，所述电路包括：差分信号模块、耐压模块、复位模块和信号锁存模块；
    所述差分信号模块的输入端为所述电平移位电路的输入端，所述差分信号模块的第一输出端连接所述耐压模块的第一输入端，所述差分信号模块的第二输出端连接所述耐压模块的第二输入端；
    所述耐压模块的第三输入端连接所述信号锁存模块的第一输出端，所述耐压模块的第四输入端连接所述信号锁存模块的第二输出端，所述耐压模块的第一输出端连接所述信号锁存模块的第一输入端，所述耐压模块的第二输出端连接所述信号锁存模块的第二输入端；
    所述复位模块的输出端连接所述信号锁存模块的第三输入端和第四输入端；
    所述信号锁存模块的第二输出端为所述电平移位电路的输出端；
    所述差分信号模块，用于将输入信号转换成第一差分信号和第二差分信号，其中，所述第一差分信号与所述第二差分信号为一对差模信号；
    所述耐压模块，用于通过所述信号锁存模块的第一控制信号将所述第一差分信号转换成第一耐压信号、通过所述信号锁存模块的第二控制信号将所述第二差分信号转换成第二耐压信号；
    所述复位模块，用于生成复位信号，向所述信号锁存模块输出所述复位信号，所述复位信号用于在上电或复位过程中控制所述信号锁存模块的复位状态；
    所述信号锁存模块，用于将所述第一耐压信号、所述第二耐压信号和所述复位信号转换成所述第一控制信号和所述第二控制信号，所述第二控制信号为所述电平移位电路的输出信号。
  12. 如权利要求11所述的电子设备，其特征在于，所述复位模块包括：第一电阻R1和第一电容C1，所述第一电阻R1的第一端连接第一电源，所述第一电阻R1的第二端连接所述第一电容C1的第一端，所述第一电容C1的第二端连接第二电源，所述第一电阻R1的第二端为所述复位模块的输出端。
  13. 如权利要求11所述的电子设备，其特征在于，所述差分信号模块包括：第一反相模块和第二反相模块；
    所述第一反相模块的输入端为所述差分信号模块的输入端；
    所述第一反相模块的输出端连接所述第二反相模块的输入端和所述差分信号模块的第一输出端；
    所述第二反相模块的输出端连接所述差分信号模块的第二输出端。
  14. 如权利要求13所述的电子设备，其特征在于，所述第一反相模块包括：第一开关管M1和第二开关管M2；
    所述第一开关管M1的源极连接第三电源；
    所述第一开关管M1的栅极连接所述第二开关管M2的栅极和所述第一反相模块的输入 端；
    所述第一开关管M1的漏极连接所述第二开关管M2的源极和所述第一反相模块的输出端；
    所述第二开关管M2的漏极连接第四电源。
  15. 根据权利要求14所述的电子设备，其特征在于，所述第一开关管M1和/或所述第二开关管为结型场效应管或绝缘型场效应管。
  16. 如权利要求14所述的电子设备，其特征在于，所述第二反相模块包括：第三开关管M3和第四开关管M4；
    所述第三开关管M3的源极连接第三电源；
    所述第三开关管M3的栅极连接所述第四开关管M4的栅极和所述第二反相模块的输入端；
    所述第三开关管M3的漏极连接所述第四开关管M4的源极和所述第二反相模块的输出端；
    所述第四开关管M4的漏极连接第四电源。
  17. 如权利要求11所述的电子设备，其特征在于，所述耐压模块包括第二电容C2、第三电容C3、第五开关管M5和第六开关管M6；
    所述第二电容C2的第一端连接所述差分信号模块的第一输出端，所述第二电容C2的第二端连接所述第五开关管M5的漏极，所述第五开关管M5的源极连接第一电源，所述第五开关管M5的栅极连接所述耐压模块的第四输入端；
    所述第三电容C3的第一端连接所述差分信号模块的第二输出端，所述第三电容C3的第二端连接所述第六开关管M6的漏极，所述第六开关管M6的源极连接所述第一电源，所述第六开关管M6的栅极连接所述耐压模块的第三输入端；
    所述第二电容C2的第二端连接第一高电平点和所述耐压模块的第一输出端；
    所述第三电容C3的第二端连接第二高电平点和所述耐压模块的第二输出端。
  18. 如权利要求17所述的电子设备，其特征在于，所述耐压模块还包括第一钳位二极管D1和第二钳位二极管D2；
    所述第一钳位二极管D1的阳极与第二电源连接，所述第一钳位二极管D1的阴极与所述第一高电平点连接；
    所述第二钳位二极管D2的阳极与所述第二电源连接，所述第一钳位二极管D1的阴极与所述第二高电平点连接。
  19. 如权利要求16所述的电子设备，其特征在于，所述信号锁存模块包括锁存控制模块和RS锁存模块；
    所述锁存控制模块的第一输出端连接所述RS锁存模块的第一输入端，
    所述锁存控制模块的第二输出端连接所述RS锁存模块的第二输入端，
    所述锁存控制模块的第一输入端为所述信号锁存模块的第一输入端，
    所述锁存控制模块的第二输入端为所述信号锁存模块的第二输入端，
    所述锁存控制模块的第三输入端为所述信号锁存模块的第三输入端，
    所述锁存控制模块的第四输入端为所述信号锁存模块的第四输入端，
    所述RS锁存模块的第一输出端为所述信号锁存模块的第一输出端，
    所述RS锁存模块的第二输出端为所述信号锁存模块的第二输出端。
  20. 如权利要求19所述的电子设备，其特征在于，所述锁存控制模块包括：第一反相器 A1、第二反相器A2、第三反相器A3、与门AN1、或门OR1；
    所述第一反相器A1的输入端与所述锁存控制模块的第一输入端，
    所述第一反相器A1的输出端与所述与门AN1的第一输入端连接，
    所述与门AN1的第二输入端与所述锁存控制模块的第三输入端连接，
    所述与门AN1的输出端与所述RS锁存模块的第一输入端连接，
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    所述第二反相器A2的输出端与所述或门OR1的第一输入端连接，
    所述或门OR1的第二输入端与所述反相器A3的输出端连接，
    所述第三反相器A3的输入端与所述锁存控制模块的第四输入端连接，
    所述第三反相器A3的输出端与所述RS锁存模块的第二输入端连接，
    所述或门OR1的输出端与所述锁存控制模块的第二输出端连接。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223575A (ja) * 2000-02-14 2001-08-17 Sony Corp レベル変換回路
CN102684674A (zh) * 2011-03-18 2012-09-19 台湾积体电路制造股份有限公司 电平移位器设计
CN103178827A (zh) * 2013-02-26 2013-06-26 上海宏力半导体制造有限公司 防死锁电路
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014020724A1 (ja) * 2012-08-01 2014-02-06 ルネサスエレクトロニクス株式会社 レベルシフト回路、半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223575A (ja) * 2000-02-14 2001-08-17 Sony Corp レベル変換回路
CN102684674A (zh) * 2011-03-18 2012-09-19 台湾积体电路制造股份有限公司 电平移位器设计
CN103178827A (zh) * 2013-02-26 2013-06-26 上海宏力半导体制造有限公司 防死锁电路
CN107223310A (zh) * 2017-04-13 2017-09-29 深圳市汇顶科技股份有限公司 电平转换电路和指纹识别装置
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