CN210168022U - 多输入的开漏输出电路 - Google Patents

Abstract

本申请提供了一种多输入的开漏输出电路，通过第一信号接口、第二信号接口和第三信号接口分别对应的接入第一MOS管、第二MOS、第三MOS管的栅极，第一MOS管、第二MOS管、第三MOS管的源极均接地GND，第一MOS管、第二MOS管、第三MOS管的漏级均与第一电阻串联以连接至电源；信号端与逻辑电路之间具有一第二电阻；第一齐纳二极管，其阴极连接第四开漏MOS管的栅极，其阳极连接第一开漏MOS管的源极；第二齐纳二极管，其阴极连接第四开漏MOS管的漏极和第五开漏MOS管的栅极，其阳极连接第四开漏MOS管的源极和第五开漏MOS管的源极，实现解决目前开漏电路在当电源电压较高时，高电平的控制信号会将开漏MOS管M1、M2的栅极击穿，从而导致MOS管功能丧失的技术问题。

Description

多输入的开漏输出电路

技术领域

本申请涉及开漏电路技术领域，特别涉及为一种多输入的开漏输出电路。

背景技术

在集成电路中，会时常使用到开漏(OD，open drain)电路或开集(OC，opencollector)电路，其中“漏”和“集”分别对应MOS管的漏极和三极管的集电极。开漏电路是指以MOS管的漏极为输出端的电路，可以将某一电源电压下的控制信号转换成另一种电源电压下的信号，常用于电源管理芯片中不同供电模块之间信号的传递。

传统的开漏电路如图1所示。控制信号EN经过反相器11后输入至开漏MOS管M1的栅极，因此栅极信号Vg1是电源Vdd1下的电平信号。开漏MOS管M1的漏极通常会添加上拉电阻R1，换言之，常规的开漏电路包括上拉电阻R1和开漏MOS管M1，将电源Vdd1下的栅极信号Vg1转换成电源Vdd2下的电平信号OUT，用于控制其他相关模块。另外，为了产生与电平信号OUT同电源电压下逻辑互补的信号OUT#，则可以通过电平移位电路12以及另一开漏电路来实现，其中电平移位电路12的电源为Vdd1，另一开漏电路包括上拉电阻R2和开漏MOS管M2。

上述电路是开漏电路的基本形式，具有简单实用的优点。但是，这种电路的应用范围比较局限。首先，普通薄栅工艺下的MOS管的栅极耐压有限，当电源电压较高时，高电平的控制信号会将开漏MOS管M1、M2的栅极击穿，从而导致MOS管功能丧失，无法实现信号多输入的效果；其次，在很多情况下，例如开漏MOS管M1、M2的源极串联采样电阻或限流管等元件，反相器11与开漏电路不共地，当开漏电路的地浮空时，开漏电路的正常功能就无法实现，甚至可能造成短路和漏电。

发明内容

本申请旨在解决目前开漏电路在当电源电压较高时，高电平的控制信号会将开漏MOS管M1、M2的栅极击穿，从而导致MOS管功能丧失，无法实现信号多输入的效果的技术问题，而提供一种多输入的开漏输出电路。

本申请为解决技术问题采用如下技术手段：

本申请提供一种多输入的开漏输出电路，包括信号端、电平移位电路和逻辑电路，所述信号端包括第一信号接口EN1、第二信号接口EN2和第三信号接口EN3，所述电平移位电路包括第一MOS管M1、第二MOS管M2、第三MOS管M3和一第一电阻R1，所述逻辑电路包括第四MOS管M4、第五MOS管M5和第一齐纳二极管D1、第二齐纳二极管D2；

所述第一信号接口EN1、第二信号接口EN2和第三信号接口EN3分别对应的接入所述第一MOS管M1、第二MOS管M2、第三MOS管M3的栅极，所述第一MOS管M1、第二MOS管M2、第三MOS管M3的源极均接地GND，所述第一MOS管M1、第二MOS管M2、第三MOS管M3的漏级均与所述第一电阻R1串联以连接至电源VDD；

所述信号端与所述逻辑电路之间具有一第二电阻R2；

所述第一齐纳二极管D1，其阴极连接所述第四开漏MOS管M4的栅极，其阳极连接所述第一开漏MOS管的源极；

所述第二齐纳二极管D2，其阴极连接所述第四开漏MOS管M5的漏极和所述第五开漏MOS管M5的栅极，其阳极连接所述第四开漏MOS管的M4源极和所述第五开漏MOS管M5的源极。

进一步地，多输入的开漏输出电路还包括电平调节电路，所述电平调节电路包括第一开关K1、第二开关K2和分阻器KS；

所述第一开关K1接于所述第一MOS管M1与所述第二MOS管M2的漏级之间；

所述第二开关K2接于所述第二MOS管M2与所述第三MOS管M3的漏级之间；

所述第一开关K1和第二开关K2均与所述分阻器KS连接。

进一步地，所述电平调节电路还包括一第三电阻R3、一第四电阻R4和其它两个逻辑电路；

所述第三电阻R3与所述第一开关K1串联并连接一个逻辑电路；

所述第四电阻R4与所述第二开关K2串联并连接一个逻辑电路。

本申请提供了多输入的开漏输出电路，具有以下有益效果：

通过第一信号接口EN1、第二信号接口EN2和第三信号接口EN3分别对应的接入第一MOS管M1、第二MOS管M2、第三MOS管M3的栅极，第一MOS管M1、第二MOS管M2、第三MOS管M3的源极均接地GND，第一MOS管M1、第二MOS管M2、第三MOS管M3的漏级均与第一电阻R1串联以连接至电源VDD；信号端与逻辑电路之间具有一第二电阻R2；第一齐纳二极管D1，其阴极连接第四开漏MOS管M4的栅极，其阳极连接第一开漏MOS管的源极；第二齐纳二极管D2，其阴极连接第四开漏MOS管M5的漏极和第五开漏MOS管M5的栅极，其阳极连接第四开漏MOS管的M4源极和第五开漏MOS管M5的源极，实现解决目前开漏电路在当电源电压较高时，高电平的控制信号会将开漏MOS管M1、M2的栅极击穿，从而导致MOS管功能丧失，无法实现信号多输入的效果的技术问题。

附图说明

图1为现有技术电路图；

图2为本申请提出的多输入的开漏输出电路的电路示意图；

本申请为目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

下面将结合本申请的实施例中的附图，对本申请的实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参考附图2，为本申请一实施例中的多输入的开漏输出电路的电路示意图。

本申请提供多输入的开漏输出电路，包括包括信号端、电平移位电路和逻辑电路，信号端包括第一信号接口EN1、第二信号接口EN2和第三信号接口EN3，电平移位电路包括第一MOS管M1、第二MOS管M2、第三MOS管M3和一第一电阻R1，逻辑电路包括第四MOS管M4、第五MOS管M5和第一齐纳二极管D1、第二齐纳二极管D2；

第一信号接口EN1、第二信号接口EN2和第三信号接口EN3分别对应的接入第一MOS管M1、第二MOS管M2、第三MOS管M3的栅极，第一MOS管M1、第二MOS管M2、第三MOS管M3的源极均接地GND，第一MOS管M1、第二MOS管M2、第三MOS管M3的漏级均与第一电阻R1串联以连接至电源VDD；

信号端与逻辑电路之间具有一第二电阻R2；

第一齐纳二极管D1，其阴极连接第四开漏MOS管M4的栅极，其阳极连接第一开漏MOS管的源极；

第二齐纳二极管D2，其阴极连接第四开漏MOS管M5的漏极和第五开漏MOS管M5的栅极，其阳极连接第四开漏MOS管的M4源极和第五开漏MOS管M5的源极。

具体的，电平移位电路1对信号端的控制接口(EN1、EN2、EN3)发出的控制信号进行电平移位，将其转换成第四开漏MOS管M4的栅极控制信号。限流电阻R2与第四开漏MOS管M4的栅极串联，限制在开漏MOS管M4的源极悬浮式的回流漏电流。进一步的，限流第二电阻R2串联在电平移位电路1的输出端和第四开漏MOS管M4的栅极之间。

以第一MOS管M1、第二MOS管M2和第三MOS管M3为NMOS管为例，当信号端控制信号为逻辑高电平时，第一MOS管M1、第二MOS管M2和第三MOS管M3导通，信号被短接至地GND；当控制信号EN为逻辑低电平时，第一MOS管M1、第二MOS管M2和第三MOS管M3关断，信号被第一电阻R1上拉至电源VDD。

第四开漏MOS管M4和第五开漏MOS管M5将栅极控制信号转换成逻辑互补的输出信号OUT和OUT#，该逻辑互补的输出信号OUT和OUT#可以作为其他电路模块的控制信号。

进一步而言，第四开漏MOS管M4的栅极接收栅极控制信号，其漏极作为输出端以产生输出信号OUT，其源极连接至高电位Vs，该高电位Vs的电位独立于地GND的电位。第一齐纳二极管D1的阴极连接第四开漏MOS管M4的栅极，其阳极连接第四开漏MOS管M4的源极。第二齐纳二极管D2的阴极连接第四开漏MOS管M4的漏极，其阳极连接第四开漏MOS管M4的源极。第五开漏MOS管M5的漏极作为逻辑互补输出端以产生输出信号OUT#，其源极连接至高电位Vs，其栅极连接第四开漏MOS管M4的漏极。另外，上述第四开漏MOS管M4和第五开漏MOS管M5的漏极可以分别经由电阻(图2中未示出)连接至电源VDD。

第一齐纳二极管D1钳位第四开漏MOS管M4的栅源电压，保证栅极控制信号Vg2在逻辑高电平时不超过第一齐纳二极管D1的反向击穿电压。同理，第二齐纳二极管D2钳位第四开漏MOS管M4的漏源电压和第五开漏MOS管M5的栅源电压，第三齐纳二极管D3钳位第五开漏MOS管M5的漏源电压。通过各个齐纳二极管的钳位作用，可以保证第四开漏MOS管M4和第五开漏MOS管M5工作在正常电压范围内。因此，由于齐纳二极管的钳位作用，该电路可以适用于电源VDD的电压较高时的情况。

高电位Vs和地GND的电位是相互独立的，换言之，高电位Vs的电位可以高于、低于或等于地GND的电位。若高电位Vs与地GND同电位，以第四开漏MOS管M4和第五开漏MOS管M5都为NMOS管为例，那么当控制信号为逻辑低电平时，第一MOS管M1至第三MOS管M3关断，电流从电源VDD经第一电阻R1和第二电阻R2后流过第一齐纳二极管D1，栅极控制信号被钳位在逻辑高电平；第四开漏MOS管M4导通，将信号拉低，输出信号OUT为逻辑低电平；同时第五开漏MOS管M5关断，输出信号OUT#为逻辑高电平，且不超过第三齐纳二极管D3的反向击穿电压。当控制信号EN为逻辑高电平时，情况反之，输出信号OUT为逻辑高电平，且不超过第二齐纳二极管D2的反向击穿电压，输出信号OUT#为逻辑低电平。

在一个实施例中，开漏输出电路还包括电平调节电路，电平调节电路包括第一开关K1、第二开关K2和分阻器KS；

第一开关K1接于第一MOS管M1与第二MOS管M2的漏级之间；

第二开关K2接于第二MOS管M2与第三MOS管M3的漏级之间；

第一开关K1和第二开关K2均与分阻器KS连接。

具体的，为实现开漏输出电路的多输入功能，本申请提出电平调节技术；

采用电平调节电路包括的第三电阻R3、第四电阻R4和其它两个逻辑电路；

第三电阻R3与第一开关K1串联并连接一个逻辑电路；

第四电阻R4与第二开关K2串联并连接一个逻辑电路。

如上所述，通过第一开关K1/第二开关K2控制第三电阻R3/第四电阻R4是否与电平移位电路连接，以达到调节电平的效果；因为不同的电平会产生不同的逻辑电平，因此为了抵消其产生的逻辑电平，分别在第三电阻R3/第四电阻R4上接有逻辑电路，根据逻辑电路对应生成的逻辑电平进行抵消后(原理如逻辑电路2的说明，再次不做赘述)，保证了开漏输出电路收到信号时不会短路；上述分阻器KS用于调配第一开关K1/第二开关K2的通断。

综上所述，通过第一信号接口EN1、第二信号接口EN2和第三信号接口EN3分别对应的接入第一MOS管M1、第二MOS管M2、第三MOS管M3的栅极，第一MOS管M1、第二MOS管M2、第三MOS管M3的源极均接地GND，第一MOS管M1、第二MOS管M2、第三MOS管M3的漏级均与第一电阻R1串联以连接至电源VDD；信号端与逻辑电路之间具有一第二电阻R2；第一齐纳二极管D1，其阴极连接第四开漏MOS管M4的栅极，其阳极连接第一开漏MOS管的源极；第二齐纳二极管D2，其阴极连接第四开漏MOS管M5的漏极和第五开漏MOS管M5的栅极，其阳极连接第四开漏MOS管的M4源极和第五开漏MOS管M5的源极，实现解决目前开漏电路在当电源电压较高时，高电平的控制信号会将开漏MOS管M1、M2的栅极击穿，从而导致MOS管功能丧失，无法实现信号多输入的效果的技术问题。

尽管已经示出和描述了本申请的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本申请的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由所附权利要求及其等同物限定。

Claims (3)

1.一种多输入的开漏输出电路，其特征在于，包括信号端、电平移位电路和逻辑电路，所述信号端包括第一信号接口EN1、第二信号接口EN2和第三信号接口EN3，所述电平移位电路包括第一MOS管M1、第二MOS管M2、第三MOS管M3和一第一电阻R1，所述逻辑电路包括第四MOS管M4、第五MOS管M5和第一齐纳二极管D1、第二齐纳二极管D2；

所述第一信号接口EN1、第二信号接口EN2和第三信号接口EN3分别对应的接入所述第一MOS管M1、第二MOS管M2、第三MOS管M3的栅极，所述第一MOS管M1、第二MOS管M2、第三MOS管M3的源极均接地GND，所述第一MOS管M1、第二MOS管M2、第三MOS管M3的漏级均与所述第一电阻R1串联以连接至电源VDD；

所述信号端与所述逻辑电路之间具有一第二电阻R2；

所述第一齐纳二极管D1，其阴极连接所述第四MOS管M4的栅极，其阳极连接所述第一MOS管的源极；

所述第二齐纳二极管D2，其阴极连接所述第四MOS管M4的漏极和所述第五MOS管M5的栅极，其阳极连接所述第四MOS管M4的源极和所述第五MOS管M5的源极。

2.根据权利要求1所述的多输入的开漏输出电路，其特征在于，还包括电平调节电路，所述电平调节电路包括第一开关K1、第二开关K2和分阻器KS；

所述第一开关K1接于所述第一MOS管M1与所述第二MOS管M2的漏级之间；

所述第二开关K2接于所述第二MOS管M2与所述第三MOS管M3的漏级之间；

所述第一开关K1和第二开关K2均与所述分阻器KS连接。

3.根据权利要求2所述的多输入的开漏输出电路，其特征在于，所述电平调节电路还包括一第三电阻R3、一第四电阻R4和其它两个逻辑电路；

所述第三电阻R3与所述第一开关K1串联并连接一个逻辑电路；

所述第四电阻R4与所述第二开关K2串联并连接一个逻辑电路。

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