KR960003375B1 - 반도체 집적회로 장치의 출력회로 - Google Patents

반도체 집적회로 장치의 출력회로 Download PDF

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Abstract

내용 없음.

Description

반도체 집적회로 장치의 출력회로
제1도는 이 발명의 제1실시예에 의한 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제2도는 이 발명의 제2실시예에 의한 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제3도는 이 발명의 제3실시예에 의한 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제4도는 MOS 트랜지스터의 게이트 전압ㆍ드레인 전류 특성을 설명하는 도면이다.
제5도는 이 발명의 제5실시예에 의한 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제6도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제7도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로의 타의 모양을 표시하는 도면이다.
제8도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로의 타의 모양을 표시하는 도면이다.
제9도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로의 타의 모양을 표시하는 도면이다.
제10도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로의 타의 모양을 표시하는 도면이다.
제11도는 이 발명의 제6실시예에 의한 반도체 집적회로장치의 출력회로의 타의 모양을 표시하는 도면이다.
제12도는 종래의 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제13도는 종래의 반도체 집적회로장치의 출력회로를 표시하는 도면이다.
제14도는 종래의 반도체 집적회로장치의 출력회로를 타의 모양을 표시하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1의 전원 2 : 제2의 전원
4 : 입력단자 5 : 출력단자
25 : 제어단자 K1 : 중간전위 발생회로
K2,K6~K11 : 제1의 변환부 K3,K4,K5 : 제2의 변환부
이 발명은 반도체 집적회로장치의 출력회로의 구성방법에 관한 것이다.
제12도는 종래의 반도체 집적회로장치의 출력회로를 표시한 것이다.
제12도에 있어서, 1은 제2의 전원, 3은 접지, 4는 출력회로의 입력단자, 5는 출력회로의 출력단자, 40은 게이트 전극을 입력단자 4에 접속하여, 소스 전극을 제1의 전원 1에 접속하여, 드레인 전극을 출력단자 5에 접속한 PMOS 트랜지스터, 41은 게이트 전극을 입력단자 4에 접속하고 소스 전극을 접지하여 드레인 전극을 출력단자 5에 접속한 NMOS 트랜지스터이다.
다음에 동작에 관하여 설명한다.
제1의 전원1에 VDD1, 접지 3에 VSS로 표시되는 전압을 인가하고, 출력회로의 입력단자 4에 V1N으로 표시되는 신호를 인가한다.
PMOS 트랜지스터 40와 NMOS 트랜지스터 41은 CMOS 인버터 회로를 구성하고 있다.
따라서 입력신호 V1N가 VDD1, 결국 인버터 회로의 한계전압 이상인때, 출력신호 VOUT는 VSS1이다.
또, 입력신호 V1N가 VSS, 결국 한계전압인 때, 출력신호 VOUT는 VDD1이다.
미세화된 MOS 반도체 집적회로장치에는 MOS 트랜지스터를 구성하는 게이트 절연막이 10nm에서 14nm 정도로 극히 엷다.
따라서 게이트 절연막의 절연파괴 방지나 MOS 트랜지스터가 동작중에 발생하는 핫 일렉트론이 게이트 절연막에 주입되어 절연막중에 고정전하라 하여 잔류하고 MOS 트랜지스터의 한계전압이 변동하는 것을 방지하기 때문에 미세화된 MOS 반도체 집적회로장치에 인가되는 전원전압 VDD1은 종래의 MOS 반도체 집적회로장치의 경우보다 낮게 되어 있다.
제12도에 표시되는 반도체 집적회로장치의 출력회로의 출력전압 VO은 VSS≤VO≤VDD1이다.
제13도에서 표시됨과 같이 반도체 집적회로장치의 출력회로의 출력단자를 제2의 전원 2의 전위 VDD2에 풀업 저항 42을 통하여 접속하는 사용법을 취하는 경우, VDD1≤VDD2인 때에, PMOS 트랜지스터 40의 소스전극의 P형 반도체와, N형 기판이 차례로 바이어스됨으로 사용안된다.
다음에 종래의 타의 반도체 집적회로장치를 제14도에 표시함.
제14도에 있어서, K20은 출력이라 하여, VDD2, VSS및 고임피던스 상태의 3개의 출력상태를 가지는 출력회로이다.
50은 소스 전극을 전원전위 VDD2의 전원 2에 접속하고 드레인 전극을 버스라인 55에 접속하여 출력회로 K20의 출력단을 구성하는 PMOS 트랜지스터, 51은 소스 전극을 접지전위 VSS에 접지하고 드레인 전극을 버스라인 55에 접속하여 출력회로 K20의 출력단을 구성하는 NMOS 트랜지스터, 52는 소스 전극을 전원전위 VDD2의 전원 1에 접속하여 드레인 전극을 버스라인 55에 접속하여 출력회로 K21의 출력단을 구성하는 PMOS 트랜지스터, 53은 소스 전극을 접지전위 VSS에 접지하고 드레인 전극을 버스라인 55에 접속하여 출력회로 K21의 출력단을 구성하는 NMOS 트랜지스터, 54는 한쪽단을 전원 2에 접속하고 타쪽단을 버스라인 55에 접속하여 버스라인 55의 전위를 VDD2에 풀업하기 위한 풀업 저항이다.
여기에서 출력하는 논리의 출력전압이 각각의 출력회로 K20, K21에 있어서 다르고 출력회로 K20 및 출력회로 K21가 공통으로 버스라인 55에 접속되어 있기 때문에 이하의 문제점이 생긴다.
결국 출력회로 K21가 고임피던스 상태로 출력회로 K20은 출력이라 하여 VDD2를 출력하고 있을 때 PMOS 트랜지스터 52의 소스 전극을 구성하고 있는 P형 반도체와 N형 기판과가 차례로 바이어스됨으로 제1의 전원 1에 전류가 유입하여 부적당하다.
종래의 반도체 집적회로장치의 출력회로는 이상과 같이 구성되어 있음으로 출력회로가 반도체 집적회로의 내부의 신호 진폭보다 큰 신호를 외부에 출력하는 것이 안된다는 문제점이 있다.
또, 입력신호의 진폭이 다른 출력회로를 공통으로 접속하는 것이 안된다는 문제점이 있다.
이 발명의 상기의 문제점을 해소하기 위하여 이루어진 것으로 내부의 신호 진폭보다 큰 신호를 외부에 출력하는 것이 되는 반도체 집적회로장치의 출력회로를 얻을 것을 목적으로 한다.
또, 입력신호 진폭의 다른 출력회로의 출력을 공통으로 접속되도록 하는 것을 목적으로 한다.
제1의 발명에 관련된 반도체 집적회로장치의 출력회로는 제1의 전위와 해당 제1의 전위보다 낮은 제2의 전위과의 사이의 전위에서 진폭하는 입력신호가 해당 입력신호의 반전 논리과를 입력하고, 또한 상기 제1의 전위보다 높은 제3의 전위에 접속되어, 상기 입력신호와 상기 반전 논리과에 응하여 상기 제3의 전위와 상기 제3의 전위보다 높은 제4의 전위과의 사이에서 진폭하는 신호를 출력하는 복수의 절연 게이트형 트랜지스터로 구성된 입력신호 전위변환회로를 구비하고 상기 복수의 절연 게이트형 트랜지스터의 각각의 기판과 제어 전극간에 걸친 전압은 상기 제2의 전위와 상기 제3의 전위과의 전위차보다 작게 설정되어 상기 입력신호 전위변환회로의 출력신호를 제어 전극에 입력하여 상기 제3의 전위에 한쪽 전류 전극을 접속하고, 타쪽 전류 전극을 출력단자에 접속하여 기판전위를 상기 제3의 전위로한 제1도전형의 제1의 절연 게이트형 트랜지스터를 더욱더 구비하여 구성되어 있다.
제2의 발명에 관련된 반도체 집적회로장치의 출력회로는 제1의 발명의 반도체 집적회로장치의 출력회로에 있어서, 상기 입력신호 전위변환회로는 상기 제1의 전위와 상기 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위 발생회로와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위 발생회로의 출력하는 상기 중간 전위와, 상기 입력신호과를 입력하여 상기 중간 전위 발생회로의 출력하는 상기 중간 전위를 사용하여, 상기 입력신호에 응하여 상기 제3의 전위에 가까운 제5의 전위와 상기 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위 발생회로의 출력하는 상기 중간 전위와, 상기 입력신호의 반전 논리와 상기 제1의 변환부의 출력과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호의 반전 논리 및 상기 제1의 변환부의 출력에 응하여 상기 제3의 전위 혹은 상기 제4의 전위를 상기 제1의 절연 게이트형 트랜지스터의 제어전극에 출력하는 제2의 변화부과를 구비하여 구성되어 있다.
제3의 발명에 관련된 반도체 집적회로장치의 출력회로는 제2의 발명의 반도체 집적회로장치의 출력회로에 있어서, 상기 제2의 전위에 한쪽 전류 전극을 접속하고, 상기 출력단자에 타쪽 전류 전극을 접속한 제2도전형의 제2의 절연 게이트형 트랜지스터를 더욱더 구비하여 구성되어 있다.
제4의 발명에 관련된 반도체 집적회로장치의 출력회로는 제3의 발명의 반도체 집적회로장치의 출력회로에 있어서, 상기 입력신호 전위변환회로의 전단에 설치되어 상기 입력신호와 제어신호과를 입력하고, 상기 제어신호의 제어에 의하여 상기 입력신호에 응하여 제1 혹은 제2의 절연 게이트형 트랜지스터의 어느 것 한쪽의 차단 상태로 되는지, 혹은 상기 입력신호에 의하지 않고 상기 제1 및 제2의 절연 게이트형 트랜지스터가 동시에 차단 상태로 되도록 상기 입력신호 전위변환회로 및 상기 제2의 절연 게이트형 트랜지스터에 대하여 신호를 출력하는 제어회로를 더욱더 구비하여 구성되어 있다.
제5의 발명에 관련된 반도체 집적회로장치의 출력회로는 제3의 발명의 반도체 집적회로장치의 출력회로에 있어서, 상기 제1의 변환부를 상기 제3의 전위에 한쪽단을 접속한 전압 강하 수단과, 상기 전압 강하 수단의 타쪽단에 한쪽 전류 전극을 접속하고, 상기 제1의 전위에 제어 전극을 접속한 제2도전형의 제3의 절연 게이트형 트랜지스터와, 상기 제3의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류전극을 접속하고 상기 중간 전위발생회로가 출력하는 상기 중간 전위를 제어 전극에 입력하는 제1도전형의 제4의 절연 게이트형 트랜지스터와 상기 제2의 전위에 한쪽 전류 전극을 접속하고 상기 제4의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 타쪽 전류 전극을 접속하고, 상기 입력신호를 제어 전극에 입력하는 제2도전형의 제5의 절연 게이트형 트랜지스터과를 구비하여 상기 제2의 변화부는 상기 제3의 전위에 한쪽 전류 전극을 접속하고 상기 전압 강하 수단의 타쪽단에 제어 전극을 접속한 제1도전형의 제6의 절연 게이트형 트랜지스터와, 상기 제6의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고, 상기 제1의 전위에 제어 전극을 접속한 제2도전형의 제7의 절연 게이트형 트랜지스터와 상기 제7의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고, 상기 중간 전위 발생회로가 출력하는 상기 중간 전위를 제어 전극에 입력하는 제1도전형의 제8의 절연 게이트형 트랜지스터와 상기 제2의 전위와 상기 제8의 절연 게이트형 트랜지스터의 타쪽 전류 전극과의 사이에 직열로 접속되어, 상기 입력신호를 제어 전극 입력하는 제2도전형의 제9의 절연 게이트형 트랜지스터과를 구비하여 구성되어 있다.
제6의 발명에 관련된 반도체 집적회로장치의 출력회로는 제5의 발명의 반도체 집적회로장치의 출력회로에 있어서, 상기 제2의 변환부는 상기 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과 상기 제3의 전위과의 사이에 접속되어 상기 제6의 절연 게이트형 트랜지스터의 제어 전극과, 한쪽 전류 전극과의 사이의 전위차가 감소하여 상기 제6의 절연 게이트형 트랜지스터가 차단 상태로 이행할 때에 상기 제2의 전위와 상기 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과의 사이의 전압 강하를 크게하여 레벨 시프트회로를 더욱더 구비하여 구성되어 있다. 제7의 발명에 관련된 반도체 집적회로장치의 출력회로는 제5의 발명의 반도체 집적회로장치의 출력회로에 있어서 상기 전압강하 수단은 상기 제3의 전위에 한쪽 전류 전극을 접속하고, 상기 제3의 절연 게이트형 트랜지스터의 상기 한쪽 전류 전극에 제어 전극 및 타쪽 전류 전극을 접속한 제1도전형의 제10의 절연 게이트형 트랜지스터를 함유하고, 상기 제6의 절연 게이트형 트랜지스터는 상기 제10의 절연 게이트형 트랜지스터보다도 한계 전압의 높은 절연 게이트형 트랜지스터를 함유한 것을 특징으로 한다.
제8의 발명에 관련된 반도체 집적회로장치의 출력회로는 제5의 발명의 반도체 집적회로장치의 출력회로에 있어서 상기 제2의 변환부는 상기 제8의 절연 게이트형 트랜지스터의 상기 타쪽 전류 전극에 한쪽단을 접속하고, 상기 제9의 절연 게이트형 트랜지스터의 상기 한쪽 전류 전극에 타쪽단을 접속한 저항수단을 더욱 구비하여 구성되어 있다.
제9의 발명에 관련된 반도체 집적회로장치의 출력회로는 제1의 발명의 반도체 집적회로장치의 출력회로에 있어서 상기 입력신호 전위변환회로는 상기 제1의 전위와 상기 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위발생회로와 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호에 응하여 상기 제3의 전위에 가까운 제5의 전위와, 상기 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호의 반전논리와 상기 제1의 변환부와 출력과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호의 상기 반전 논리 및 상기 제1의 변환부의 출력에 응하여 상기 제3의 전위 혹은 상기 제4의 전위를 상기 제1의 절연 게이트형 트랜지스터의 제어 전극에 출력하는 제2의 변환 부과를 구비하여 상기 제1의 변환부는 상기 제3의 전위와 상기 제2의 전위과의 사이에 접속된 직열회로체와, 상기 직열회로체에 직열로 삽입되어, 상기 제2의 변환부의 출력하는 논리 혹은 상기 반전논리를 입력하고 상기 논리 혹은 상기 논리에 응하여 전류를 제한하는 회로과를 구비하여 구성되어 있다.
제1의 발명에 있어 입력신호 전위변환회로는 제1의 전위과의 사이에서 진폭하는 입력신호를 입력하여 제3의 전위 혹은 제4의 전위를 출력신호라 하여 출력한다.
이 출력을 받아 제1의 절연 게이트형 트랜지스터는 제3의 전위를 출력하는 것이 된다.
이때 제1의 절연 게이트형 트랜지스터 및 입력신호 전위변환회로를 구성하고 있는 절연 게이트형 트랜지스터의 전극간에 관련된 전압은 어느 것이나 제2의 전위와 제3의 전위과의 전위차보다 작으므로 절연 게이트형 트랜지스터의 한계 전압이 변동하는 것을 방지하는 것이 된다.
또 제1의 전위와 제2의 전위과의 전위차에 대한 사양의 절연 게이트형 트랜지스터에서 구성하는 것도 가능하다.
제2의 발명에 있어 제1의 변환부는 입력신호의 진폭하는 제1의 전위 혹은 제2의 전위와 다른 제5의 전위 혹은 제6의 전위를 입력신호에 응하여 출력한다.
그리고 제2의 변환부는 제1의 변환부의 출력을 받아서 제1의 절연 게이트형 트랜지스터의 제어 전극에 제3의 전위 혹은 제4의 전위를 출력한다.
제1의 전위 혹은 제2의 전위를 입력신호를 입력하여 제3의 전위 혹은 제4의 전위를 출력하기 위하여 2단계로 나누어 신호처리하는 것으로 출력하는 전위의 변환을 용이하게 행하는 것이 된다.
제3의 발명에 있어서, 제1 및 제2의 절연 게이트형 트랜지스터는 어느 것이나 한쪽이 도통 상태로 되는 것에 의하여, 입력신호에 응하여 제3의 전위 혹은 제2의 전위를 출력단자에 출력하는 것이 된다.
제4의 발명에 있어 제어회로는 상기 입력신호 전위변환 회로 및 상기 제2의 절연 게이트형 트랜지스터에 대하여 출력하는 신호를 제어하여 출력회로의 출력상태를 입력신호에 응한 논리를 출력하는 상태 혹은 고임피던스 상태로 하는 것이 된다.
제5의 발명에 있어 제3의 절연 게이트형 트랜지스터는 제6의 절연 게이트형 트랜지스터의 제어 전극의 전위가 제1의 정위에서 자기의 한계전압을 뺀치 이하로 되지 않도록 제어하는 역할도 달성한다.
동일하게 제7의 절연 게이트형 트랜지스터는 제1의 절연 게이트형 트랜지스터의 제어 전극의 전위가 제1의 전위에서 자기의 한계전압을 뺀치 이하로 되지 않도록 제어하는 역할을 달성한다.
또 제4의 절연 게이트형 트랜지스터는 제5의 절연 게이트형 트랜지스터의 타쪽 전류 전극의 전위가 중간 전위에서 자기의 한계전압을 뺀치 이하에 되지 않도록 제어하는 역할을 달성한다.
동일하게 제8의 절연 게이트형 트랜지스터는 제9의 절연 게이트형 트랜지스터의 타쪽 전류 전극의 전위가 중간 전위에서 자기의 한계 전압을 뺀치 이상으로 되지 않도록 제어하는 역할을 달성한다.
이상의 것에서 입력신호 전위변환회로를 구성하고 있는 절연 게이트형 트랜지스터의 전극에서 제2의 전위와 제3의 전위과의 전위차보다 작은 전압만이 관련되지 않는다.
제6의 발명에 있어 레벨 시프트 회로는 제6의 절연 게이트형 트랜지스터의 차단 상태에 있어 제어 전극과 한쪽 전류 전극과의 상이의 전압을 작게하여 차단 상태시에 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극에서 타쪽 전류 전극에 흐르게 되는 전류를 대폭으로 감소시키는 것이 된다. 제7의 발명에 있어서는 제6의 절연 게이트형 트랜지스터의 한계 전압이 제10의 절연 게이트형 트랜지스터의 한계 전압보다 높기 때문에 제6의 절연 게이트형 트랜지스터가 차단 상태로 되었을 때에 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극에서 타쪽 전류 전극에 흐르는 전류를 대폭으로 감소시키는 것이 된다.
제8의 발명에 있어 제9의 절연 게이트형 트랜지스터는 저항 수단에 의하여 제9의 절연 게이트형 트랜지스터에 흘러 들어가는 전류가 제한됨으로 출력 전압의 급격한 변화가 억제되어, 출력의 인덕턴스에 유도되는 잡음신호를 저감하는 것이 된다.
제9의 발명에 있어 제1의 변환부는 입력신호의 진폭하는 제1의 전위 혹은 제2의 전위와 다른 제5의 전위 혹은 제6의 전위를 입력신호에 응하여 출력한다.
그리고, 제2의 변환부는 제1의 변환부의 출력을 받아 제1의 절연 게이트형 트랜지스터의 제어 전극에 제3의 전위 혹은 제4의 전위를 출력한다.
제1의 전위 혹은 제2의 전위의 입력신호를 입력하여 제3의 전위 혹은 제4의 전위를 출력하기 위하여 2단계로 나누어 신호처리하는 것으로 출력하는 전위의 변환을 용이하게 행하는 것이 된다.
또 제1의 변화부의 전류를 제한하는 회로는 제2의 변환부의 출력 상태에 응하여 전류를 제한함으로 제1의 변환부의 소비 전력을 작게 하는 것이다.
[실시예]
[실시예 1]
이하, 이 발명의 제1실시예를 도면에 관하여 설명한다. 제1도는 이 발명의 제1실시예에 의한 반도체 집적회로장치의 출력회로의 구성을 표시하는 회로도이다.
제1도에 있어서, 1은 제1의 전원, 2는 제2의 전원, 3은 접지, 4는 출력회로의 입력단자, 5는 출력회로의 출력단자, 6, 8, 10, 12, 15, 17, 19, 21, 23은 PMOS 트랜지스터, 7, 9, 11, 13, 14, 16, 18, 20, 22, 24는 NMOS 트랜지스터이다.
제1의 전원 1이 출력하는 전위를 VDD1, 제2의 전원 2이 출력하는 전위를 VDD2, 접지 3의 전위를 VSS라 하여, 출력회로의 입력단자 4에 V1N으로 표시되는 전압이 인가되어 있다고 한다.
제1의 전원 1의 전위 VDD1는 미세화 MOS 트랜지스터의 신뢰성 확보를 위해, 외부에의 출력회로를 위한 제2의 전원 2의 전원 VDD2보다 낮게 되어 있다.
NMOS 트랜지스터의 기판 전위는 전부 VSS이다.
PMOS 트랜지스터의 기판 전위는 명시되어 있는 경우를 제외하고는 VDD1이다.
제1도중의 점 a~j의 전위를 Va~Vj라 하고 또 출력회로의 출력단자 5에서의 출력 전압을 VOUT라 한다.
제1의 전원1과 접지 3과의 사이에 직열로 접속되어, CMOS 인버터회로를 구성하고 있는 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 게이트 전극에 입력단자 4가 접속되어 있다.
제1의 전원 1과 접지 3과의 사이에 직열로 접속되어, CMOS 인버터회로를 구성하고 있는 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 게이트 전극에 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 드레인 전극이 접속되어 있다.
동일하게 제1의 전원 1과 접지 3과의 사이에 직열로 접속되어, CMOS 인버터회로를 구성하고 있는 PMOS 트랜지스터 10와 NMOS 트랜지스터 11의 게이트 전극에 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 드레인 전극이 접속되어 있다.
동일하게 제1의 전원 1과 접지 3과의 사이에 직열로 접속되어, CMOS 인버터회로를 구성하고 있는 PMOS 트랜지스터와 10와 NMOS 트랜지스터 11의 게이트 전극에 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 드레인 전극이 접속되어 있다.
중간 전위를 발생하는 중간 전위발생회로 K1는 제1의 전원 1과 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 12와 NMOS 트랜지스터 13,14과에 의하여 구성되어 있다.
PMOS 트랜지스터 12의 게이트 전극은 접지되어 있어 NMOS 트랜지스터 13, 14의 게이트 전극은 자기의 드레인 전극에 접속되어 있다.
중간 전위발생회로 K1는 NMOS 트랜지스터 13의 드레인 전극의 전위를 중간 전위라 하여 출력한다.
제1의 변환부 K2는 중간 전위발생회로 K1의 발생하는 중간 전위를 입력하고 입력단자 4에 입력되는 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7 및 PMOS 트랜지스터 8와 NMOS 트랜지스터 9과로 구성되어 있는 2개의 CMOS 인버터회로를 통하여 입력한다.
제1의 변화부 K2는 제2의 전원 2과 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 15, 17와 NMOS 트랜지스터 16, 18과로 구성되어 있다.
PMOS 트랜지스터 15의 게이트 전극은 자기의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다. NMOS 트랜지스터 16의 게이트 전극은 제1의 전원 1에 접속되어, 드레인 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 17는 게이트 전극을 NMOS 트랜지스터 13의 드레인 전극에 접속되어, 소스 전극을 NMOS 트랜지스터 16의 소스 전극에 접속되어 있다.
NMOS 트랜지스터 18의 게이트 전극은 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 드레인 전극에 접속되어, 소스 전극은 접지되어, 드레인 전극은 PMOS 트랜지스터 17의 드레인 전극에 접속되어 있다.
제2의 변환부 K3는 제1의 변환부 K2의 출력하는 전압을 입력하고 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7과로 구성된 CMOS 인버터회로를 통하여 입력한다. 제2의 변환부 K3는 제2의 전원 2과 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 19, 21와 NMOS 트랜지스터 20, 22과로 구성되어 있다.
PMOS 트랜지스터 19의 게이트 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다.
NMOS 트랜지스터 20의 게이트 전극은 제1의 전원 1에 접속되어, 드레인 전극은 PMOS 트랜지스터 19의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 21의 게이트 전극은 NMOS 트랜지스터 20의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 22의 게이트 전극은 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 드레인 전극에 접속되어 소스 전극은 접지되어 드레인 전극은 PMOS 트랜지스터 21의 드레인 전극에 접속되어 있다.
제2의 변환부 K2의 출력은 PMOS 트랜지스터 23의 게이트 전극에 입력되어 PMOS 트랜지스터 23의 소스 전극은 제2의 전원 2에 접속되어 드레인 전극은 출력단자 5에 접속되어 있다. NMOS 트랜지스터 24의 게이트 전극은 PMOS 트랜지스터 10와 NMOS 트랜지스터 11의 드레인 전극에 접속되어 소스 전극은 접지되어 드레인 전극은 출력단자 5에 접속되어 있다.
다음에 동작에 관하여 설명한다.
PMOS 트랜지스터 6와 NMOS 트랜지스터 7, PMOS 트랜지스터 8와, NMOS 트랜지스터 9 및 PMOS 트랜지스터 10와, NMOS 트랜지스터 11의 구성하는 CMOS 인버터회로의 논리 한계전압을 VT라 한다.
중간 전위발생회로 K1는 중간 전위를 발생하고, 즉 PMOS 트랜지스터 17,21의 게이트 전극에 인가하는 전위 Vg를 발생한다.
이전위 Vg는 다음식으로 표시된다.
[수 1]
Vg=VTN18+VTN14
여기에서, VTN13ㆍVTN14는 NMOS 트랜지스터 13, 14의 한계 전압이다.
(1) VIN≤VT의 경우에 관하여 설명한다.
PMOS 트랜지스터 6와 NMOS 트랜지스터 7, PMOS 트랜지스터 8와 NMOS 트랜지스터 9, PMOS 트랜지스터 10와 NMOS 트랜지스터 11의 구성하는 CMOS 인버터회로의 출력 전압 Va, Vb, Vc는 각각 Va=VDD1ㆍVb=VSSㆍVC=VSS이다.
따라서 NMOS 트랜지스터 18, 24는 차단 상태, NMOS 트랜지스터 22는 도통 상태로 된다.
NMOS 트랜지스터 18가 차단 상태로 됨으로, e점의 전위는 상승한다.
e점의 전위가 다음식의 조건을 충족하였을때, NMOS 트랜지스터 16는 차단 상태로 된다.
[수 2]
VDD1-Ve＞VTN16
즉, e점의 전위는 NMOS 트랜지스터 16에 의하여 다음식의 범위에 제한하는 것으로 된다.
이것에서 PMOS 트랜지스터 19의 게이트 전극의 전위는 이 e점의 전위를 하회하는것 없이 PMOS 트랜지스터 19는 보호된다.
[수 3]
VDD1-VTN16＞Ve
또 이때 NMOS 트랜지스터 18가 차단 상태로 있음으로 f점의 전위 Vf는 다음식에 주어진다.
[수 4]
Vf=VDD2+VTP15
여기에서 VTP15는 PMOS 트랜지스터 15의 한계전압, VTN16는 NMOS 트랜지스터 16의 한계전압이다. (VTP15≤0, 0≤VTN16) PMOS 트랜지스터 19의 게이트ㆍ소스간 전압은 f점의 전위와 제2의 전원 2의 전위 VDD2과의 전위차 Vf-VDD2임으로 PMOS 트랜지스터 19는 약한 도통 상태에 있다.
또, NMOS 트랜지스터 22가 도통 상태에 있음으로 h점의 전위는 감소한다.
h점의 전위 Vh가 다음식의 조건을 충족하였을때 PMOS 트랜지스터 21가 차단 상태로 된다.
[수 5]
Vg-Vh＜VTP21
즉, h점의 전위는 PMOS 트랜지스터 21에 의하여 다음식의 범위에 제한되는 것으로 된다.
이것에서 h점의 전위는 이 전위를 상회하는것 없이 NMOS 트랜지스터 22는 보호되는 것으로 된다.
[수 6]
Vg-VTP21＜Vh
또 NMOS 트랜지스터 22는 도통 상태에 있음으로 j점의 전위 Vj는 다음 식에서 주어진다.
[수 7]
Vj=Vg-VTP21
역시 VTP21는 PMOS 트랜지스터 21의 한계 전압이다. (VTP21≤0) PMOS 트랜지스터 23의 게이트ㆍ소스간 전압은 j점과 제2의 전원 2의 전위 VDD2과의 전위차 Vj-VDD2임으로 강한 도통 상태에 있다.
따라서 출력 전압 V0은 제2의 전원 2의 전위 VDD2와 접지 전위 VSS과의 전위차, 결국 VDD2-VSS에 같다.
(2) VT≤VIN의 경우에 관하여 설명한다.
PMOS 트랜지스터 6와 NMOS 트랜지스터 7, PMOS 트랜지스터 8와 NMOS 트랜지스터 9 및 PMOS 트랜지스터 10와 NMOS 트랜지스터 11의 구성하는 CMOS 인버터회로의 출력 전압 Va, Vb, Vc는 각각 Va=VSS, Vb=VDD, Vc=VDD이다.
따라서, NMOS 트랜지스터 22는 차단 상태, NMOS 트랜지스터 18, 24는 도통 상태에 있다.
NMOS 트랜지스터 18가 도통 상태에 있음으로 d점의 전위는 감소한다.
d점의 전위가 다음식의 조건을 충족하였을때 PMOS 트랜지스터 17가 차단 상태로 된다.
[수 8]
Vg-Vd＜VTP17
즉, d점의 전위는 PMOS 트랜지스터 17에 의하여 다음식의 범위에 제한되는 것으로 된다.
이것에서, d점의 전위는 이 전위를 상회하는 것이 없이 NMOS 트랜지스터 18는 보호되는 것으로 된다.
[수 9]
Vg-VTP17＞Vd
NMOS 트랜지스터 18가 도통 상태에 있음으로 f점의 전압 Vf은 다음식에서 주어진다.
[수 10]
Vf=Vg-VTP17
여기에서 PMOS 트랜지스터 19의 게이트ㆍ소스간 전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도통 상태에 있다. NMOS 트랜지스터 22가 차단 상태로 됨으로 i점의 전위는 상승한다.
i점의 전위 Vi가 다음식의 조건을 충족하였을때, NMOS 트랜지스터 20는 차단 상태로 된다.
[수 11]
VDD1-Vi＜VTN20
즉 i점의 전위는 NMOS 트랜지스터 20에 의하여 다음식의 범위에 제한되는 것으로 된다.
이것에서 PMOS 트랜지스터 23의 게이트 전극의 전위는 i점의 전위를 하회하는 것 없이 PMOS 트랜지스터 23는 보호된다.
[수 12]
VDDI-VTN20＜Vi
역시 VTP17는 PMOS 트랜지스터 17의 한계전압, VTN20는 NMOS 트랜지스터 20의 한계전압이다. (VTP17≤0, 0≤VTN20) 또, NMOS 트랜지스터 22는 차단 상태에 있음으로 j점의 전위 Vj는 제2의 전원 2의 전위 VDD2에 같다.
그런데 PMOS 트랜지스터 23와 게이트ㆍ소스간 전압은 j점의 전위와 제2의 전원 2의 전위과의 전위차 Vj-VDD2임으로 PMOS 트랜지스터 23는 차단 상태에 있다.
따라서 출력 전압 V0은 0V이다.
이와같이 상기의 출력회로에 의하면 입력신호라 하여 제1의 전원 1의 전위 VDD1혹은 접지 전위 VSS를 입력하고 출력신호라 하여 제2의 전원 2의 전위 VDD2혹은 접지 전위 VSS에 변환하여 출력한다.
[실시예 2]
다음에 이 발명의 제2실시예를 도면에 관하여 설명한다. 제2도는 이 발명의 제2실시예에 의한 반도체 집적회로장치의 출력회로의 구성을 표시하는 회로도이다.
제2도에 있어서 1은 제1의 전원, 2는 제2의 전원, 3은 접지, 4는 출력회로의 입력단자, 5는 출력회로의 출력단자, 25는 출력회로의 제어단자, 10, 12, 15, 17, 19, 23, 26, 28, 29, 32, 33는 PMOS 트랜지스터 11, 13, 14, 16, 18, 20, 22, 24, 27, 30, 31, 34, 35는 NMOS 트랜지스터이다.
제1의 전원 1이 출력하는 전위를 VDD1, 제2의 전원 2이 출력하는 전위를 VDD2, 접지 3의 전위를 VSS라 하여 출력회로의 입력단자 4에 VIN, 출력회로의 제어단자 25에 VCN로 표시되는 전압이 인가되어 있다고 한다.
제1의 전원 1의 전위 VDD1는 마세화 MOS 트랜지스터의 신뢰성 확보 때문에 외부에의 출력회로를 위한 제2의 전원 2의 전위 VDD2보다 낮게 되어 있다.
NMOS 트랜지스터의 기판 전위는 전부 VSS이다.
PMOS 트랜지스터의 기판 전위는 명시되어 있는 경우를 제외하고 VDD1이다.
제2도중의 점 b, d~n의 전압을 Vb, Vd~Vn라 하고, 또 출력회로의 출력단자 5에서의 출력 전압을 VOUT라 한다. 제2도에 표시한 반도체 집적회로장치의 출력회로가 제1도에 표시한 출력회로와 다른점은 제1의 변환부 K2, 제2의 변환부 K3 및 NMOS 트랜지스터 24와 입력단자 4과의 사이의 구성이다.
제1의 전원 1에 소스 전극을 접속한 PMOS 트랜지스터 28, 29와 PMOS 트랜지스터 28, 29의 드레인 전극에 드레인 전극을 접속한 NMOS 트랜지스터 30와 NMOS 트랜지스터 NMOS 트랜지스터 30의 소스 전극에 드레인 전극을 접속하고 소스 전극을 접지한 NMOS 트랜지스터 31과로 구성된 CMOS 2입력 NOR 논리회로의 출력이 NMOS 트랜지스터 18의 게이트 전극에 접속되어 있다. 이 NOR 논리회로의 입력에는 각각 입력단자 4와 제어단자 25가 접속되어 있다.
또, 이 NOR 회로의 출력은 PMOS 트랜지스터 36와 NMOS 트랜지스터 37과로 구성된 CMOS 인버터회로를 통하여 NMOS 트랜지스터 22의 게이트 전극에 입력되어 있다.
또 제1의 전원 1에 소스 전극을 접속한 PMOS 트랜지스터 32, 33와 PMOS 트랜지스터 32, 33의 드레인 전극에 드레인 전극을 접속한 NMOS 트랜지스터 34와 NMOS 트랜지스터 34의 소스 전극에 드레인 전극을 접속하고 소스 전극을 접지한 NMOS 트랜지스터 35과로 구성된 CMOS 2입력 NOR 논리회로의 출력이 PMOS 트랜지스터 회로를 통하여 NMOS 트랜지스터 24의 게이트 전극에 입력되어 있다.
이 NAND 논리회로의 한쪽의 입력에는 제어단자 25가 접속되어 타쪽의 입력에는 PMOS 트랜지스터 26와 NMOS 트랜지스터 27과로 구성된 CMOS 인버터회로를 통하여 NMOS 트랜지스터 24의 게이트 전극에 입력되어 있다.
이 NAND 논리회로의 한쪽의 입력에는 제어단자 25가 접속되어 타쪽의 입력에는 PMOS 트랜지스터 26와 NMOS 트랜지스터 27과로 구성된 CMOS 인버터회로를 통하여 입력단자 4에서 입력신호가 입력된다.
기타의 구성은 제1도에 표시한 제1실시예와 동일한 구성이다.
다음에 동작에 관하여 설명한다.
CMOS 논리회로 및 CMOS 2입력 NAND 논리회로의 논리 한계 전압을 VT라 한다.
PMOS 트랜지스터 12와 NMOS 트랜지스터 13, 14는 PMOS 트랜지스터 17, 21의 게이트 전극에 인가하는 중간 전위 Vg를 발생하고 g점의 전위를 Vg는 수학식 1에서 주어진다.
(1) VCN≤VT의 경우에 관하여 설명한다.
PMOS 트랜지스터 28,29와 NMOS 트랜지스터 30, 31의 구성하는 CMOS 2입력 NAND 논리회로의 출력 전압 V1은 VDD1, PMOS 트랜지스터 32, 33와 NMOS 트랜지스터 34, 35의 구성하는 CMOS 그 입력 NAND 논리회로의 출력 전압은 VK은 VDD1이다.
PMOS 트랜지스터 10, 36와 NMOS 트랜지스터 11, 37의 구성하는 CMOS 인버터회로의 출력 전압 Vm, Vb은 각각 Vm=VSS, Vb=Vss이다.
NMOS 트랜지스터 22,24는 차단 상태, NMOS 트랜지스터 18는 도통 상태에 있다.
NMOS 트랜지스터 18가 도통 상태에 있음으로 f점의 전압 Vf는, g점의 전위 Vg에 거의 같다.
따라서, PMOS 트랜지스터 19의 게이트ㆍ소스ㆍ간 전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도통 상태로 있다. 또, NMOS 트랜지스터 22는 차단 상태에 있으므로 j점의 전위 Vj는 VDD2에 같다.
그리고 PMOS 트랜지스터 23의 게이트ㆍ소스간 전압은 Vj-VDD2임으로 PMOS 트랜지스터 23는 차단 상태로 있다.
PMOS 트랜지스터 23과 NMOS 트랜지스터 24가 동시에 차단 상태로 됨으로 출력단자 5는 고임피던스 상태로 된다.
이 상태에서 출력단자 5가 제2의 전원 2의 전위 VDD2로 되었다 하여도 PMOS 트랜지스터 23의 기판 전위는 VDD2임으로 출력단자 5에서 제2의 전원 2에 향하여 전류가 역향으로 흐르게 되는 것은 없다.
(2) VT≤VCN또한 VT≤VIN의 경우에 관하여 설명한다.
PMOS 트랜지스터 26와 NMOS 트랜지스터 27의 구성하는 CMOS 인버터회로의 출력 전압 VK은 VSS로 된다.
따라서, PMOS 트랜지스터 28, 29와 NMOS 트랜지스터 30,31의 구성하는 CMOS 2입력 NAND 논리회로의 출력 전압 V1은 VSS, PMOS 트랜지스터 32,33와 NMOS 트랜지스터 34,35의 구성하는 CMOS 2입력 NAND 논리회로의 출력 전압 Vn은 VDD1이다. PMOS 트랜지스터 10와 NMOS 트랜지스터 11 및 PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력 전압 Vm, Vb는 각각 Vm=VDD1, Vb=VSS이다.
NMOS 트랜지스터 18, 24는 차단 상태로 있음으로 f점의 전압 Vf는 수학식 4에서 주어진다.
여기에서 VTP15는 PMOS 트랜지스터 15의 한계 전압이다.(VTP15≤0)
PMOS 트랜지스터 19의 게이트ㆍ소스간 전압은 Vf-VDD2임으로 약한 도통 상태로 있다.
NMOS 트랜지스터 22는 도통 상태에 있음으로 j점의 전위 Vj는 g점의 전위 Vg에 거의 같다.
PMOS 트랜지스터 23의 게이트ㆍ소스간 전압 Vj는 VDD2로 되어 PMOS 트랜지스터 23는 강한 도통 상태로 된다.
따라서, 출력 전압 V0은 제2의 전원 2의 전위 VDD2와 접지 전위 VSS과의 전위차 VDD2-VSS에서 주어진다.
(3) VT≤VCN또한 VIN≤VT의 경우에 관하여 설명하라.
PMOS 트랜지스터 26와 NMOS 트랜지스터 27의 구성하는 CMOS 인버터회로의 출력 전압 VK은 VDD1이다.
따라서, PMOS 트랜지스터 28, 29와 NMOS 트랜지스터 30, 31의 구성하는 CMOS 2입력 NAND 논리회로의 출력 전압 V1은 VDD1PMOS 트랜지스터 32, 33와 NMOS 트랜지스터 34, 35의 구성하는 CMOS 2입력 NAND 논리회로의 출력 전압 Vn은 VSS이다.
PMOS 트랜지스터 10와 NMOS 트랜지스터 11 및 PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력전압 Vm, Vb는 각각 Vm=VSS, Vb=VDD1이다.
NMOS 트랜지스터 22는 차단 상태, NMOS 트랜지스터 18, 24는 도통 상태에 있다.
NMOS 트랜지스터 18가 도통 상태에 있음으로 f점의 전압 Vf은 g점의 전위 Vg에 거의 같다.
PMOS 트랜지스터 19의 게이트ㆍ소스간전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도전 상태에 있다.
NMOS 트랜지스터 22는 차단 상태에 있음으로 j점의 전위 Vj는 VDD2에 같다.
PMOS 트랜지스터 21의 게이트ㆍ소스간전압은 Vj-VDD2임으로 PMOS 트랜지스터 21는 강한 도통 상태에 있다.
따라서 출력전압 V0은 0V이다.
[실시예 3]
다음에 이 발명의 제3실시예를 도면에 관하여 설명한다.
제3도는 이 발명의 제3실시예에 의한 반도체 집적회로 장치의 출력회로의 구성을 표시하는 회로도이다.
제3도는 제2도의 출력회로의 PMOS 트랜지스터 23의 게이트전압신호의 생성회로의 타의 구성 방법을 표시한 것이다. 제3도에 있어서, 38은 PMOS 트랜지스터이고 기타 제2도와 동일부호는 제2도와 동등의 부분을 표시함.
제3도에 표시한 출력회로가 제2도에 표시한 출력회로와 다른점은 제2도에 표시한 제2의 변환부 K3에 대하여 제3도의 제2의 변환부 K3에 대하여 제3도의 제2의 변환부 K4가 레벨 시프트회로라 하여 PMOS 트랜지스터 38를 더욱 더 구비하고 있는 점이다.
PMOS 트랜지스터 38는 게이트 전극을 제1의 전원 1에 접속하고 소스 전극 및 기판을 제2의 전원 2에 접속하여 드레인 전극을 PMOS 트랜지스터 19의 소스 전극에 접속하고 있다.
다음에 동작에 관하여 설명한다.
제4도는 MOS 트랜지스터의 게이트ㆍ소스간전압 VGS과 드레인전류 IDS의 관계를 표시한 것이다.
MOS 트랜지스터의 드레인전류 IDS는 게이트ㆍ소스간전압 VGS가 MOS 트랜지스터의 한계전압 Vth이하에는 게이트ㆍ소스간전압 VGS에 대하여 지수 관수적으로 감소한다.
지금, V1=VSS인때, PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력전압 Vm은 VDD1이다. NMOS 트랜지스터 18는 차단 상태임으로 f점의 전위 Vf는 수학식 8에서 주어진다.
PMOS 트랜지스터 38의 게이트ㆍ소스간전압은 VDD1-VDD2등으로 PMOS 트랜지스터 38는 강한 도통 상태이다.
PMOS 트랜지스터 19의 게이트ㆍ소스간전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 약한 도통 상태에 있다.
PMOS 트랜지스터 23의 게이트ㆍ소스간전압은 j점과 제2의 전원 2의 전위 VDD2과의 전위차 Vj-VDD2임으로 강한 도통 상태에 있다.
따라서, 출력전압 V0은 제2의 전원 2의 전위 VDD2와 접지전위 VSS과의 전위차, 결국 VDD2-VSS에 같다.
NMOS 트랜지스터 22는 도통 상태에 있음으로 제2의 전원 VDD2보다 PMOS 트랜지스터 38, 19, 21, NMOS 트랜지스터 20,22를 통하여 접지전위 VSS에 이르는 전류 경로가 존재한다.
이때 PMOS 트랜지스터 19의 소스 전극과 제2의 전원 2과의 사이에 삽입된 PMOS 트랜지스터 38의 전압 강하분만 PMOS 트랜지스터 19의 게이트ㆍ소스간전압이 저하한다.
제4도에서 아는 바와같이 제2의 전원 2의 전위 VDD2보다 PMOS 트랜지스터 38, 19, 21, NMOS 트랜지스터 20, 22를 통과하여 접지전위 VSS에 이르는 전류가 지수관수적으로 감소하고 소비 전력을 저감하는 효과가 있다.
다음에 V1=VDD2인때, PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력전압 Vm은 VDD1이다.
NMOS 트랜지스터 18는 도통 상태임으로 f점의 전위 Vf는 수학식 4에서 주어진다.
PMOS 트랜지스터 38의 게이트ㆍ소스간전압은 VDD1-VDD2임으로 PMOS 트랜지스터 38는 강한 도통 상태이다.
또 PMOS 트랜지스터 19의 게이트ㆍ소스간전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도통 상태이다.
따라서, NMOS 트랜지스터 22는 차단 상태에 있음으로 j점의 전위 Vj는 제2의 전원 2의 전위 VDD2에 같다.
그런데 PMOS 트랜지스터 23와 게이트ㆍ소스간전압은 j점의 전위와 제2의 전위와의 전위차 Vj-VDD2임으로 PMOS 트랜지스터 23는 차단 상태에 있다.
따라서 출력전압 V0은 0V이다.
[실시예 4]
실제의 반도체 집적회로 장치의 출력회로에는 신호선을 외부에 인도하기 위한 배선, 전원선이나 접지회로에 기생적으로 발생하는 저항, 용량, 인덕턴스를 위하여 출력신호를 고속으로 변화시키면, 큰 잡음을 전원선이나 접지회로에 발생시킨다.
이 문제점을 해소하기 위하여 제4실시예에 의한 반도체 집적회로 장치의 출력회로는 출력신호의 시간당의 변화율을 제한하는 방법을 채용한다.
이 발명의 제4실시예를 도면에 관하여 설명한다.
제5도는 이 발명의 제4실시예에 의한 반도체 집적회로 장치의 출력회로를 표시하는 회로도이다.
제5도에 있어서, 39는 NMOS 트랜지스터이고, 기타의 제2도와 동일부호는 제2도와 동등의 부분을 표시함.
지금 1점의 전위 V1이 VDD1또는 VSS인 때는 제2도의 동작의 설명과 동일함으로 생략한다.
1점의 전위 V1이 VDD1에서 VSS에 변화하였을 때를 생각하면 PMOS 트랜지스터 36과 NMOS 트랜지스터 37보다 구성되는 CMOS 인버터회로의 출력은 VSS에서 VDD1에 변화한다.
NMOS 트랜지스터 22와 39는 직열에 접속되어 있음으로 제2도와 같이 NMOS 트랜지스터 39가 없는 경우보다도 PMOS 트랜지스터 23의 게이트전압 Vj은 VDD2에서 VSS에 완만하게 변화한다.
이 때문에 PMOS 트랜지스터 23는 제2도와 같이 NMOS 트랜지스터 39가 없는 경우보다도 강한 도통 상태에 완만하게 변화함으로 출력전압의 급격한 변화가 억제되어 출력회로의 인덕턴스에 유도되는 잡음신호를 저감하는 것이 된다.
[실시예 5]
이 발명의 제5실시예를 도면에 관하여 설명한다.
제6도는 이 발명의 제5실시예에 의한 반도체 집적회로 장치의 출력회로를 표시하는 회로도이다.
제6도는 제2도의 출력회로의 PMOS 트랜지스터 23의 게이트 전극에 대하여 출력하는 제1의 변환부의 타의 구성을 표시한 것이다.
제6도에 있어 60은 PMOS 트랜지스터이고 기타의 제2도와 동일부호는 제2도와 동등의 부분을 표시함.
제6도에 표시한 출력회로가 제2도에 표시한 출력회로와 다른점은, 제6도에 표시한 제1의 변환부 K6의 PMOS 트랜지스터 60의 게이트 전극 j점에 접속되어 있는데 대하여 PMOS 트랜지스터 60에 대응하는 제2도에 표시한 제1의 변환부 K2의 PMOS 트랜지스터 15의 게이트 전극이 f점에 접속되어 있는 점이 다른것 뿐이다.
PMOS 트랜지스터 60는 게이트 전극에 제2의 변환부 K3의 출력을 입력하는 것에 의하여, 제2의 변환부 K2의 상태에 응하여, PMOS 트랜지스터 60의 저항치를 변화시키는 것이 된다.
다음에 동작에 관하여 설명한다.
PMOS 트랜지스터 36와 NMOS 트랜지스터 37는 CMOS 인버터회로를 구성하고 있다.
PMOS 트랜지스터 12와 NMOS 트랜지스터 13, 14는 NMOS 트랜지스터 17, 21의 게이트 전극에 인가하는 전위 Vg를 발생하는 회로를 구성한다.
g점의 전위 Vg는 수학식 1에서 주어진다.
(1) V1≤VT의 경우에 관하여 설명한다.
PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력전압 Vm은 VDD1이다.
NMOS 트랜지스터 22는 차단 상태, 18은 도통 상태에 있다.
NMOS 트랜지스터 18가 도통 상태에 있음으로 f점의 전압 Vf은 g점의 전위 Vg에 거의 같다.
또 PMOS 트랜지스터 19의 게이트ㆍ소스간전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도통 상태에 있다.
NMOS 트랜지스터 22는 차단 상태에 있음으로 제2의 전원 2의 전위 VDD2보다 PMOS 트랜지스터 19, 21, NMOS 트랜지스터 20,21을 통하여 접지전위 VSS에 이르는 전류는 차단된다.
이때 j점위 전위 Vj는 VDD2에 같다.
그리고 PMOS 트랜지스터 60의 게이트ㆍ소스간전압은 Vj-VDD2로 되어 PMOS 트랜지스터 60는 차단 상태로 있다.
이 때문에 제2의 전원 VDD2보다 PMOS 트랜지스터 60, 17, NMOS 트랜지스터 16, 18를 통하여 접지전위 VSS에 이르는 전류는 차단된다.
PMOS 트랜지스터 23의 게이트ㆍ소스간전압은 Vj-VDD2임으로 PMOS 트랜지스터 23는 차단 상태로 된다.
(2) VT≤V1의 경우에 관하여 설명한다.
PMOS 트랜지스터 36와 NMOS 트랜지스터 37의 구성하는 CMOS 인버터회로의 출력전압 Vm은 VSS이다.
NMOS 트랜지스터 22는 도통 상태, NMOS 트랜지스터 18는 차단 상태에 있다.
NMOS 트랜지스터 22가 도통 상태에 있음으로 j점의 전압 Vj는 g점의 전위 Vg에 같다.
또 NMOS 트랜지스터 18는 차단 상태에 있어 PMOS 트랜지스터 60의 게이트ㆍ소스간전압은 Vj-VDD2임으로 PMOS 트랜지스터 60는 강한 도통 상태에 있다.
이 때문에 f점의 전위 Vf는 제2의 전원 전위 VDD2에 같다.
PMOS 트랜지스터 19의 게이트ㆍ소스간전압은 Vf-VDD2임으로 PMOS 트랜지스터 19는 강한 도통 상태로 된다.
PMOS 트랜지스터 23의 게이트ㆍ소스간전압은 Vj-VDD2이다.
PMOS 트랜지스터 23는 강한 도통 상태로 된다.
이 때문에 제2의 전원 2의 전위 VDD2보다 PMOS 트랜지스터 60, 17, NMOS 트랜지스터 16, 18를 통하여 접지전위 VSS에 이르는 전류 및 제2의 전원 2의 전위 VDD2보다 PMOS 트랜지스터 19, 21, NMOS 트랜지스터 20, 22를 통하여 접지전위 VSS에 이르는 전류는 NMOS 트랜지스터 18과 PMOS 트랜지스터 19과의 의하여 차단된다.
제5실시예에 의한 반도체 집적회로 장치의 출력회로는 제2의 변환부 K3의 상태에 의하여 제1의 변환부 K6에 흐르게 되는 전류를 제어하도록 구성되어 있어, 이것에 의하여 제1의 변환부 K6에서 소비되는 전력을 삭감하는 것이 되도록 되어 있다.
따라서 제2의 변환부 K3의 상태에 의하여 제1의 변환부 K6에 흐르게 되는 전류를 제어할만한 구성으로 있다면 타의 구성으로 있어도 좋고 예컨대 제7도 내지 제11도에 표시한 반도체 집적회로 장치의 출력회로와 같은 구성으로 있어도 같은 효과를 이룬다.
제7도는 제5실시예의 타의 모양에 의한 반도체 집적회로 장치의 출력회로이다.
제7도에 표시한 출력회로는 PMOS 트랜지스터 70에 의하여 제1의 변환부 K7의 전류를 제어한다.
제1의 변환부 K7는 중간전위 발생회로 K1의 발생하는 중간전위를 입력하고 입력단자 4에 입력되는 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7 및 PMOS 트랜지스터 8와 NMOS 트랜지스터 9과로 구성되어 있는 2개의 CMOS 인버터회로를 통하여 입력한다.
제1의 변환부 K7은 제2의 전원 2와 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 15, 17, 70와 NMOS 트랜지스터 16,18과로 구성되어 있다.
PMOS 트랜지스터 15의 게이트 전극은 자기의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다. NMOS 트랜지스터 16의 게이트 전극은 제1의 전원 1에 접속되어 드레인 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 70의 게이트 전극은 PMOS 트랜지스터 19의 드레인 전극에 접속되어, 소스 전극은 NMOS 트랜지스터 16의 소스전극에 접속되어 있다.
PMOS 트랜지스터 17의 게이트 전극은 NMOS 트랜지스터 13의 드레인 전극에 접속되어, 드레인 전극은 PMOS 트랜지스터 70의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 18의 게이트 전극은 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 드레인 전극에 접속되어 소스 전극은 접지되어, 드레인 전극은 PMOS 트랜지스터 17의 드레인 전극에 접속되어 있다.
기타 제1도와 동일부호는 제1도와 동등의 부분을 표시함.
PMOS 트랜지스터 70는 j점의 전위 Vj가 제2의 전원 2의 전위 VDD2에 가깝게 되면 저항치가 상승하여 제1의 변환부 K7에 흐르게 되는 전류를 제한한다.
제8도는 제5실시예의 타의 모양에 의한 반도체 집적회로 장치의 출력회로이다.
제8도에 표시한 출력회로는 NMOS 트랜지스터 80에 의하여 제1의 변환부 K8의 전류를 제어한다.
제1의 변환부 K8는 중간전위 발생회로 K1의 발생하는 중간전위를 입력하고, 입력단자 4에 입력되는 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7 및 PMOS 트랜지스터 8와 NMOS 트랜지스터 9과로 구성되어 있는 2개의 CMOS 인버터회로를 통하여 입력한다.
제1의 변환부 K8는 제2의 전원 2과 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 15, 17와 NMOS 트랜지스터 80, 18과로 구성되어 있다.
PMOS 트랜지스터 15의 게이트 전극은 자기의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다. NMOS 트랜지스터 80의 게이트 전극은 제1의 전원 1에 접속되어, 드레인 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 17의 게이트 전극은 NMOS 트랜지스터 13의 드레인 전극에 접속되어 드레인 전극은 NMOS 트랜지스터 80의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 18의 게이트 전극은 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 드레인 전극에 접속되어, 소스 전극은 접지되어, 드레인 전극은 PMOS 트랜지스터 17의 드레인 전극에 접속되어 있다.
기타 제11도와 동일부호는 제1도와 동등의 부분을 표시함. NMOS 트랜지스터 80는 입력신호가 VDD1인때, 게이트 전극의 전위가 강하하여 저항치가 상승하여, 제1의 변환부 K8에 흐르게 되는 전류를 제한한다.
제9도는 제5실시예의 타의 모양에 의한 반도체 집적회로 장치의 출력회로이다.
제9도에 표시한 출력회로는 NMOS 트랜지스터 90에 의하여 제1의 변환부 K9의 전류를 제어한다.
제1의 변환부 K9는 중간전위 발생회로 K1의 발생하는 중간전위를 입력하고, 입력단자 4에 입력되는 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7 및 PMOS 트랜지스터 8와 NMOS 트랜지스터 9과로 구성되어 있는 2개의 CMOS 인버터회로를 통하여 입력한다.
제1의 변환부 K9는 제2의 전원 2과 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 15, 17와 NMOS 트랜지스터 90, 18과로 구성되어 있다.
PMOS 트랜지스터 15의 게이트 전극은 자기의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다.
PMOS 트랜지스터 91는 소스 전극을 제1의 전원 1에 접속되어 있다.
NMOS 트랜지스터 92는 소스 전극을 접지되어, 드레인 전극을 PMOS 트랜지스터 91의 게이트 전극 및 드레인 전극에 접속되어 게이트 전극을 h점에 접속되어 있다.
NMOS 트랜지스터 90의 게이트 전극은 PMOS 트랜지스터 91의 드레인 전극에 접속되어 드레인 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 17의 게이트 전극은 NMOS 트랜지스터 13의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 18의 게이트 전극은 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 드레인 전극에 접속되어, 소스 전극은 접지되어, 드레인 전극은 PMOS 트랜지스터 17의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 100는 NMOS 트랜지스터 16와 병열로 접속되어 게이트 전극이 h점에 접속되어 있다.
기타 제1도와 동일부호는 제1도와 동등의 부분을 표시함. NMOS 트랜지스터 100는 h점의 전위 Vh가 상승하면 저항치가 상승하여 제1의 변환부 K10에 흐르게 되는 전류를 제한한다.
제11도는 제5실시예의 타의 모양에 의한 반도체 집적회로 장치의 출력회로이다.
제11도에 표시한 출력회로는 PMOS 트랜지스터 110에 의하여 제1의 변환부 K11의 전류를 제어한다.
제1의 변환부 K11는 중간전위 발생회로 K1의 발생하는 중간전위를 입력하고 입력단자 4에 입력되어 입력신호를 PMOS 트랜지스터 6와 NMOS 트랜지스터 7 및 PMOS 트랜지스터 8와 NMOS 트랜지스터 9과로 구성되어 있는 2개의 CMOS 인버터회로를 통하여 입력한다.
제1의 변환부 K11은 제2의 전원 2와 접지 3과의 사이에 직열로 접속된 PMOS 트랜지스터 15, 17과 NMOS 트랜지스터 16, 18, 110과로 구성되어 있다.
PMOS 트랜지스터 15의 게이트 전극은 자기의 드레인 전극에 접속되어, 소스 전극은 제2의 전원 2에 접속되어 있다.
NMOS 트랜지스터 16의 게이트 전극은 제1의 전원 1에 접속되어, 드레인 전극은 PMOS 트랜지스터 15의 드레인 전극에 접속되어 있다.
PMOS 트랜지스터 17의 게이트 전극은 NMOS 트랜지스터 13의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 18의 게이트 전극은 PMOS 트랜지스터 8와 NMOS 트랜지스터 9의 드레인 전극에 접속되어, 소스 전극은 접지되어 드레인 전극은 PMOS 트랜지스터 17의 드레인 전극에 접속되어 있다.
NMOS 트랜지스터 110은 NMOS 트랜지스터 16와 병열로 접속되어 게이트 전극이 PMOS 트랜지스터 6와 NMOS 트랜지스터 7의 드레인 전극에 접속되어 있다.
기타 제1도와 동일부호는 제1도와 동등의 부분을 표시함.
NMOS 트랜지스터 110은 입력신호가 VDD1인때, 저항치가 상승하여 제1의 변환부 K11에 흐르게 되는 전류를 제한한다.
이상과 같이 이 발명의 청구항 1기재의 반도체 집적회로 장치의 출력회로에 의하면 제1의 전위와 해당 제1의 전위보다 낮은 제2의 전위과의 사이의 전위에서 진폭하는 입력신호와 해당 입력신호와 반전논리과를 입력하고 또한 제1의 전위보다도 높은 제3의 전위에 접속되어, 입력신호와 반전논리과에 응하여 제3의 전위와 제2의 전위보다 높은 제4의 전위과의 사이에서 진폭하는 신호를 출력한다.
복수의 절연 게이트형 트랜지스터에서 구성된 입력신호 전위변환회로를 구비함과 동시에 복수의 절연 게이트형 트랜지스터의 각각의 기판과 제어 전극간에 관계된 전압은 제2의 전위와 제3의 전위과의 전위차보다 작게 설정되어 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 입력회로의 신호 진폭보다 큰 진폭을 소유한 출력신호를 출력하는 것이 된다는 효과가 있다.
이것에서 입력신호에 관계없이 출력회로의 출력단자를 공통으로 접속하는 것이 된다는 효과가 있다.
이 발명의 청구항 2기재의 반도체 집적회로 장치의 출력회로에 의하면 입력신호 전위변환회로는 제1의 전위와 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위발생회로와 제2의 전위 및 제3의 전위에 접속되어 또한 중간 전위발생회로의 출력하는 중간 전위와 입력신호과를 입력하여 중간 전위발생회로의 출력하는 중간 전위를 사용하여 입력신호에 응하여 제3의 전위에 가까운 제5의 전위와 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와 제2의 전위 및 제3의 전위에 접속되어 또한 중간 전위발생회로의 출력하는 중간 전위와 입력신호의 반전논리와 제1의 변환부의 출력과를 입력하여 중간 전위발생회로의 출력하는 중간 전위를 사용하여 입력신호의 반전논리 및 제1의 변화부의 출력에 응하여 제3의 전위 혹은 제4의 전위를 제1의 절연 게이트형 트랜지스터의 제어 전극에 출력하는 제2의 변환부과를 구비하고 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 입력회로의 신호 진폭보다 큰 진폭을 소유한 출력신호를 출력하는 반도체 집적회로 장치의 출력회로를 용이하게 실현하는 것이 된다고 하는 효과가 있다.
이 발명의 청구항 3기재의 반도체 집적회로 장치의 출력회로에 의하면, 제2의 전위에 한쪽 전류 전극을 접속하고 출력단자에 타쪽 전류 전극을 접속한 제2도전형의 제2의 절연 게이트형 트랜지스터를 구비하여 구성되어 있음으로 입력하는 2치의 입력신호에 응하여 2치의 출력신호를 출력하는 것이 된다는 효과가 있다.
이 발명의 청구항 4기재의 반도체 집적회로 장치의 출력회로에 의하면 입력신호 전위변환회로의 전단에 설치되어 입력신호와 제어신호과를 입력하고 제어신호의 제어에 의하여 입력신호에 응하여 제1 혹은 제2의 절연 게이트형 트랜지스터의 어느것 한쪽이 차단 상태로 되는지, 혹은 입력신호에 의하지 않고 제1 및 제2의 절연 게이트형 트랜지스터에 대하여 신호를 출력하는 제어회로를 구비하여 구성되어 있음으로 입력신호에 응한 논리를 출력하는 상태 혹은 출력단자를 고 임피던스 상태로 하는 것이 되어 출력이라 하여 3개의 상태로 하는 출력회로가 얻어진다는 효과가 있다.
이 발명의 청구항 5기재의 반도체 집적회로 장치의 출력회로에 의하면, 제1의 변환부는 전압 강하수단의 타쪽단에 한쪽 전류 전극을 접속하고, 제1의 전위에 제어 전극을 접속한 제2도전형의 제3의 절연 게이트형 트랜지스터와 제3의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고, 중간 전위발생회로가 출력하는 중간 전위를 제어 전극에 입력하는 제1도전형의 제4의 절연 게이트형 트랜지스터과를 구비하여, 제2의 변환부는 제3의 전위에 한쪽 전류 전극을 접속하여 전압 강하수단의 타쪽단에 제어 전극을 접속한 제1도전형의 제6의 절연 게이트형 트랜지스터와 제6의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고 중간 전위발생회로가 출력하는 중간 전위를 제어 전극에 입력하는 제1도전형의 제8의 절연 게이트형 트랜지스터과를 구비하여 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 반도체 집적회로 장치의 출력회로를 용이하게 구성하는 것이 된다는 효과가 있다.
이 발명의 청구항 6기재의 반도체 집적회로 장치의 출력회로에 의하면 제2의 변환부는 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과 제3의 전위과의 사이에 접속되어, 제6의 절연 게이트형 트랜지스터의 제어 전극과 한쪽 전류 전극과의 사이의 전위차가 감소하여 제6의 절연 게이트형 트랜지스터가 차단 상태로 이행할 때에 제2의 전위와 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과의 사이의 전압강하를 크게하는 레벨 시프트회로를 구비하여 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 입력회로의 신호 진폭보다 큰 진폭을 소유한 출력신호를 출력하는 반도체 집적회로 장치의 출력회로에 있어 그의 소비 전력을 삭감하는 것이 된다는 효과가 있다.
이 발명의 청구항 7기재의 반도체 집적회로 장치의 출력회로에 의하면, 전압 강하수단은, 제3의 전위에 한쪽 전류 전극을 접속하고 제3의 절연 게이트형 트랜지스터의 한쪽 전류 전극에 제어 전극 및 타쪽 전류 전극을 접속한 제1도전형의 제10의 절연 게이트형 트랜지스터를 함유하고, 제6의 절연 게이트형 트랜지스터는 제10의 절연 게이트형 트랜지스터보다도 한계 전압의 높은 절연 게이트형 트랜지스터를 함유하도록 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 입력회로의 신호 진폭보다도 큰 진폭을 가진 출력신호를 출력하는 반도체 집적회로 장치의 출력회로에 있어서 그의 소비 전력을 삭감하는 것이 된다는 효과가 있다.
이 발명의 청구항 8기재의 반도체 집적회로 장치의 출력회로에 의하면 제2의 변환부는 제8의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽단을 접속하고 제9의 절연 게이트형 트랜지스터의 한쪽 전류 전극에 타쪽단을 접속한 저항수단을 구비하여 구성되어 있음으로 잡음신호를 저감하여 신뢰성의 높은 반도체 집적회로 장치의 출력회로를 얻는 것이 된다는 효과가 있다.
이 발명의 청구항 9기재의 반도체 집적회로 장치의 출력회로에 의하면 입력신호 전위변환회로는 제1의 전위와 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위발생회로와, 제2의 전위 및 제3의 전위에 접속되어, 또한 중간 전위발생회로의 출력하는 중간 전위와, 입력신호과를 입력하여 중간 전위발생회로의 출력하는 중간 전위를 사용하여 입력신호에 응하여 제3의 전위에 가까운 제5의 전위와 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와 제2의 전위 및 제3의 전위에 접속되어 또한 중간 전위발생회로의 출력하는 중간 전위와, 입력신호의 반전논리와 제1의 변환부의 출력과를 입력하여 중간 전위발생회로의 출력하는 중간 전위를 사용하여 입력신호의 반전논리 및 제1의 변환부와 출력에 응하여 제3의 전위 혹은 제4의 전위를 제1의 절연 게이트형 트랜지스터의 제어 전극에 출력하는 제2의 변환부과를 구비하여 제1의 변환부는 제3의 전위와 제2의 전위과의 사이에 접속된 직열 회로체와, 직열 회로체에 직열로 삽입되어 제2의 변환부의 출력하는 논리 혹은 반전논리를 입력하여 논리 혹은 상기 반전논리에 응하여 전류를 제한하는 회로과를 구비하여 구성되어 있음으로 절연 게이트형 트랜지스터의 신뢰성을 손상하는 것 없이 입력회로의 신호 진폭보다도 큰 진폭을 갖는 출력신호를 출력하는 반도체 집적회로 장치의 출력회로에 있어서 그의 소비 전력을 삭감하는 것이 된다는 효과가 있다.

Claims (9)

  1. 제1의 전이와 해당 제1의 전위보다 낮은 제2의 전위과의 사이의 전위로 진폭하는 입력신호와 해당 입력신호의 반전논리과를 입력하고, 또한 상기 제1의 전위보다 높은 제3의 전위에 접속되어 상기 입력신호와 상기 반전논리과에 응하여 상기 제3의 전위와 상기 제2의 전위보다 높은 제4의 전위과의 사이에서 진폭하는 신호를 출력하는 복수의 절연 게이트형 트랜지스터에서 구성된 입력신호 전위변환회로를 구비하여, 상기 복수의 절연 게이트형 트랜지스터의 각각의 기판과 제어 전극간에 관련된 전압은 상기 제2의 전위와 상기 제3의 전위과의 전위차보다 작게 설정되어, 상기 입력신호 전위변환회로의 출력신호를 제어 전극에 입력하고, 상기 제3의 전위에 한쪽 전류 전극을 접속하고, 타쪽 전류 전극을 출력단자에 접속하여 기판 전위를 상기 제3의 전위라한 제1도전형이 제1의 절연 게이트형 트랜지스터를 더욱 구비하는 반도체 집적회로 장치의 출력회로.
  2. 제1항에 있어서, 상기 입력신호 전위변환회로는, 상기 제1의 전위와 상기 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위발생회로와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호에 응하여 상기 제3의 전위에 가까운 제5의 전위와 상기 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호의 반전논리와, 상기 제1의 변환부의 출력과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호의 반전논리 및 상기 제1의 변환부의 출력에 응하여 상기 제3의 전위 혹은 상기 제4의 전위를 상기 제1의 절연 게이트 트랜지스터의 제어 전극에 출력하는 제2의 교환부와를 구비하는 반도체 집적회로 장치의 출력회로.
  3. 제2항에 있어서, 상기 제2의 전위에 한쪽 전류 전극을 접속하고 상기 출력단자에 타쪽 전류 전극을 접속한 제2도전형의 제2의 절연 게이트형 트랜지스터를 더욱 구비하는 반도체 집적회로 장치의 입력회로.
  4. 제3항에 있어서, 상기 입력신호 전위변환회로의 전단에 설치되어 상기 입력신호와 제어신호과를 입력하고, 상기 제어신호의 제어에 의하여 상기 입력신호에 응하여 제1 혹은 제2 절연 게이트형 트랜지스터의 어느것 한쪽이 차단 상태로 되는지 혹은 상기 입력신호에 의하지 않고 상기 제1 및 제2의 절연 게이트형 트랜지스터가 동시에 차단 상태로 되도록 상기 입력신호 전위변환회로 및 상기 제2의 절연 게이트형 트랜지스터에 대하여 신호를 출력하는 제어회로를 더욱더 구비하는 반도체 집적회로 장치의 출력회로.
  5. 제2항에 있어서, 상기 제1의 변환부는 상기 제3의 전위에 한쪽단을 접속한 전압 강하수단과 상기 전압 강하수단의 타쪽단에 한쪽 전류 전극을 접속하여 상기 제1의 전위에 제어 전극을 접속한 제2도형전형의 제3의 절연 게이트형 트랜지스터와, 상기 제3의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고 상기 중간 전위발생회로가 출력하는 상기 중간 전위를 제어 전극에 입력하는 제1도전형의 제4의 절연 게이트 트랜지스터와, 상기 제2의 단위에 한쪽 전류 전극을 접속하여, 상기 제4의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 타쪽 전류 전극을 접속하고, 상기 입력신호를 제어 전극에 입력하는 제2도전형의 제5의 절연 게이트형 트랜지스터과를 구비하여 상기 제2의 변환부는, 상기 제3의 전위에 한쪽 전류 전극을 접속하고, 상기 전압 강하수단의 타쪽단에 제어 전극을 접속한 제1도전형의 제6의 절연 게이트형 트랜지스터와, 상기 제6의 절연 게이트형 트랜지스터의 타쪽 전류 전극에 한쪽 전류 전극을 접속하고, 상기 중간 전위발생회로가 출력하는 상기 중간 전위를 제어 전극에 입력하는 제1도전형의 절연 게이트형 트랜지스터와, 상기 제2의 전위와 상기 제8의 절연 게이트형 트랜지스터의 타쪽 전류 전극과의 사이에 직열로 접속되어, 상기 입력신호를 제어 전극 입력하는 제2도전형의 제9의 절연 게이트형 트랜지스터과를 구비하는 반도체 집적회로 장치의 출력회로.
  6. 제5항에 있어서, 상기 제2의 변환부는 상기 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과, 상기 제3의 전위과의 사이에 접속되어, 상기 제6의 절연 게이트형 트랜지스터의 제어 전극과 한쪽 전류 전극과의 사이의 전위차가 감소하여 상기 제6의 절연 게이트형 트랜지스터가 차단 상태로 이행할 때에 상기 제2의 전위와 상기 제6의 절연 게이트형 트랜지스터의 한쪽 전류 전극과의 사이의 전압 강하를 크게하는 레벨 시프트회로를 더욱더 구비하는 반도체 집적회로 장치의 출력회로.
  7. 제5항에 있어서, 상기 전압 강하수단은 상기 제3의 전위에 한쪽 전류 전극을 접속하고, 상기 제3의 절연 게이트형 트랜지스터의 상기 한쪽 전류전극에 제어 전극 및 타쪽 전류 전극을 접속한 제1도전형의 제10의 절연 게이트형 트랜지스터를 함유하고, 상기 제6의 절연 게이트형 트랜지스터는, 상기 제10의 절연 게이트형 트랜지스터보다도 한계 전압의 높은 절연 게이트형 트랜지스터를 함유한 반도체 집적회로 장치의 출력회로.
  8. 제5항에 있어서, 상기 제2의 변환부는 상기 제8의 절연 게이트형 트랜지스터의 상기 타쪽 전류 전극에 한쪽단을 접속하고, 상기 제9의 절연 게이트형 트랜지스터의 상기 한쪽 전류 전극에 타쪽단을 접속한 저항수단을 또한 구비하는 반도체 집적회로 장치의 출력회로.
  9. 제1항에 있어서, 상기 입력신호 전위변화회로는 상기 제1의 전위와 상기 제2의 전위과의 사이의 중간 전위를 출력하는 중간 전위발생회로와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호에 응하여 상기 제3의 전위에 가까운 제5의 전위와 상기 제5의 전위보다 낮은 제6의 전위과의 사이에서 진폭하는 신호를 생성하여 출력하는 제1의 변환부와, 상기 제2의 전위 및 상기 제3의 전위에 접속되어, 또한 상기 중간 전위발생회로의 출력하는 상기 중간 전위와, 상기 입력신호의 반전논리와 상기 제1의 변환부의 출력과를 입력하여 상기 중간 전위발생회로의 출력하는 상기 중간 전위를 사용하여 상기 입력신호의 상기 반전논리 및 상기 제1의 변환부의 출력에 응하여 상기 제3의 전위 혹은 상기 제4의 전위를 상기 제1의 절연 게이트형 트랜지스터의 제어 전극에 출력하는 제2의 변환부과를 구비하여 상기 제1의 변환부와, 상기 제3의 단위와 상기 제2의 전위과의 사이에 접속된 직열회로체와, 상기 직열회로체에 직열로 삽입되어 상기 제2의 변환부의 출력하는 논리 혹은 상기 반전논리를 입력하여, 상기 논리 혹은 상기 반전논리에 응하여 전류를 제한하는 회로과를 구비하는 반도체 집적회로 장치의 출력회로.
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