JPH0795680B2 - 電圧変換回路 - Google Patents
電圧変換回路Info
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- JPH0795680B2 JPH0795680B2 JP61239749A JP23974986A JPH0795680B2 JP H0795680 B2 JPH0795680 B2 JP H0795680B2 JP 61239749 A JP61239749 A JP 61239749A JP 23974986 A JP23974986 A JP 23974986A JP H0795680 B2 JPH0795680 B2 JP H0795680B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
本発明はデイジタルの各ビット信号を入力し該ビット信
号を所定の電圧値をもつオンオフ出力に変換する電圧変
換回路に関する。
号を所定の電圧値をもつオンオフ出力に変換する電圧変
換回路に関する。
上述のような電圧変換回路は例えばディスプレイ用パネ
ルの駆動用に用いられ、その種類によっては100〜200V
の駆動電圧が必要で、それに表示すべきパターンを指定
するTTLレベルのデイジタルデータ信号をこの程度の高
圧の信号に変換してやる要がある。また、表示パターン
データの各ビットごとに電圧変換回路を設ける要があ
り、１枚の表示パネルに多数のパターンデータが同時表
示されるので、非常に多数の電圧変換回路を集積回路内
に収納する必要がある。従って、各電圧変換回路として
はできるだけ構成が簡単で安いコストで製造できるもの
でなければならない。また、常に表示の高速化が要請さ
れるので、その回路動作もできるだけ早いものでなけれ
ばならない。 かかる用途に適した従来回路例としては第３図に示すも
のが知られている。図示の回路は電子回路１からのふつ
うは5VのTTLレベルのビット信号BSを受けて、電源点P,N
間に供給される電源電圧値をもつオンオフ出力Voを得る
もので、４個のＰチャネルMOSトランジスタ２〜５をブ
リッジ状に接続してなり、図の上側の２個のトランジス
タ4,5のゲートはそれぞれの対辺の中点の電位を図示の
ようにたすき掛け状に受けている。一方、図の下側のト
ランジスタ2,3のゲートにはそれぞれビット信号BSまた
はインバータ６を介したその補信号▲▼を受けてお
り、ビット信号BSの論理値に応じて交互に開閉操作され
る。容易にわかるように、ビット信号BSが「０」値をと
るとき、トランジスタ対2,5が閉，トランジスタ対3,4が
開操作されて電源電圧が出力Voから出力され、ビット信
号BSが「１」値をとるときは両トランジスタ対の開閉動
作が逆になって出力Voからの出力値はゼロとなる。 この電圧変換回路は構成が非常に簡単ですむが、すべて
のトランジスタのゲートとソース間に過電圧が掛かるの
で、出力電圧値が20V程度以下の場合にした適さない。
例えばトランジスタ５について考えると、トランジスタ
対2,5が閉でトランジスタ対3,4が開のとき、トランジス
タ2,4の相互接続点の電位はトランジスタ２が閉じてい
るためほぼ接地電位にあるからトランジスタ５のゲート
電位も接地電位にあり、一方そのソースおよびドレイン
は電源電位にある。つまり、この場合トランジスタ５の
ゲートとソース間にほぼ電源電圧に等しい電圧が掛かっ
てしまうことになり、他のトランジスタについても同様
である。従って、この従来例の回路ではゲート，ソース
間の許容耐圧値の範囲内にある出力電圧しか扱えないこ
とになる。しかし、よく知られているようにMOSトラン
ジスタの動作しきい値は充分低くてTTLレベルの信号に
応動しなければならず、ゲート，ソース間の許容耐圧値
を上げるべくゲート酸化膜の厚さを強化したのでは動作
しきい値が高くなってしまう。 この点を解決するため本件出願人は第４図に示す回路を
提案した（特願昭61−112495号）。この回路では出力用
のトランジスタは交互に開閉操作されるＰチャネルMOS
トランジスタ11とＮチャネルMOSトランジスタ12との２
個であり、それらのゲート制御用にいずれもＮチャネル
MOSトランジスタである駆動用トランジスタ13,14が設け
られている。上方の主トランジスタ11のゲート制御用に
は駆動トランジスタ13に直列接続された抵抗15,16から
なる電圧分割回路が設けられており、駆動トランジスタ
13が閉のとき主トランジスタ11のゲート，ソース間には
抵抗15,16の比で設定される電源電圧の分割電圧が与え
られて、それによって主トランジスタ11が閉操作され
る。もちろん、駆動トランジスタ13が開のとき、主トラ
ンジスタのゲート電位は電源電位すなわちそのソース電
位と同じとなり、これにより主トランジスタは開操作さ
れる。従って、主トランジスタ11のゲート，ソースには
高々両抵抗15,16の比によって決まる分割電圧しか掛か
らないことになり、比較的低いゲート，ソース間耐圧値
をもつ主トランジスタで高い電源電圧すなわち出力電圧
を扱うことができる。 下側の主トランジスタ12の操作用には抵抗17とツエナー
ダイオード18とからなる電源電圧の分割回路が設けられ
ており、ツエナーダイオード18のツエナー電圧が主トラ
ンジスタ12のゲート，ソース間に与えられ、このツエナ
ー電圧をビット信号BSによって開閉される駆動トランジ
スタ14により解放または短絡することによって、主トラ
ンジスタ12を開閉操作するようになっている。従ってこ
の主トランジスタについても、そのゲート，ソース間に
掛かる電圧はツエナー電圧を出ない。なお、容易にわか
るようにビット信号BSが「１」のとき両駆動トランジス
タ13,14は閉であるが、主トランジスタ11は閉，主トラ
ンジスタ12は開となり、ビット信号BSが「０」のときは
各トランジスタの開閉動作はこの逆になるので、両主ト
ランジスタは交互に開閉操作される。 この先願に掛かる電圧変換回路は、比較的低いゲート耐
圧値の主トランジスタで高い出力電圧を扱いうる利点が
あるが、その実用化途上で弱点が見出された。これを第
５図を参照しながら説明する。第５図はその（ａ）に示
すようにビット信号BSが時刻t0で消失して電圧変換回路
がこれに応じてその出力Voをオフする際の動作を示すも
ので、同図（ｂ），（ｃ）にそれぞれ主トランジスタ1
1,12のゲート電位V1,V2が示されている。主トランジス
タ11のゲート電位V1は時刻t0の前は電源点Ｐの電位より
も抵抗15で設定された電圧降下Vr分だけ下方にあり、時
刻t0から図示のように経時的に立ち上がって、電源点電
位Ｐより主トランジスタ11の動作しきい値Vthだけ低い
電位の線と時刻t1で交叉する。この時刻以降は主トラン
ジスタへのゲート駆動電圧が動作しきい値を下回るの
で、主トランジスタ11は時刻t1で開操作される。一方、
主トランジスタ12のゲート電位V2の方は、時刻t0の前は
電源点Ｎの電位にあり、時刻t0から経時的に立ち上がっ
て最終的にはツエナーダイオード18のツエナー電圧Vzに
達するが、その立ち上がりの比較的早い時刻t2において
主トランジスタ12の動作しきい値Vthに達するので、そ
の時刻t2において主トランジスタ12が閉操作される。以
上の結果、出力電圧Voは同図（ｄ）に示すように時刻t2
からt1の間に上方の電源点電位Ｐから下方の電源点電位
Ｎにまで下がるわけであるが、この両時刻t2,t1の中間
で主トランジスタ11,12がともに閉であるから、電源は
両主トランジスタのオン抵抗を介していわば短絡される
ことにより、第５図（ｅ）に示すような短絡電流Isが生
じる。この短絡電流はもちろん電圧変換回路の動作にも
となう電力消費を増加させることになり、回路動作を高
速化してその動作周波数を上げれば上げるほど消費電力
が増加することになり、この増加が過大だと出力トラン
ジスタを破損してしまうことにもなりかねない。 この欠点は時刻t1,t2の前後関係を逆転させれば解消す
るのであるが、主トランジスタの動作しきい値Vthに対
して電圧降下Vrやツエナー電圧Vzは主トランジスタの開
閉動作を確実にする上でしきい値Vthの数倍程度には取
らねばならないので、ゲート電位V1,V2の立ち上がりの
時定数に非常に大きな差を付けてやらないかぎり時刻t2
をt1の前にすることはできず、回路定数をこのように極
端に変えることは実際上困難である。この回路のもう一
つの弱点は時刻t0から主トランジスタ11の開動作時刻t1
までの時間が比較的長く掛かることであって、前述の高
速化の要請に応じて回路動作を一層早めようとすると、
この時間がどうしても隘路となって来る。
ルの駆動用に用いられ、その種類によっては100〜200V
の駆動電圧が必要で、それに表示すべきパターンを指定
するTTLレベルのデイジタルデータ信号をこの程度の高
圧の信号に変換してやる要がある。また、表示パターン
データの各ビットごとに電圧変換回路を設ける要があ
り、１枚の表示パネルに多数のパターンデータが同時表
示されるので、非常に多数の電圧変換回路を集積回路内
に収納する必要がある。従って、各電圧変換回路として
はできるだけ構成が簡単で安いコストで製造できるもの
でなければならない。また、常に表示の高速化が要請さ
れるので、その回路動作もできるだけ早いものでなけれ
ばならない。 かかる用途に適した従来回路例としては第３図に示すも
のが知られている。図示の回路は電子回路１からのふつ
うは5VのTTLレベルのビット信号BSを受けて、電源点P,N
間に供給される電源電圧値をもつオンオフ出力Voを得る
もので、４個のＰチャネルMOSトランジスタ２〜５をブ
リッジ状に接続してなり、図の上側の２個のトランジス
タ4,5のゲートはそれぞれの対辺の中点の電位を図示の
ようにたすき掛け状に受けている。一方、図の下側のト
ランジスタ2,3のゲートにはそれぞれビット信号BSまた
はインバータ６を介したその補信号▲▼を受けてお
り、ビット信号BSの論理値に応じて交互に開閉操作され
る。容易にわかるように、ビット信号BSが「０」値をと
るとき、トランジスタ対2,5が閉，トランジスタ対3,4が
開操作されて電源電圧が出力Voから出力され、ビット信
号BSが「１」値をとるときは両トランジスタ対の開閉動
作が逆になって出力Voからの出力値はゼロとなる。 この電圧変換回路は構成が非常に簡単ですむが、すべて
のトランジスタのゲートとソース間に過電圧が掛かるの
で、出力電圧値が20V程度以下の場合にした適さない。
例えばトランジスタ５について考えると、トランジスタ
対2,5が閉でトランジスタ対3,4が開のとき、トランジス
タ2,4の相互接続点の電位はトランジスタ２が閉じてい
るためほぼ接地電位にあるからトランジスタ５のゲート
電位も接地電位にあり、一方そのソースおよびドレイン
は電源電位にある。つまり、この場合トランジスタ５の
ゲートとソース間にほぼ電源電圧に等しい電圧が掛かっ
てしまうことになり、他のトランジスタについても同様
である。従って、この従来例の回路ではゲート，ソース
間の許容耐圧値の範囲内にある出力電圧しか扱えないこ
とになる。しかし、よく知られているようにMOSトラン
ジスタの動作しきい値は充分低くてTTLレベルの信号に
応動しなければならず、ゲート，ソース間の許容耐圧値
を上げるべくゲート酸化膜の厚さを強化したのでは動作
しきい値が高くなってしまう。 この点を解決するため本件出願人は第４図に示す回路を
提案した（特願昭61−112495号）。この回路では出力用
のトランジスタは交互に開閉操作されるＰチャネルMOS
トランジスタ11とＮチャネルMOSトランジスタ12との２
個であり、それらのゲート制御用にいずれもＮチャネル
MOSトランジスタである駆動用トランジスタ13,14が設け
られている。上方の主トランジスタ11のゲート制御用に
は駆動トランジスタ13に直列接続された抵抗15,16から
なる電圧分割回路が設けられており、駆動トランジスタ
13が閉のとき主トランジスタ11のゲート，ソース間には
抵抗15,16の比で設定される電源電圧の分割電圧が与え
られて、それによって主トランジスタ11が閉操作され
る。もちろん、駆動トランジスタ13が開のとき、主トラ
ンジスタのゲート電位は電源電位すなわちそのソース電
位と同じとなり、これにより主トランジスタは開操作さ
れる。従って、主トランジスタ11のゲート，ソースには
高々両抵抗15,16の比によって決まる分割電圧しか掛か
らないことになり、比較的低いゲート，ソース間耐圧値
をもつ主トランジスタで高い電源電圧すなわち出力電圧
を扱うことができる。 下側の主トランジスタ12の操作用には抵抗17とツエナー
ダイオード18とからなる電源電圧の分割回路が設けられ
ており、ツエナーダイオード18のツエナー電圧が主トラ
ンジスタ12のゲート，ソース間に与えられ、このツエナ
ー電圧をビット信号BSによって開閉される駆動トランジ
スタ14により解放または短絡することによって、主トラ
ンジスタ12を開閉操作するようになっている。従ってこ
の主トランジスタについても、そのゲート，ソース間に
掛かる電圧はツエナー電圧を出ない。なお、容易にわか
るようにビット信号BSが「１」のとき両駆動トランジス
タ13,14は閉であるが、主トランジスタ11は閉，主トラ
ンジスタ12は開となり、ビット信号BSが「０」のときは
各トランジスタの開閉動作はこの逆になるので、両主ト
ランジスタは交互に開閉操作される。 この先願に掛かる電圧変換回路は、比較的低いゲート耐
圧値の主トランジスタで高い出力電圧を扱いうる利点が
あるが、その実用化途上で弱点が見出された。これを第
５図を参照しながら説明する。第５図はその（ａ）に示
すようにビット信号BSが時刻t0で消失して電圧変換回路
がこれに応じてその出力Voをオフする際の動作を示すも
ので、同図（ｂ），（ｃ）にそれぞれ主トランジスタ1
1,12のゲート電位V1,V2が示されている。主トランジス
タ11のゲート電位V1は時刻t0の前は電源点Ｐの電位より
も抵抗15で設定された電圧降下Vr分だけ下方にあり、時
刻t0から図示のように経時的に立ち上がって、電源点電
位Ｐより主トランジスタ11の動作しきい値Vthだけ低い
電位の線と時刻t1で交叉する。この時刻以降は主トラン
ジスタへのゲート駆動電圧が動作しきい値を下回るの
で、主トランジスタ11は時刻t1で開操作される。一方、
主トランジスタ12のゲート電位V2の方は、時刻t0の前は
電源点Ｎの電位にあり、時刻t0から経時的に立ち上がっ
て最終的にはツエナーダイオード18のツエナー電圧Vzに
達するが、その立ち上がりの比較的早い時刻t2において
主トランジスタ12の動作しきい値Vthに達するので、そ
の時刻t2において主トランジスタ12が閉操作される。以
上の結果、出力電圧Voは同図（ｄ）に示すように時刻t2
からt1の間に上方の電源点電位Ｐから下方の電源点電位
Ｎにまで下がるわけであるが、この両時刻t2,t1の中間
で主トランジスタ11,12がともに閉であるから、電源は
両主トランジスタのオン抵抗を介していわば短絡される
ことにより、第５図（ｅ）に示すような短絡電流Isが生
じる。この短絡電流はもちろん電圧変換回路の動作にも
となう電力消費を増加させることになり、回路動作を高
速化してその動作周波数を上げれば上げるほど消費電力
が増加することになり、この増加が過大だと出力トラン
ジスタを破損してしまうことにもなりかねない。 この欠点は時刻t1,t2の前後関係を逆転させれば解消す
るのであるが、主トランジスタの動作しきい値Vthに対
して電圧降下Vrやツエナー電圧Vzは主トランジスタの開
閉動作を確実にする上でしきい値Vthの数倍程度には取
らねばならないので、ゲート電位V1,V2の立ち上がりの
時定数に非常に大きな差を付けてやらないかぎり時刻t2
をt1の前にすることはできず、回路定数をこのように極
端に変えることは実際上困難である。この回路のもう一
つの弱点は時刻t0から主トランジスタ11の開動作時刻t1
までの時間が比較的長く掛かることであって、前述の高
速化の要請に応じて回路動作を一層早めようとすると、
この時間がどうしても隘路となって来る。
以上の事情を踏まえて本発明の目的は、むだな電力を消
費せず、負荷回路からの過電圧を極力抑え、主トランジ
スタのゲート耐圧値よりも高い出力電圧が得られる電圧
変換回路を得ることにある。
費せず、負荷回路からの過電圧を極力抑え、主トランジ
スタのゲート耐圧値よりも高い出力電圧が得られる電圧
変換回路を得ることにある。
デイジタルの各ビット信号を入力し該ビット信号を所定
の電圧値をもつオンオフ出力に変換する回路であって、
前記所定の直流電圧を供給する電源の一対の電源点間に
直列接続されたＰチャネルMOSトランジスタおよびＮチ
ャネルMOSトランジスタで構成された一対の主トランジ
スタと、前記電源点間にツエナーダイオードと抵抗との
直列接続回路が挿入され電源電圧を分割して前記主トラ
ンジスタのゲート駆動電圧を前記ツエナーダイオードの
もつツエナー電圧により常にそれぞれ発生する一対のゲ
ート駆動電圧発生回路と、該各駆動電圧発生回路にその
発生するゲート駆動電圧をそれぞれ短絡可能に接続され
た一対のMOSトランジスタからなるゲート駆動電圧スイ
ッチ手段とを備え、該ゲート駆動電圧スイッチ手段を前
記ビット信号のもつ論理状態に応じて交互に開閉動作さ
せ、前記両主トランジスタの開閉操作時間が互いに分離
されるようにあるいは前記両主トランジスタの開閉操作
時間が僅かに重なり合うように、前記両主トランジスタ
のもつゲートキャパシタンスに応じて前記抵抗の抵抗値
が選定されて前記両主トランジスタを交互に開閉操作さ
せ、前記両主トランジスタの相互接続点からオンオフ出
力を取り出すようにしたことにより達成される。 さて、前述の従来技術では、一方の主トランジスタの開
操作時間が他方の主トランジスタの閉操作時間よりも長
くなるために短絡電流の問題が生じたのであるが、上述
の本発明の構成においては主トランジスタの開操作はゲ
ート駆動電圧発生回路によって発生されたゲート駆動電
圧をゲート駆動電圧スイッチ手段によって短絡すること
によってなされるので、主トランジスタの開操作時間を
従来よりも本質的に短くすることができる。すなわち、
この開操作時間はその主トランジスタのもつゲートキャ
パシタンスとゲート駆動電圧スイッチ手段のもつ短絡抵
抗によって決まるから、ゲート駆動電圧スイッチ手段の
短絡抵抗，例えばゲート駆動電圧スイッチ手段にMOSト
ランジスタを用いたときはそのオン抵抗を低く選ぶこと
により、主トランジスタの開操作時間を従来よりも格段
に短くすることができる。短絡電流の問題をなくすに
は、この一方の主トランジスタの開操作時間と比較して
他方の主トランジスタの閉操作時間をこれと同じか少し
長目にする要があるが、今度はゲート駆動電圧を開放し
てやる方なので従来技術によると同程度の閉操作時間に
しておけばふつうこの要件が満たされるし、必要ならば
回路定数を若干変更するだけでこの要件を容易に満足さ
せうる。 このようにして本発明によれば従来技術における短絡電
流が解消するが、さらに前述の説明からわかるように電
圧変換回路の動作速度を早くすることができる。すなわ
ち、本発明回路の主トランジスタの開閉状態の切換に要
する時間は長くても従来技術における主トランジスタの
閉操作時間程度しか掛からない。なお、主トランジスタ
に用いられるMOSトランジスタの開動作時のターンオフ
タイムは閉動作時のターンオンタイムより長いのがふつ
うであるから、実際には一方の主トランジスタの開操作
時間を他方の主トランジスタの閉操作時間よりもそれら
の差の分だけ短くしておくのが短絡電流の発生のおそれ
をなくす上で望ましい。しかし、この差をあまり大きく
すると、両主トランジスタが動作の切換時に同時に開状
態にある時間が発生しうることになる。電圧変換回路の
負荷が前述のディスプレイ用パネルである場合は負荷は
一般的に容量性であるから、このように両主トランジス
タが同時開である時間が発生してもとくに問題はない
が、負荷が誘導性である場合は負荷回路から過電圧が発
生しうるので、小時間短絡電流発生のおそれがあっても
開閉操作時間を同程度に選んで両主トランジスタの閉動
作期間を僅か重ね合わせ、同時開状態が起こらないよう
にする方が安全である。
の電圧値をもつオンオフ出力に変換する回路であって、
前記所定の直流電圧を供給する電源の一対の電源点間に
直列接続されたＰチャネルMOSトランジスタおよびＮチ
ャネルMOSトランジスタで構成された一対の主トランジ
スタと、前記電源点間にツエナーダイオードと抵抗との
直列接続回路が挿入され電源電圧を分割して前記主トラ
ンジスタのゲート駆動電圧を前記ツエナーダイオードの
もつツエナー電圧により常にそれぞれ発生する一対のゲ
ート駆動電圧発生回路と、該各駆動電圧発生回路にその
発生するゲート駆動電圧をそれぞれ短絡可能に接続され
た一対のMOSトランジスタからなるゲート駆動電圧スイ
ッチ手段とを備え、該ゲート駆動電圧スイッチ手段を前
記ビット信号のもつ論理状態に応じて交互に開閉動作さ
せ、前記両主トランジスタの開閉操作時間が互いに分離
されるようにあるいは前記両主トランジスタの開閉操作
時間が僅かに重なり合うように、前記両主トランジスタ
のもつゲートキャパシタンスに応じて前記抵抗の抵抗値
が選定されて前記両主トランジスタを交互に開閉操作さ
せ、前記両主トランジスタの相互接続点からオンオフ出
力を取り出すようにしたことにより達成される。 さて、前述の従来技術では、一方の主トランジスタの開
操作時間が他方の主トランジスタの閉操作時間よりも長
くなるために短絡電流の問題が生じたのであるが、上述
の本発明の構成においては主トランジスタの開操作はゲ
ート駆動電圧発生回路によって発生されたゲート駆動電
圧をゲート駆動電圧スイッチ手段によって短絡すること
によってなされるので、主トランジスタの開操作時間を
従来よりも本質的に短くすることができる。すなわち、
この開操作時間はその主トランジスタのもつゲートキャ
パシタンスとゲート駆動電圧スイッチ手段のもつ短絡抵
抗によって決まるから、ゲート駆動電圧スイッチ手段の
短絡抵抗，例えばゲート駆動電圧スイッチ手段にMOSト
ランジスタを用いたときはそのオン抵抗を低く選ぶこと
により、主トランジスタの開操作時間を従来よりも格段
に短くすることができる。短絡電流の問題をなくすに
は、この一方の主トランジスタの開操作時間と比較して
他方の主トランジスタの閉操作時間をこれと同じか少し
長目にする要があるが、今度はゲート駆動電圧を開放し
てやる方なので従来技術によると同程度の閉操作時間に
しておけばふつうこの要件が満たされるし、必要ならば
回路定数を若干変更するだけでこの要件を容易に満足さ
せうる。 このようにして本発明によれば従来技術における短絡電
流が解消するが、さらに前述の説明からわかるように電
圧変換回路の動作速度を早くすることができる。すなわ
ち、本発明回路の主トランジスタの開閉状態の切換に要
する時間は長くても従来技術における主トランジスタの
閉操作時間程度しか掛からない。なお、主トランジスタ
に用いられるMOSトランジスタの開動作時のターンオフ
タイムは閉動作時のターンオンタイムより長いのがふつ
うであるから、実際には一方の主トランジスタの開操作
時間を他方の主トランジスタの閉操作時間よりもそれら
の差の分だけ短くしておくのが短絡電流の発生のおそれ
をなくす上で望ましい。しかし、この差をあまり大きく
すると、両主トランジスタが動作の切換時に同時に開状
態にある時間が発生しうることになる。電圧変換回路の
負荷が前述のディスプレイ用パネルである場合は負荷は
一般的に容量性であるから、このように両主トランジス
タが同時開である時間が発生してもとくに問題はない
が、負荷が誘導性である場合は負荷回路から過電圧が発
生しうるので、小時間短絡電流発生のおそれがあっても
開閉操作時間を同程度に選んで両主トランジスタの閉動
作期間を僅か重ね合わせ、同時開状態が起こらないよう
にする方が安全である。
以下、第１図と第２図を参照しながら本発明の実施例を
説明する。第１図は本発明による電圧変換回路をビット
信号BSを発する電子回路、例えばラッチ回路としてのフ
リップフロップ１とともに示すものである。図示のフリ
ップフロップ１はＤタイプで、例えば電圧変換回路の負
荷であるパネルに表示すべきパターンデータPDをそのＤ
入力に受け、そのクロック入力Ｃにラッチ指令LSを受け
たときそれによってエッジトリガされてパターンデータ
PDをラッチし、そのＱ出力および出力からビット信号
BSおよびその補信号▲▼として出力する。 一対の主トランジスタは例えば150Vの電圧を発する直流
電源からの１対の電源点P,N間に直列接続された第１の
主トランジスタ11としてのＰチャネルMOSトランジスタ
と第２の主トランジスタ12としてのＮチャネルMOSトラ
ンジスタとからなり、両MOSトランジスタの相互接続点
から出力Voが導出され、電圧変換回路の負荷は例えばこ
の出力Voと負の電源点Ｎとの間に接続される。第１およ
び第２の主トランジスタ11,12に対するゲート駆動電圧
をそれぞれ発生する第１および第２のゲート駆動電圧発
生回路20,30は、この例ではそれぞれツエナーダイオー
ド21,31と抵抗22,32とが電源点P,N間に直列接続された
一種の電圧分割回路であり、いずれもツエナーダイオー
ド21,31のツエナー電圧がそのままゲート駆動電圧とな
るようにツエナーダイオードと抵抗との相互接続点電位
が第１および第２の主トランジスタ11,12のゲートに与
えられる。これらの両ゲート駆動電圧を短絡，開放する
ために設けられている第１および第２のゲート駆動電圧
スイッチ手段40,50の主体は、それぞれこの例ではMOSト
ランジスタ41,51によって構成されており、その内の第
２のゲート駆動電圧スイッチ手段50の方はビット信号BS
をそのゲートに受ける１個のＮチャネルMOSトランジス
タ51によって構成されている。もう一方の第１のゲート
駆動電圧スイッチ手段40の方も原理的には１個のMOSト
ランジスタで構成することが可能であるが、この例では
正の電源点Ｐ側に設けられるMOSトランジスタに対する
通例に従って、ゲート駆動電圧の短絡開放用のＰチャネ
ルMOSトランジスタ41にそのゲート駆動用の別のＮチャ
ネルMOSトランジスタ42が組み合わされている。該別のM
OSトランジスタ42は図示のように正負電源点P,N間にMOS
トランジスタ41のゲート設定用ないしはゲート駆動電圧
発生用の１対の抵抗43,44とともに直列接続され、その
ゲートに補のビット信号▲▼を受けて、ビット信号
BSの論理値が「１」のときは開動作を，「０」のときは
閉動作する。両抵抗43,44はもちろんこの別のMOSトラン
ジスタ42の負荷抵抗でもあり、両者の相互接続点電位が
MOSトランジスタ41のゲートに与えられているので、Ｐ
チャネルである該MOSトランジスタ41は別のMOSトランジ
スタ42と同じ開閉動作を行なう。 以上のように構成された本発明による図示の電圧変換回
路は、ビット信号BSに論理値「１」が指定されたとき、
MOSトランジスタ41が開、MOSトランジスタ51が閉動作し
て、ツエナーダイオード21の発生するゲート駆動電圧が
開放され、ツエナーダイオード31の発生するゲート駆動
電圧が短絡されるので、第１の主トランジスタが閉操作
され第２の主トランジスタが開操作されて、出力Voから
電源電圧が出力される。次にビット信号BSの論理値が
「０」に変わったとき、図示の各MOSトランジスタの開
閉状態は上述とは逆の動作に移行するのであるが、この
ときの過渡状態が第２図に示されている。ただし、この
図は各MOSトランジスタの動作しきい値Vthはすべて同じ
として描かれている。 まずビット信号BSが同図（ａ）に示すように時刻t0で
「１」から「０」に変わると、第１のゲート駆動電圧ス
イッチ手段40内の別のMOSトランジスタ42は直ちに補の
ビット信号▲▼によって閉操作され、MOSトランジ
スタ41のそれまで正の電源点電位Ｐにあったそのゲート
電位V11は同図（ｂ）に示すように立ち下がり、正の電
源点電位Ｐとの差がその動作しきい値Vthになった時刻t
11に該MOSトランジスタ41も閉操作される。この間のMOS
トランジスタ41のゲートの立ち下がりの時定数はMOSト
ランジスタ41のもつゲートキャパシタンスと抵抗43のも
つ抵抗値との積で決まるが、抵抗43の値はMOSトランジ
スタ41のゲート駆動電圧を発生するに足る低い値なの
で、時刻t0から時刻t11までの時間は短い。MOSトランジ
スタ41が閉動作すると、それまで第１の主トランジスタ
11を閉操作していた第１のゲート駆動電圧発生回路20の
ツエナーダイオード21のもつ同図（ｂ）に示すツエナー
電圧Vz1が短絡されて、主トランジスタのゲート電位Ｖ
が正の電源点電位Ｐに向けて図示のように立ち上がる
が、この立ち上がりの時定数は第１の主トランジスタ11
のもつゲートキャパシタンスとMOSトランジスタ41のオ
ン抵抗によって決まり、このオン抵抗が充分低いのでゲ
ート電位V1は速い時定数で立ち上がって、ゲート電位V1
の正の電源点電位Ｐとの差が主トランジスタの動作しき
い値を切る時刻t1で第１の主トランジスタ11が開操作さ
れる。 一方、第２のゲート駆動電圧スイッチ手段50のMOSトラ
ンジスタ51の方は時刻t0で開操作され、それまで短絡し
ていた第２のゲート駆動電圧発生回路のゲート駆動電圧
を直ちに開放するので、第２の主トランジスタ12のゲー
ト電位V2が時刻t0から直ちに立ち上がり始め、最終的に
は第２のゲート駆動電圧発生回路内のツエナーダイオー
ド31のツエナー電圧Vz2まで立ち上がる。この立ち上が
りの時定数は第２の主トランジスタ12のもつゲートキャ
パシタンスと第２のゲート駆動電圧発生回路内の抵抗32
の抵抗値との積で決まり、後者の抵抗値がかなり高いの
で、この第２図の主トランジスタのゲート電位V2の立ち
上がりは第１の主トランジスタに対するゲート電位V1の
それよりも図示のようにかなり遅くなる。従って、この
第２の主トランジスタのゲート電位V2が該主トランジス
タのもつ動作しきい値Vthに達して第２の主トランジス
タ12が閉操作される時刻t2は、第１の主トランジスタ11
が閉操作される時刻t1よりは遅くなるので、両主トラン
ジスタが同時に閉状態になる期間がなくなり、従来技術
の場合のように短絡電流は発生しなくなる。なお、前述
の時刻t0から時刻t2までの第２の主トランジスタに対す
る本発明回路における閉操作時間は、従来技術の場合よ
りも長くなるわけでは決してなく、本質的には従来回路
の場合と同じであって、逆に第１の主トランジスタに対
する開操作時間が本発明により従来回路におけるより非
常に短くする結果短絡電流の発生がなくなるのである。 以上の結果、第１の主トランジスタ11が開動作したとき
負荷への出力Voに対する電源電圧の供給が断たれ、その
直後の第２の主トランジスタ12の閉動作により負荷にお
ける残存電圧は該第２の主トランジスタによる短絡によ
り直ちに消去される。再度ビット信号BSの論理値が
「１」となったとき、前述のようにして出力Voから電源
電圧が再び出力されるわけであるが、この際の第１の主
トランジスタ11に対する閉操作時間は第２の主トランジ
スタ12に対する開操作時間よりも前述と同じ理由で遅く
なり、この場合にも本発明により短絡電流の発生するお
それをなくすことができる。 以上説明した実施例のほか本発明は種々の態様で実施を
することができる。ゲート駆動電圧発生回路内のツエナ
ーダイオードは電源電圧が変動しても主トランジスタに
対して安定したゲート駆動電圧を発生させる上で最も望
ましいが、電圧変換回路の集積回路化を図る上で抵抗な
いしは抵抗接続MOSトランジスタで置き換える方が有利
な場合も多い。また、ゲート駆動電圧スイッチ手段とし
ても公知技術を種々組み合わせて用途に応じた構成をと
ることができ、主トランジスタの開閉操作時間を決める
上でのそのゲート電位の経時的変化の時定数も、回路定
数の適宜な選択によってその遅速や主トランジスタの開
閉順序関係を本発明の主旨内で調整することができる。
説明する。第１図は本発明による電圧変換回路をビット
信号BSを発する電子回路、例えばラッチ回路としてのフ
リップフロップ１とともに示すものである。図示のフリ
ップフロップ１はＤタイプで、例えば電圧変換回路の負
荷であるパネルに表示すべきパターンデータPDをそのＤ
入力に受け、そのクロック入力Ｃにラッチ指令LSを受け
たときそれによってエッジトリガされてパターンデータ
PDをラッチし、そのＱ出力および出力からビット信号
BSおよびその補信号▲▼として出力する。 一対の主トランジスタは例えば150Vの電圧を発する直流
電源からの１対の電源点P,N間に直列接続された第１の
主トランジスタ11としてのＰチャネルMOSトランジスタ
と第２の主トランジスタ12としてのＮチャネルMOSトラ
ンジスタとからなり、両MOSトランジスタの相互接続点
から出力Voが導出され、電圧変換回路の負荷は例えばこ
の出力Voと負の電源点Ｎとの間に接続される。第１およ
び第２の主トランジスタ11,12に対するゲート駆動電圧
をそれぞれ発生する第１および第２のゲート駆動電圧発
生回路20,30は、この例ではそれぞれツエナーダイオー
ド21,31と抵抗22,32とが電源点P,N間に直列接続された
一種の電圧分割回路であり、いずれもツエナーダイオー
ド21,31のツエナー電圧がそのままゲート駆動電圧とな
るようにツエナーダイオードと抵抗との相互接続点電位
が第１および第２の主トランジスタ11,12のゲートに与
えられる。これらの両ゲート駆動電圧を短絡，開放する
ために設けられている第１および第２のゲート駆動電圧
スイッチ手段40,50の主体は、それぞれこの例ではMOSト
ランジスタ41,51によって構成されており、その内の第
２のゲート駆動電圧スイッチ手段50の方はビット信号BS
をそのゲートに受ける１個のＮチャネルMOSトランジス
タ51によって構成されている。もう一方の第１のゲート
駆動電圧スイッチ手段40の方も原理的には１個のMOSト
ランジスタで構成することが可能であるが、この例では
正の電源点Ｐ側に設けられるMOSトランジスタに対する
通例に従って、ゲート駆動電圧の短絡開放用のＰチャネ
ルMOSトランジスタ41にそのゲート駆動用の別のＮチャ
ネルMOSトランジスタ42が組み合わされている。該別のM
OSトランジスタ42は図示のように正負電源点P,N間にMOS
トランジスタ41のゲート設定用ないしはゲート駆動電圧
発生用の１対の抵抗43,44とともに直列接続され、その
ゲートに補のビット信号▲▼を受けて、ビット信号
BSの論理値が「１」のときは開動作を，「０」のときは
閉動作する。両抵抗43,44はもちろんこの別のMOSトラン
ジスタ42の負荷抵抗でもあり、両者の相互接続点電位が
MOSトランジスタ41のゲートに与えられているので、Ｐ
チャネルである該MOSトランジスタ41は別のMOSトランジ
スタ42と同じ開閉動作を行なう。 以上のように構成された本発明による図示の電圧変換回
路は、ビット信号BSに論理値「１」が指定されたとき、
MOSトランジスタ41が開、MOSトランジスタ51が閉動作し
て、ツエナーダイオード21の発生するゲート駆動電圧が
開放され、ツエナーダイオード31の発生するゲート駆動
電圧が短絡されるので、第１の主トランジスタが閉操作
され第２の主トランジスタが開操作されて、出力Voから
電源電圧が出力される。次にビット信号BSの論理値が
「０」に変わったとき、図示の各MOSトランジスタの開
閉状態は上述とは逆の動作に移行するのであるが、この
ときの過渡状態が第２図に示されている。ただし、この
図は各MOSトランジスタの動作しきい値Vthはすべて同じ
として描かれている。 まずビット信号BSが同図（ａ）に示すように時刻t0で
「１」から「０」に変わると、第１のゲート駆動電圧ス
イッチ手段40内の別のMOSトランジスタ42は直ちに補の
ビット信号▲▼によって閉操作され、MOSトランジ
スタ41のそれまで正の電源点電位Ｐにあったそのゲート
電位V11は同図（ｂ）に示すように立ち下がり、正の電
源点電位Ｐとの差がその動作しきい値Vthになった時刻t
11に該MOSトランジスタ41も閉操作される。この間のMOS
トランジスタ41のゲートの立ち下がりの時定数はMOSト
ランジスタ41のもつゲートキャパシタンスと抵抗43のも
つ抵抗値との積で決まるが、抵抗43の値はMOSトランジ
スタ41のゲート駆動電圧を発生するに足る低い値なの
で、時刻t0から時刻t11までの時間は短い。MOSトランジ
スタ41が閉動作すると、それまで第１の主トランジスタ
11を閉操作していた第１のゲート駆動電圧発生回路20の
ツエナーダイオード21のもつ同図（ｂ）に示すツエナー
電圧Vz1が短絡されて、主トランジスタのゲート電位Ｖ
が正の電源点電位Ｐに向けて図示のように立ち上がる
が、この立ち上がりの時定数は第１の主トランジスタ11
のもつゲートキャパシタンスとMOSトランジスタ41のオ
ン抵抗によって決まり、このオン抵抗が充分低いのでゲ
ート電位V1は速い時定数で立ち上がって、ゲート電位V1
の正の電源点電位Ｐとの差が主トランジスタの動作しき
い値を切る時刻t1で第１の主トランジスタ11が開操作さ
れる。 一方、第２のゲート駆動電圧スイッチ手段50のMOSトラ
ンジスタ51の方は時刻t0で開操作され、それまで短絡し
ていた第２のゲート駆動電圧発生回路のゲート駆動電圧
を直ちに開放するので、第２の主トランジスタ12のゲー
ト電位V2が時刻t0から直ちに立ち上がり始め、最終的に
は第２のゲート駆動電圧発生回路内のツエナーダイオー
ド31のツエナー電圧Vz2まで立ち上がる。この立ち上が
りの時定数は第２の主トランジスタ12のもつゲートキャ
パシタンスと第２のゲート駆動電圧発生回路内の抵抗32
の抵抗値との積で決まり、後者の抵抗値がかなり高いの
で、この第２図の主トランジスタのゲート電位V2の立ち
上がりは第１の主トランジスタに対するゲート電位V1の
それよりも図示のようにかなり遅くなる。従って、この
第２の主トランジスタのゲート電位V2が該主トランジス
タのもつ動作しきい値Vthに達して第２の主トランジス
タ12が閉操作される時刻t2は、第１の主トランジスタ11
が閉操作される時刻t1よりは遅くなるので、両主トラン
ジスタが同時に閉状態になる期間がなくなり、従来技術
の場合のように短絡電流は発生しなくなる。なお、前述
の時刻t0から時刻t2までの第２の主トランジスタに対す
る本発明回路における閉操作時間は、従来技術の場合よ
りも長くなるわけでは決してなく、本質的には従来回路
の場合と同じであって、逆に第１の主トランジスタに対
する開操作時間が本発明により従来回路におけるより非
常に短くする結果短絡電流の発生がなくなるのである。 以上の結果、第１の主トランジスタ11が開動作したとき
負荷への出力Voに対する電源電圧の供給が断たれ、その
直後の第２の主トランジスタ12の閉動作により負荷にお
ける残存電圧は該第２の主トランジスタによる短絡によ
り直ちに消去される。再度ビット信号BSの論理値が
「１」となったとき、前述のようにして出力Voから電源
電圧が再び出力されるわけであるが、この際の第１の主
トランジスタ11に対する閉操作時間は第２の主トランジ
スタ12に対する開操作時間よりも前述と同じ理由で遅く
なり、この場合にも本発明により短絡電流の発生するお
それをなくすことができる。 以上説明した実施例のほか本発明は種々の態様で実施を
することができる。ゲート駆動電圧発生回路内のツエナ
ーダイオードは電源電圧が変動しても主トランジスタに
対して安定したゲート駆動電圧を発生させる上で最も望
ましいが、電圧変換回路の集積回路化を図る上で抵抗な
いしは抵抗接続MOSトランジスタで置き換える方が有利
な場合も多い。また、ゲート駆動電圧スイッチ手段とし
ても公知技術を種々組み合わせて用途に応じた構成をと
ることができ、主トランジスタの開閉操作時間を決める
上でのそのゲート電位の経時的変化の時定数も、回路定
数の適宜な選択によってその遅速や主トランジスタの開
閉順序関係を本発明の主旨内で調整することができる。
以上の説明からわかるように本発明においては、所定の
値をもつ電源電圧をビット信号入力に応じて出力点から
オンオフ出力させるための１対の主トランジスタに対し
て、それぞれゲート駆動電圧発生回路とゲート駆動電圧
スイッチ手段とを設け、ゲート駆動電圧スイッチ手段を
前記ビット信号のもつ論理的状態に応じて交互に開閉動
作させることにより主トランジスタを交互に開閉操作さ
せ、両主トランジスタの相互接続点からオンオフ出力を
取り出すするようにしたので、まず第１に電源からの供
給電圧を高めても、主トランジスタのゲート，ソース間
にはゲート駆動電圧発生回路によって発生されるゲート
駆動電圧以上の電圧が掛かるおそれがなく、主トランジ
スタとして用いられるMOSトランジスタのゲート耐圧値
の低いものを用いて高い出力電圧値を得ることができ
る。 第２に本発明によれば、前述のゲート駆動電圧スイッチ
手段によりゲート駆動電圧発生回路が発生するゲート駆
動電圧を短絡，開放自在にしたので、主トランジスタの
開操作時間を閉操作時間よりも短縮することが可能にな
り、２個の主トランジスタが同時に閉動作状態になるの
を避けることができるので、１対の電源点間の短絡電流
の発生ないしはそれに基づく電圧変換回路内のむだな電
力消費をなくすことができる。あるいは、用途向きすな
わち電圧変換回路の負荷条件に応じて回路定数を適宜に
選択すれば、２個の主トランジスタの同時閉動作状態を
短時間だけに制限することにより、負荷における有害な
過電圧の発生を防止するようにもすることができる。 第３に前述の説明からすでに明らかなように、本発明に
よれば電圧変換回路の動作を高速化させることができ
る。 なお、本発明回路は図示された回路からもわかるように
集積回路化することが容易で、例えばディスプレイ用パ
ネルに対する多ビットのパターンデータの表示駆動回路
として多数個の電圧変換回路を極小の半導体チャネル内
に集積化する上で有利である。
値をもつ電源電圧をビット信号入力に応じて出力点から
オンオフ出力させるための１対の主トランジスタに対し
て、それぞれゲート駆動電圧発生回路とゲート駆動電圧
スイッチ手段とを設け、ゲート駆動電圧スイッチ手段を
前記ビット信号のもつ論理的状態に応じて交互に開閉動
作させることにより主トランジスタを交互に開閉操作さ
せ、両主トランジスタの相互接続点からオンオフ出力を
取り出すするようにしたので、まず第１に電源からの供
給電圧を高めても、主トランジスタのゲート，ソース間
にはゲート駆動電圧発生回路によって発生されるゲート
駆動電圧以上の電圧が掛かるおそれがなく、主トランジ
スタとして用いられるMOSトランジスタのゲート耐圧値
の低いものを用いて高い出力電圧値を得ることができ
る。 第２に本発明によれば、前述のゲート駆動電圧スイッチ
手段によりゲート駆動電圧発生回路が発生するゲート駆
動電圧を短絡，開放自在にしたので、主トランジスタの
開操作時間を閉操作時間よりも短縮することが可能にな
り、２個の主トランジスタが同時に閉動作状態になるの
を避けることができるので、１対の電源点間の短絡電流
の発生ないしはそれに基づく電圧変換回路内のむだな電
力消費をなくすことができる。あるいは、用途向きすな
わち電圧変換回路の負荷条件に応じて回路定数を適宜に
選択すれば、２個の主トランジスタの同時閉動作状態を
短時間だけに制限することにより、負荷における有害な
過電圧の発生を防止するようにもすることができる。 第３に前述の説明からすでに明らかなように、本発明に
よれば電圧変換回路の動作を高速化させることができ
る。 なお、本発明回路は図示された回路からもわかるように
集積回路化することが容易で、例えばディスプレイ用パ
ネルに対する多ビットのパターンデータの表示駆動回路
として多数個の電圧変換回路を極小の半導体チャネル内
に集積化する上で有利である。
第１図と第２図が本発明の説明用であって、内第１図は
本発明による電圧変換回路の実施例を関連回路とともに
示す回路図、第２図はその動作を説明するための本発明
回路内の主要信号の波形図である。第３図は電圧変換回
路の従来例を示す簡略回路図、第４図は本件出願人の先
願にかかる回路を示す回路図、第５図はそれが持つ問題
点を説明するための回路内主要信号の波形図である。図
において、 1:ビット信号を発する電子回路ないしはフリップフロッ
プ、11:第１の主トランジスタ、12:第２の主トランジス
タ、20:第１のゲート駆動電圧発生回路、21:ツエナーダ
イオード、22:抵抗、30:第２のゲート駆動電圧発生回
路、31:ツエナーダイオード、32:抵抗、40:第１のゲー
ト駆動電圧スイッチ手段、41:MOSトランジスタ、42:別
のMOSトランジスタ、43,44:抵抗、50:第２のゲート駆動
電圧スイッチ手段、51:MOSトランジスタ、BS:ビット信
号、BS:ビット信号の補信号、N:負の電源点ないしはそ
の電位、P:正の電源点ないしはその電位、t0:出力の切
換操作開始時刻、t1:主トランジスタの開操作時刻、t1
1:別のMOSトランジスタの動作時刻、t2:主トランジスタ
の閉操作時刻、Vo:電圧変換回路の出力ないしは出力電
圧、V1:第１の主トランジスタのゲート電位、V2:第２の
主トランジスタのゲート電位、V11:別のMOSトランジス
タのゲート電位、Vth:MOSトランジスタの動作しきい
値、Vz1:第１のゲート駆動電圧発生回路の発生ゲート駆
動電圧ないしは該回路内ツエナーダイオードのツエナー
電圧、Vz2:第２のゲート駆動電圧発生回路の発生ゲート
駆動電圧ないしは該回路内ツエナーダイオードのツエナ
ー電圧、である。
本発明による電圧変換回路の実施例を関連回路とともに
示す回路図、第２図はその動作を説明するための本発明
回路内の主要信号の波形図である。第３図は電圧変換回
路の従来例を示す簡略回路図、第４図は本件出願人の先
願にかかる回路を示す回路図、第５図はそれが持つ問題
点を説明するための回路内主要信号の波形図である。図
において、 1:ビット信号を発する電子回路ないしはフリップフロッ
プ、11:第１の主トランジスタ、12:第２の主トランジス
タ、20:第１のゲート駆動電圧発生回路、21:ツエナーダ
イオード、22:抵抗、30:第２のゲート駆動電圧発生回
路、31:ツエナーダイオード、32:抵抗、40:第１のゲー
ト駆動電圧スイッチ手段、41:MOSトランジスタ、42:別
のMOSトランジスタ、43,44:抵抗、50:第２のゲート駆動
電圧スイッチ手段、51:MOSトランジスタ、BS:ビット信
号、BS:ビット信号の補信号、N:負の電源点ないしはそ
の電位、P:正の電源点ないしはその電位、t0:出力の切
換操作開始時刻、t1:主トランジスタの開操作時刻、t1
1:別のMOSトランジスタの動作時刻、t2:主トランジスタ
の閉操作時刻、Vo:電圧変換回路の出力ないしは出力電
圧、V1:第１の主トランジスタのゲート電位、V2:第２の
主トランジスタのゲート電位、V11:別のMOSトランジス
タのゲート電位、Vth:MOSトランジスタの動作しきい
値、Vz1:第１のゲート駆動電圧発生回路の発生ゲート駆
動電圧ないしは該回路内ツエナーダイオードのツエナー
電圧、Vz2:第２のゲート駆動電圧発生回路の発生ゲート
駆動電圧ないしは該回路内ツエナーダイオードのツエナ
ー電圧、である。
Claims (1)
- 【請求項１】デイジタルの各ビット信号を入力し該ビッ
ト信号を所定の電圧値をもつオンオフ出力に変換する回
路であって、上記所定の直流電圧を供給する電源の一対
の電源点間に直列接続されたＰチャネルMOSトランジス
タおよびＮチャネルMOSトランジスタで構成された一対
の主トランジスタと、前記電源点間にツエナーダイオー
ドと抵抗との直列接続回路が挿入され電源電圧を分割し
て前記主トランジスタのゲート駆動電圧を前記ツエナー
ダイオードのもつツエナー電圧により常にそれぞれ発生
する一対のゲート駆動電圧発生回路と、該各駆動電圧発
生回路にその発生するゲート駆動電圧をそれぞれ短絡可
能に接続された一対のMOSトランジスタからなるゲート
駆動電圧スイッチ手段とを備え、該ゲート駆動電圧スイ
ッチ手段を前記ビット信号のもつ論理状態に応じて交互
に開閉動作させ、前記両主トランジスタの開閉操作時間
が互いに分離されるようにあるいは前記両主トランジス
タの開閉操作時間が僅かに重なり合うように、前記両主
トランジスタのもつゲートキャパシタンスに応じて前記
抵抗の抵抗値が選定されて前記両主トランジスタを交互
に開閉操作させ、前記両主トランジスタの相互接続点か
らオンオフ出力を取り出すようにしたことを特徴とする
電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239749A JPH0795680B2 (ja) | 1986-10-08 | 1986-10-08 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239749A JPH0795680B2 (ja) | 1986-10-08 | 1986-10-08 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6393219A JPS6393219A (ja) | 1988-04-23 |
| JPH0795680B2 true JPH0795680B2 (ja) | 1995-10-11 |
Family
ID=17049357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239749A Expired - Lifetime JPH0795680B2 (ja) | 1986-10-08 | 1986-10-08 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795680B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982524B2 (en) | 2007-05-31 | 2011-07-19 | Fuji Electric Co., Ltd. | Level shift circuit and semiconductor device thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
| JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ／レシーバ回路 |
| JPH11184440A (ja) * | 1997-12-25 | 1999-07-09 | Sony Corp | 液晶表示装置の駆動回路 |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086967A (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS5710534A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | High-voltage mos inverter and its driving method |
-
1986
- 1986-10-08 JP JP61239749A patent/JPH0795680B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982524B2 (en) | 2007-05-31 | 2011-07-19 | Fuji Electric Co., Ltd. | Level shift circuit and semiconductor device thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6393219A (ja) | 1988-04-23 |
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|---|---|---|
| US5514981A (en) | Reset dominant level-shift circuit for noise immunity | |
| US6664822B2 (en) | Driving device having dummy circuit | |
| KR100197188B1 (ko) | 고내압회로 및 전압레벨 변환회로 | |
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