JPS62234418A - パワ−アツプリセツト回路 - Google Patents

パワ−アツプリセツト回路

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JPS62234418A
JPS62234418A JP62058674A JP5867487A JPS62234418A JP S62234418 A JPS62234418 A JP S62234418A JP 62058674 A JP62058674 A JP 62058674A JP 5867487 A JP5867487 A JP 5867487A JP S62234418 A JPS62234418 A JP S62234418A
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terminal
capacitor
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power
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JP62058674A
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ケネス、ダブリュー、オーヤング
メルヴィン、マーメット
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路のパワーアップリセット回路に関し
、特にしノリシック集積回路の一部として用いるパワー
アップリセット回路に関する。
〔従来の技術および発明の解決しようとツる問題点］ 種々の集積回路に電源を最初に投入するどき、ロジック
フリップフロップやメモリシフトレジスタのようなある
回路要素をある所定の初期状態にり巴ツ］−するのが好
ましい。この回路切期化処理は、通常回路がターンオン
した後の短い時間の間種々の回路要素に初期リセット電
圧信号を供給覆るパワーアップリセット回路にＪ：って
達成される。
一般に、パワーアップリセット回路は、初期化の要求さ
れる回路要素を有するモノリシック集積回路チップの上
に形成されるのが好ましい。しかしながら、リヒッ１へ
回路はチップ上でできるだけ小さなスペースを占めるの
が好ましい。集積回路全体をできるだ（）速＜　Ｉ、’
ｌ能させるために、種々の回路要素を初期化するに必要
な最小期間リセット回路をアクティブにする時間を最小
化するのが右利である。典型的には、リセット信号は１
から１００マイクロ秒だけの供給が必要である。
ところで、リセッｈ　（、’ｉ　号は極めて短い持続時
間であるが、集積回路電源は一般に回路要素を初期化す
るに十分なレベルの電圧を供給し始めるのに長い時間が
要求される。例えば、ある電源はある回路要素をリヒッ
ト覆るに十分なレベルの電圧に達するのに１０マイクロ
秒かかる。このようにパワーリセット回路は通常電源が
種々の回路要素を実際にリセットするに必要な時間を加
えたレベルの所望の電圧に達するまで持続させなければ
ならない。
従来のパワーアラプリヒツト回路は電源によって供給さ
れたリセット電圧と接地または基準電圧どの間を切換え
る出力を供給する１対の相補性メクルＡキＩナイドセミ
コンダクタ電界効果トランジスタ（０ＭＯＳＦＥＥＴ’
　Ｓ）Ｊニー７’）ｙジの時定数にＪ、って決定される
所望の時間りけット回路をアクティブに覆る抵抗／容ｆ
ｆｉ連続ブリッジを含ノνでいる。しかしながら、この
回路はいくつかの欠点を有している。Ｒく立ちＬがる電
源に適応させるに十分な時間遅延を与える個々の抵抗お
よび容量要素は典型的にはモノリシック集積回路チップ
の好ましくない広いスペースを占める。これはチップに
搭ｕｉることができる能動回路要素の数を少なく覆る。
更に、これらの回路は一般に動作する実際の電源と独立
して設削されるの′Ｃ−適当な動作は保証できない。従
来のリセット回路は−ＪＱ作られると、回路の能動期間
は典型的には固定される。その結果、十分なりセット電
圧レベルを供給するのにリセット回路の固定された能動
期間より長くかかる電源に関して不充分なパワーアップ
リセットが生じる。また電源が、必７ｆ２なりぜツト電
圧を供給するのに所定のりセット回路の能動期間よりも
５ｎい１．７間がかかる場合、リセット回路要素はり廿
ツト回路を止めるまで十分に機能していない。そこで、
不要な遅延が生じる。
このＪ、うに、好ましくない量のスペースをとることな
くチップ上に搭載され、回路要素をリセットするに十分
な゛電圧が電源から供給された後最小の回路リセット期
間で動作するパワーリセット回路が望まれている。
〔問題点を解決Ｊるための手段および作用］この弁明の
回路は、集積回路電源の電圧出力に応答しで、電源が所
望のりセラ１−電圧しベルを供給し始めた後所定の最適
のリレット期間の間のみりけツＩ−信号を供給するＪ、
うにした新規なパワーアラプリヒラ１−回路を提供する
ものである。この発明の回路は、好ましくない大きなス
ペースを占めることなく、モノリシック集積回路チップ
上に形成される。
一般に、この回路は、好ましい実施例において、第１と
第２の電圧源（例えば、電源と接地）の間に直列に接続
された０ＭＯ８トランジスタ対を含み、この２つのＣＭ
ＯＳ＋−ランジスタの結合部からリセット信号出力が得
られる。容量要素が第２の電圧源とＣＭＯＳトランジス
タ対の２つのゲートとの間に接続される。第１の電圧源
の電圧レベルに応答−ｄ゛る新規な電圧感知回路がキャ
パシタの充電速度を制御するために採用される。パワー
アップ手順において、ＣＭＯ８＋−ランジスタは最初反
対の導通状態となり、０ＭＯ８対の間の出力点が第１の
電圧源の電圧に追従ザる。このとき、キャパシタは無視
でき爪の充電がなされる。第１の電圧源が所望の電圧レ
ベルに達すると、キＪｔバシタは急速に充電される。キ
ャパシタが所定のレベルに充電されると、ＣＭＯＳトラ
ンジスタ対の導通状態はリノ換わり、りけツト信号出力
が切換わる。
（実施例） 第１図において、この発明の回路はライン１０に出力り
ロットパルスを、そしてもし望むならばインパーク１４
によってライン１２にリヒットバルスの反転信号を出力
する。最初に、電源ＶＣＣはターンオフしており、回路
の全てのものｔよ接地している。電源がターンオンする
と、１−ぐにその通常レベル（例えば５Ｖ）は得られず
、むしろ典型的電源で１０分の一マイクロ秒と１００ミ
リ秒どの間の立上がり時間で、このレベルまで立上がる
。回路は、１対の相補性メタルオキ１ナイド半導体電界
効果トランジスタ（０ＭＯＳＦＥＴ’５）１６および１
８を右ザる出力部分を含み、Ｐ−チャンネルトランジス
タ１６のソースは電源に接続δれ、Ｎ−チャンネルトラ
ンジスタ１８のソースはグランドに接地され、両ｌ〜ラ
ンジスタのドレインは出力ライン１０ど結合された端子
２２に接続される。両トランジスタのゲートは点２０に
接続される。このシステムに電源が供給される前は、ト
ランジスタ１６および１８は非導通である。電源Ｖｃｃ
がターンオ゛ンすると、その通常レベルに立上がり始め
る。トランジスタ１６のスレショルドレベル、例えば、
トランジスタ１６を導通させるに必要なゲート−ソース
電圧ＶＯ３に達すると、トランジスタ１６はターンオン
して、出力ライン１０を電源に結合する。トランジスタ
１６のドレインとソースが短絡されるため、パワーアッ
プリセット信号ＰＵＲを出力するライン１０は電源電圧
に従って上昇する。信号Ｐ　Ｕ　Ｒはこのにうに電源電
圧に追従する。
ＭＯＳキャパシタ２４はグランドに接続された第１の端
子と点２０　（＋−ランジスタ１６および１８のゲート
）に接続された第２の端子を有する。
キャパシタ２４は電源により充電され、トランジスタ１
６および１８のスイッチングスレッショルドに達すると
、トランジスタ１８Ｇよターンオンし、トランジスタ１
６はターンオフし、これによりライン１０のリセッ１−
信号は解除される。第１図の他の回路は、この回路にに
って望ましいりセット信号が作られることを確実に覆る
ためにキ１７バシタ２４の充電の制御に用いられる。
キャパシタ２４は、そのソースが電源に接続され、その
ドレインがキャパシタ２４に接続され、そのゲートがダ
イオード接続のドレインに接続されたＰ−タイプＭＯ８
ＦＥＴ２６を介して充電される。かくて、ＦＥＴ２６は
電源電圧がトランジスタのスレッショルドレベルに達す
ると４通し始める。
そのソースがグランドに接地され、そのドレインがキャ
パシタ２４およびトランジスタ２６に接続されたＮ−チ
ャンネルトランジスタ２８はトランジスタ２６を切換え
、キャパシタの充電を妨げる。
電源電圧が上ｆ？＃’すると、ゲートが抵抗３０を介し
て電源に接続されているトランジスタ２］よ導通ずる。
キャパシタ２４はトランジスタ２８の電圧を越えて充電
されない。トランジスタ２８はトランジスタ２６とで電
源分圧してＪ３す、トランジスタ２８は導電しているの
でその等価抵抗は１ヘランジスク２６のそれと比較して
非常に小ざく、このため上記゛電圧は非常に低い。
キ１？バシク２４をＶｃｃまで充電するためには１・ラ
ンジスタ２８を非導通にしなければｌ、Ｂらない。
これは、Ｎ−ヂ↑Ｉンネルトランジスタ３２．３４およ
び３６および抵抗３８を含む回路によって達成される。
まず、トランジスタ３４および３６は非導通である。か
くして、抵抗３８を通って電流は流れず、トランジスタ
３２のゲートの電圧は零であり、これによって、ｉ・ラ
ンジスタ３２は非導通となっている。電源電圧が、トラ
ンジスタ３４と３６のスレッショルドレベルの和に達す
ると、トランジスタ３／Ｉと３６は導通し、抵抗３８の
呈する電圧が上界し始める。この電圧がトランジスタ３
２のスレッシ１ルド電圧に達１Ｊると、トランジスタ３
２は導通する。これにより、トランジスタ２８のゲート
電圧は低下し、トランジスタ２８はターンオフする。こ
こで、キャパシタ２４は接Ｊｌ！ｊＱれず、電源から一
定の電流が供給されるトランジスタ２６を介して充電さ
れる。キ１７パシタ２４は電源電圧よりトランジスタ２
６のスレッショルド電圧だけ小きい電［Ｅに充電される
。キャパシタ２４はキャパシタ２４およびトランジスタ
２６の抵抗を含む８０回路網の時定数によって決定され
る速度で充電される。キτｒバシタ２４の電圧がトラン
ジスタ対１６と１８のスイッチングスレッシコルドに達
すると、トランジスタ１６はターンオフし、トランジス
タ１８はターンオンし、これにより、点２２（ライン１
０のＰＵＲ信号）の電圧はローとなる。
ギトパシタ２４の充電が可能な点は抵抗３８に接続され
た直列接続のトランジスタの数によって制御される。第
１図において、電源電圧が３つのスレッショルド電圧に
達すると、トランジスタ３２が導通する。トランジスタ
３４および３６の１つを取り除くと、２つのスレッショ
ルド電圧に達するとトランジスタ３２が導通ずる。ここ
で、１つのトランジスタを加えると、これは４つのスレ
ッショルド電圧に増加する。
このように、キャパシタ２４は、電源電圧が所定の電圧
（この実施例では３つのスレッショルド電圧）に達する
までその充電が妨げられる。これは、ゆっくり立上がる
電源において、バワーアップリはツト信号が必要なリセ
ット動作を行うに充分な時間の間充分なハイレベルを維
持Ｊることを確実にする。速く立上がる？８源において
、キャパシタ網の時定数は、ＰＵＲ信号が必要なリセッ
ト動作を行うに十分に長くハイレベルを維持づ°ること
を確実にする。
この発明の第２の実施例が、第２図に示される。
トランジスタ１６および１８を含む出力部分およびキト
バシタ２４は第１図の配列と同一である。
しかしながら、キャパシタ２４の充電を制御する回路は
異なる。ギ１νパシク２４は、ドレインがキャパシタ２
４に接続され、ソースが電源Ｖｃｃに接続されるＰ−タ
イプＭＯＳトランジスタ４０を介して充電される。トラ
ンジスタ４０のゲートはＰ−クイプトランジスタ４２の
ゲートに接続され、このトランジスタ４２は３つのＮ−
タイプトランジスタ４４，４６および４８に直列に接続
され、各トランジスタはそのゲートがそのドレインに接
続され、グイオードどしてぼ能りる。トランジスタ４２
から４８は電源電圧が各トランジスタのスレッショルド
電圧の和に一致したときターンオンする。トランジスタ
４２がターンオンすると、トランジスタ４２．４０を接
続したカレン１−ミラーのためにトランジスタ４０がタ
ーンオンする。トランジスタ４０を流れる電流は相対チ
ャンネルディメンシニ１ンに関して、トランジスタ４２
を流れる電流と比例する。
トランジスク４０がターンオンすると、キャパシタ２４
の充電が開始される。ＣＭＯＳトランジスタ対１６およ
び１８のスイッヂングスレッショルドに達すると、トラ
ンジスタ１８はターンオンし、点２２はローどなる。第
１図と同様に、１！Ｉバシタ２４の充電速度はキャパシ
タ２４とトランジスタ４０の抵抗の時定数にＪ、って決
定される。
トランジスタ４２から４８を流れる電流は、第２図に点
線で示されるようにＰ−井戸基板をトランジスタ／Ｉ４
，４６および４８に接続づ°ることによって高速でター
ンする。カレントミラー構成によって、これらのトラン
ジスクを流れる電流はトランジスタ７′ＩＯを流れる電
流レベルを決定する。
もちろん、第１図の場合と同様に、キ↑ｌパシタ２４の
充電が可能となる点は、トランジスタ４４から４８の１
つまたはそれ以上を除くことによりまたはトランジスタ
を加えることににり変化される。
第２図の回路は第１図の乙のと似ているが、抵抗を必要
としないので小さなチップ領域しか要求されない。また
、２つの回路の１：（本動作は本質的には同一であるが
、第２図の実施例において、キＩ７パシタは電源が直列
接続されたトランジスタのスレッショルドの和に達する
まで充電されないのに対して、第１図において、キャパ
シタはトランジスタ２６を介して（非常にゆっくりでは
あるが）最初に充電され、電源電圧によってトランジス
タ３２．３４および３６のスレッショルドを越えた後型
に実質的に充電される点で異なる。
第３図および第４図は、遅い立上がりの電源および速い
立上がりの電源のそれぞれに関して第２図の回路の動作
を示したタイミングダイヤグラムである。第３図にＪ３
いで、電源がターンオンすると、その電圧は比較的ゆっ
くりとした速度で上昇する。電源電圧がトランジスタ１
６のスレッショルド電圧Ｖ１に等しくなると、Ｐ　Ｕ　
Ｒ（ｆｆｉ号は電源電圧に追従し始める。トランジスタ
４０はターンオンしているので、この点のキャパシタは
零のままである。電源電旺が４つのスレッショルド電圧
（トランジスタ４２から４８のスレッショルド電圧の和
）に達Ｊ−ると、トランジスタ４０はターンオンし、キ
ｔ’バシタ２４は充電を開始で”る。これによりキ↑Ｉ
パシタの電圧■ｃは、キャパシタ２４とトランジスタ４
０の抵抗とを含むＲＣ網の時定数によって決定８れる速
度で上昇する。電圧Ｖ。
がｌ〜ランジスタ１６および１８のスイッチングスレッ
ショルドＶｌに３１　’ｌると、トランジスタ１６はタ
ーンオンし、トランジスタ１８はターンオンし、これに
よりＰＵＲ信号はなくなる。第３図から、トランジスタ
１６は１．′＃点ｔ１でターンオンし、トランジスタ４
０は時点ｔ２でターンオンし、キ１！パシタは時点ｔ３
１′スイッチングスレッショルドに達Ｊることが解る。
電源電圧がゆっくり立上がるにもかかわらず、ＰＵＲ信
号は所望のリセット動作を行うに十分な時間の間十分な
ハイレベルになるまでローレベルに切換わらない。時点
ｔ２までキャパシタが充電が開始されるのを妨げること
によって、電源分圧が適当なりピッｌ−動作を得るに十
分な時間の間十分なハイレベル達するまでギＩＩバシタ
はスイッチング電圧に充電されない。
第４図は、速く立上がる電源に関しての動作を示したも
のである。この場合、電圧Ｖｃｃはリセッ１〜ｉｌＪ作
を行うに十分なレベルに急速に上昇するが、キ１ノパシ
クの急速充電が許されるとキャパシタは急速にそのレベ
ルに達−りるため、出力ＰＵＲは速くローになってしま
うことが問題である。キトバシタ２４を含むＲＣ網の時
定数を選択Ｊることによって、キ１１パシタの充電速度
を、ｐ　Ｕ　Ｒ信０が十分な時間ハイレベルを維持でき
ないほど速く充電されないＪ、うに制御覆ることができ
る。このようにして、トランジスタ１６のスレッショル
ド電圧に）ヱするど、ＰＵＲ信号は電源電圧に追従し始
め、１つのスレッシ＝１ルドレベルに達するどキャパシ
タは充電を開始ザる。しかしながら、時定数は、スイッ
チング電圧Ｖ　ｓｖｔで充電される時間が、適当なリセ
ット動作を達成するに十分な時間保持が長い時間となる
ように選択される。
このようにして、速いおよび近い立上がりの電源にこの
発明は適用される。更に、回路の電流は比較的低いレベ
ルに制６１１　することができ、これによって、１１？
パシタ（時定数を得る）に要求される大きさは減少し、
ダイ領域を節約する。トランジスタ４０が小さな電流を
供給ザるように構成ＪることにＪ、って、キャパシタ２
４の容量値を（大電流を用いる場合に比較して）減少で
き、グイ領域を節約する。
第１図および第２図の回路は、ＣＭＯＳトランジスタの
ゲートに結合されたキャパシタを有ＪるＣＭＯ８出力部
分と、電源電圧が所定の値に達するまでキ【・バシタの
充電を妨げる電圧感知スイッチとを必須にｕｂえている
。これは、電源電圧がリセット動作に必要な十分のレベ
ルに達ザるまで出力部分を切換える点でキャパシタの充
電を妨げることによってゆっくり立上がる電源に適用で
きる。
更に、リセッ１−信号が、適当な動作を達成するに必要
な最小時間の間ハイレベルどなるまで出力部分のり換え
を妨げる十分な近い速度でキャパシタが充電されるよう
にキャパシタの充電速度を制御でることによって速い立
」ニがりの電源に適用でさる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示す回路図、第２図
はこの発明の第２の実施例を示す回路図、第３図および
第４図は第２図に示した実施例の動作を説明する波形図
である。 １４・・・インバータ、１６．２６，４０．４２・・・
Ｐ−タイプＭＯＳトランジスタ、１８．２８゜３２．３
４．３６．４４，４６．４８・・・Ｎ−タイプＭＯＳト
ランジスタ、２４・・・ＭＯＳキャパシタ。

Claims (9)

    【特許請求の範囲】
  1. （１）電源と、 この電源に接続された第１の端子、出力端子および制御
    端子を有する第１のトランジスタと、接地された第１の
    端子、第１のトランジスタの出力端子に接続された出力
    端子および第１のトランジスタの制御端子に接続された
    制御端子を有する第２のトランジスタとを含み、電源が
    ターンオンし、その電圧が増加すると第１のトランジス
    タを導通にする出力部分と、 接地された第１の端子と、第１および第２のトランジス
    タの制御端子とを有するキャパシタと、キャパシタに接
    続され、キャパシタの第２の端子の電圧は電源電圧が所
    定の電圧に達するまで第１のトランジスタを非導通、第
    ２のトランジスタを導通にする切換電圧以下に保持され
    、電源電圧が所定の電圧を越え、第２の端子の電圧が切
    換電圧を越えた後キャパシタを充電し、これによって第
    １のトランジスタを非導通、第２のトランジスタを導通
    にし、出力端子の信号を変化させる充電制御手段と を具えたパワーアップリセット回路。
  2. （２）充電制御手段はキャパシタの充電速度を制御する
    手段を有する特許請求の範囲第１項記載のパワーアップ
    リセット回路。
  3. （３）充電制御手段は、 キャパシタに接続され、第１の状態と第２の状態に切換
    えられ、キャパシタの充電を初期化する制御トランジス
    タと、 制御トランジスタに接続され、電源電圧が所定の電圧に
    達したとき制御トランジスタを第１の状態から第２の状
    態に切換える切換制御手段とを具える特許請求の範囲の
    第１項記載のパワーアップリセット回路。
  4. （４）制御トランジスタは電源に接続された供給端子お
    よびキャパシタに接続された出力端子を有し、切換制御
    は電源と接地間に直列に接続された複数のトランジスタ
    を含み、１つのトランジスタの制御端子は制御トランジ
    スタの制御端子に接続され、前記切換制御手段の複数の
    トランジスタは電源の電圧が各トランジスタのスレッシ
    ョルド電圧の和に達したとき導通となり、制御トランジ
    スタの導通によりキャパシタを充電する特許請求の範囲
    第３項記載のパワーアップリセット回路。
  5. （５）制御トランジスタは接地された第１の端子、キャ
    パシタに接続された第２の端子および制御端子を有し、 切換制御手段は電源に接続された第１の端子、キャパシ
    タに接続された第２の端子および第１および第２の端子
    の１つに接続された制御端子を有する供給トランジスタ
    と、電源に接続された第１の端子および制御トランジス
    タの制御端子に接続された第２の端子を有する第１の抵
    抗と、接地された第１の端子および制御トランジスタの
    制御端子に接続された第２の端子を有するシャントトラ
    ンジスタと、シャントトランジスタの制御端子と接地と
    の間に接続された第２の抵抗と、電源とシャントトラン
    ジスタの制御端子との間に直列に接続された複数の付加
    トランジスタとを含み、付加トランジスタの各トランジ
    スタは供給端子と内部接続された制御端子を有し、電源
    電圧がシャントトランジスタおよび付加トランジスタの
    導通スレッショルド電圧の和を越えたとき、シャントト
    ランジスタは導通し、制御トランジスタは非導通となり
    、供給トランジスタによるキャパシタの充電が可能にな
    る特許請求の範囲第３項記載のパワーアップリセット回
    路。
  6. （６）電源と、 ソースが電源に接続され、ドレインが出力端子に接続さ
    れた第１のＭＯＳトランジスタと、ソースが接地され、
    ドレインが第１のＭＯＳトランジスタのドレインに接続
    され、ゲートが第１のＭＯＳトランジスタのゲートに接
    続された第２のＭＯＳトランジスタとを含む出力部分と
    、 接地された第１の端子と第１および第２のＭＯＳトラン
    ジスタのゲートに接続された第２の端子とを有するキャ
    パシタと、 キャパシタの充電を制御し、供給電圧が所定の値に達す
    るまでキャパシタの電圧が出力部分の切換えスレッショ
    ルド以下に保持させ、その後キャパシタを供給電圧に向
    って充電させる充電制御手段と を具えたパワーアップリセット回路。
  7. （７）充電制御手段はキャパシタの充電速度を制御する
    手段を有する特許請求の範囲第６項記載のパワーアップ
    リセット回路。
  8. （８）充電制御手段は、 ソースが電源に接続され、ドレインがキャパシタの第２
    の端子に接続された第３のＭＯＳトランジスタと、 電源と接地との間に直列に接続され、ゲートがそれぞれ
    ドレインに接続され、供給電圧が各スレッショルド電圧
    の和に達したとき導通する複数のＭＯＳ参照トランジス
    タと を含み、１つのＭＯＳ参照トランジスタのゲートは第３
    のＭＯＳトランジスタのゲートに結合され、ＭＯＳ参照
    トランジスタが導通したとき第３のＭＯＳトランジスタ
    が導通し、第３のＭＯＳトランジスタを介してキャパシ
    タが充電される特許請求の範囲第６項記載のパワーアッ
    プリセット回路。
  9. （９）充電制御手段は、 ソースが電源に接続され、ドレインおよびゲートがキャ
    パシタの第２の端子に接続された第３のＭＯＳトランジ
    スタと、 ドレインがキャパシタの第２の端子に接続され、ソース
    が接地された第４のＭＯＳトランジスタと、第１の端子
    が電源に接続され、第２の端子が第３のトランジスタの
    ゲートに接続される第１の抵抗と、 ドレインが第４のＭＯＳトランジスタのゲートに接続さ
    れ、ソースが接地された第５のＭＯＳトランジスタと、 第１の端子が接地され、第２の端子が第５のＭＯＳトラ
    ンジスタのゲートに接続された第２の抵抗と、 電源と第２の抵抗の第２の端子との間に直列に接続され
    、ゲートとドレインが接続された少なくとも１つの付加
    ＭＯＳトランジスタと を含み、電源電圧が第５のＭＯＳトランジスタのスレッ
    ショルド電圧の和を越えたとき第５のＭＯＳトランジス
    タは導通し、これによって第４のＭＯＳトランジスタが
    非導通となり、キャパシタが充電可能になる特許請求の
    範囲第６項記載のパワーアップリセット回路。
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