JPS5932024A

JPS5932024A - 半導体集積回路

Info

Publication number: JPS5932024A
Application number: JP57141512A
Authority: JP
Inventors: Mamoru Sugie; 杉江　衛; Takashi Toyooka; 孝資豊岡; Hirokazu Aoki; 郭和青木; Kazutoshi Yoshida; 和俊吉田; Shinsaku Chiba; 千葉　真作
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-08-13
Filing date: 1982-08-13
Publication date: 1984-02-21
Also published as: US4607178A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の対象本発明は、半導体集積回路に関し、特に停電や電源の立
上りが遅いときにも、リセット信号を確実に発生するこ
とができる半導体集積回路に関するものである。

従来技術磁気バブル・メモリは、高記憶密度、不揮発性、低消費
電力等の種々の利点を有することから、注目されて実用
化が図られている。ところで、磁気バブル・メモリは停
電事故や電源と切６離された場合にも、不揮発性を保持
しなければならない。

しかし、磁気バブル・メモリには、通常バフル・メモリ
・コントローラのようにメモリを制御してこれを駆動す
る電子回路が接続されており、停電時等にこれらのコン
トロール回路が暴走することがあると、バブル・メモリ
の不揮発性は必ずしも保持されない。すなわち、停電に
なると、コントロール回路は電源電圧が一定レベル以下
になったことを検出して、処理を行うが、電源’ｉｔｔ
圧が０ボルトまで低下することなく、途中の電圧から回
復した場合等には、パワーオン・リセット回路が動作せ
ず、コントロール回路は正しい起動ができないことにな
る。

これは、磁気バブル・メモリに限らず、停電時の異常動
作を防止する必要がある装置で、かつシーケンス制御を
行うすべての電子回路に対して生ずる問題である。

例えば、マイクロコンピュータ等の半導体集積回路にお
いては、従来、第１１ｆｆｌ（ａ）に示すように、電源
１から高抵抗２を介してコンデンサ３に常時光’ｉＱ　
′ｉＱ流を供給し、大刀ビン凸を介して、コンデンサ３
の端子電圧を集積回路１０に印加している。

ダイオード４は、コンデンサ３の充電電圧と電源電圧を
同一レベルにするためのものである。集積回路１ｏ内で
は、論理ゲートあるいはシュミット・トリガ６を設け、
印加電圧が一定レベル以下になったとき、リセット信号
（ＲＥＳＥＴ）を発生させて、集積回路１０の誤動作を
防止している。

シュミット・トリガ６は、第１図（ｂ）に示すようなＳ
字曲線（ヒステリシス曲線）で動作する２安定回路であ
って、入力電圧Ｖが■、に達するまで出力電圧Ｖ。は低
レベルＶＬテあり、入力［ＩＥＶがｖｌ　　を越えると
出方電圧Ｖ。は急激に高レベルＶＨに転移する。また最
初大刀電圧Ｖが■１　　以上にあると、Ｖ２　　に至る
までは出力電圧Ｖ。は高レベル■、にあり、Ｖ２　　を
越えると出方電圧Ｖ。は急激に低レベルＶＬ　に転移す
る。

したがって、第１図（ｃ）に示すように、投入された電
源電圧ＶがＶｌ　　に達したとき、出力電圧Ｖ。

を高レベルＶＨの電圧とし、また電源電圧Ｖが異常に低
下して■２　　に達したとき出方電圧ｖ０　　を低レベ
ルＶＬの電圧にし、それぞれリセット信号を発生するこ
とができる。

しかし）第１図（ａ）のリセット信号発生回路では、入
力電圧として高抵抗２とコンデンサ凸からなるＣＲ遅延
回路で電源１の電圧の立上りまたは立下りを遅らせた信
号を用いているため、電源投入時の電源の立上りがＣＲ
時定数よりも遅い場合、あるいは電源の異常低下による
立下りがＣＲ時定数よりも遅い場合、入力ピン５におけ
るレベルが電ｉ１７！電圧に等しいため、それが受信ａ
ｍ埋回路の閾値レベルに達したときには、すでに集積回
路ｌｏ内の論理り路は正常動作をしておらず、リセット
信号を正常に発生できなくなっていることが多い。

一方、従来の論理回路では、電源電圧が異常に低下した
とき、または電源と切り離されたとき、その直前の論理
回路の状態を記憶しておき、正常電圧回復時に、その記
憶しておいた論理状態に応じて論理動作を開始させる回
路が提案されている（特開昭５０−１１９５３４号公報
参照）。　この回路は、第２図（ａ）に示すように、電
源１の電圧が異常に低下すると、電圧検出部２３により
検出し、常時動作中のリレー２４をオフにしてコンデン
サ３を接地より切り離す。これにより、コンデンサ３の
蓄積電荷が高抵抗２１を介して徐々に放電するので異常
電圧になる直前の電荷を長時間にわたり保持することが
できる。

＠２図（ｂ）のｔ源電圧Ｖが示すように、一定電圧■Ｒ
以上の正常電圧になると、検出部２３はリレー２４をオ
ンにすると同時に、パルス発生器７を起動して単一パル
ス２５を発生させ、インバータ８によりアンド・ゲート
９を閉じる。これにより論理回路への入力信号ＩＮは阻
止され、電源電圧が異常に低下する直前の人力信Ｍ　Ｉ
　Ｎによる′Ｉｒｉ荷電圧が高抵抗２１を介して増幅器
２２に加えられ、出力される。第２図（ａ）の回路では
、電源の立上り。

立下りが遅い場合にも正確な時刻にリレー２４とパルス
発生器７を駆動できるが、リレー２４．接点２４′の部
品を集積回路内に組込むことは難かしい。

発明の目的本発明の目的は、このような従来の問題を改善するため
、集積回路内部の論理回路が正常動作できないような電
源電圧に対して、常にリセット信号を発生して、その誤
動作を防止できる半導体集積回路を提供することにある
。

本発明の半導体集ｌＩＪＭ路は、電源に抵抗を介してｆ
９　ｆｆされたコンデンサの端子電圧を、電源電圧レベ
ルとして入力ピンに加える半導体集積回路に４．３いて
、入力された電源電圧レベルをあらかじめ定めた値だけ
シフトするレベル・シフト回路を設け、該レベル・シフ
ト回路の出力が論理回路の閾Ｍｆ、レベル以下になった
ことを検出して、集積回路内部または外部に対しリセッ
ト信号を発生することに！′１５徴がある。

発明の実施例第３図は、本発明の実施例を示す半導体集積回路の構成
図および動作波形図である。

第３図（ａ）に示す集積回路１０’においては、入力ピ
ン５を介して入力される信号に対して、レベル・シフト
［回路（１１，１２，１３）、インバータ　（１４゜１
５、１６）、およびシュミット・トリガ（１７〜２０）
によりリセット信号（ＲＥＳＥＴ）を発生ずる。

本発明は、集積回路１０′内のレベル・シフト回路で入
力信号のレベルをシフトすることにより、電源電圧の立
上りの遅れ、立下りの遅れを補償し、立上り、立下りに
対して一定時′間だけ早目に閾値レベルに到達さぜるよ
うにするものである。すなわち、△Ｖだけシフトするこ
とにより、集積回路１０’の電源電圧が△■だけ高くて
内部論理回路がまだ正常動作している状態で、入力リセ
ット信号レベルの変化を検知させることかできるので、
集積回路ｌ○円内外論理回路のリセットを正常に実施す
ることが可能となる。

第３図（ａ）の集積回路１０’において、１１はソース
・フォロアを構成するｎＭＯ８）ランジスタであり、１
２．１３はそれぞれ入力信号をシフトするためのｈｔｏ
ｓダイオードである。ｎＭＯ３）ランジスタの閾値電圧
を■　　とすると、ｎＭｏ５Ｈｎトランジスタ１１，１２．１３からなる回路によって、
入力信号は３ＶＴＨユだけレベル・シフトされる。ｎＭ
Ｏ８）ランジスタは、抵抗とともにインバータを形成し
ており、一定電圧入力に対して電源電圧が変化した場合
に、閾値電圧の変化によって論理が逆転することを防止
している。１５．１６は０ＭＯ８）ランジスタでインバ
ータを形成しており、このインバータへの入力は、電源
電圧またはグランド・レベルになっているので、電源′
１；Ｌ圧の変化によりＣＭＯＳインバータ１５，１６の
し′Ｊ値電圧が変化しても、その論理出力が変化するこ
と＆才ない。

１７〜２０は、０ＭＯ８）ランジスタでシュミット・ト
リガを形成しており、１７．１８力）らなるインバータ
の入力に１９．２０からなるインノ（−夕の出力から正
帰還を行うことによって２つの安定状態を得る。

いま、電源電圧の立下り時間がＣＲで決定される時定数
より大きい場合、入カヒ゛ン５での信号レベルは電源電
圧に等しい。電源電圧な■。。、ｎＭＯＳトランジスタ
の閾値電圧を■Ｔ□。とすると、レベル・シフトされて
３■ＴＨｎ　だけ低下した電圧が次段のｎＭＯ８）ラン
ジスタを起動できる限界では、次式が成立する。

■ｃ　ｃ−３ＶＴＨｎ　””　■ＴＨｎ　　　　　　　
・・・・・（１）すなわち、ＶＣＱ−４ＶＴあの時点で
信号変化が検出される。通常のＣＭＯ８回路は、ＰＭＯ
８）ランジスタの閾値電圧をＶＴＨＰ　　として、■ｏ
ｏ≧ＶＴ□ユ＋Ｖ　　で動作する。ＶＴＨＰ　＝　Ｖア
Ｈｎであるため、ＨＰプロセスの変動による偏差を考慮に入れても、信号変化
を検出できるＶ。。−４Ｖ工、□ゎのレベルでは論理回
路は正常動作している。

第３図（ａ）では、入力信号のレベル・シフト回路にＭ
ＯＳダイオードを使用しているので、回路電流を減らす
ことができ、低消費電力化に有効である。また、シュミ
ット・トリガの前段のＣＭＯ８回路のさらに前段に、ｎ
ＭＯＳインノ々−夕を設置しているので、電源電圧の変
化に伴なうＣＭＯＳ回路の閾値変化による論理出力の逆
転を防止することができる。

第３図（ｂ）において、シュミット・トリガ（１７〜２
０）の閾値電圧が■１．■２　　のとき、電源電圧がＶ
のように変化して、それがＣＲ時定数より大きい場合に
は、入力ピン５に入力される電圧はＶとなる。もし、レ
ベル・シフト回路（１１，１２，１３）を設置しないと
きには、電源電圧の立上り時、■の値がＶｏ　　となる
時刻ｔ、にシュミット・トリガのＰＭＯ８）ランジスタ
がオンとなり、また電源電圧の立下り詩、ｖの値がＶ２
　　となる時刻ｔｂ　　にシュミット・トリガのｎＭＯ
ｓトランジスタがオンとなり、いずれもリセット信号（
ＲＥＳＥＴ）をグ１ｚ生ずる。

第３図に示すように、レベル・シフト回路（１１゜１２
．１３）がｉＥされているときには、ｎＭｏ５インバー
タ１４のゲートに加わる電圧はｖ８　　となる。電源電
圧の立上り時、Ｖ　の値が■１　　となる時刻与　に０
ＭＯ８）ランジスタ（１５，１６）の出力がハイレベル
となり、シュミット・トリガのＰＭＯ８）ランジスタが
オンとなる。また、電源電圧の立下り時、Ｖ　の値が■
　となる時刻ｔＥ２に０ＭＯ８）ランジスタ（１５，１６）の出力がローレ
ベル（アース電位）となり、シュミット・トリガのｎＭ
Ｏ８）ランジスタがオンとなる。すなわち、第３図（１
））から明らかなように、電源の立上り、立下りがＣＲ
時定数よりも遅い場合でも、集積回路の論理回路が正常
動作するに十分な高い電圧のときに、シュミット・トリ
ガを動作させるので、確実にリセット信号を発生するこ
とができる。

発明の詳細な説明したように、本発明によれば、入力信号なレベル
・シフトすることにより、集積回路内の論理回路が正常
動作可能な電源電圧のときに、リセット信号を発生でき
るので、停電や電源の遅い立上りに対する集積回路の誤
動作を有効に防止することができる。

【図面の簡単な説明】

第１図は従来のリセット信号発生回路の構成と動作説明
図、第２図は従来の論理状態記憶回路の構成と動作説明
し４、第３図は本発明の実施例を示すリセット信号発生
回路の構成と動作説明図である。１：電源、２：高抵抗、３：コンデンサ、４＝ダイオー
ド、５：入力ビン、６：シュミット・トリガ、１１．１
４　：　ｎＭｏ　Ｓ　）ランジスタ、１２゜１３：ｎＭ
Ｏ３）ランジスタによるダイオード、１５．１６　：　
０ＭＯ８）　ラ＞ジスタ、１７〜２０：０ＭＯ８）ラン
ジスタによるシュミット・トリガ〇第１図（ａ）（ｂ）　　　　　　　　　　　　　　　　　　（Ｃ）Ａ１４４− 第　　　２　　　図（ａ、）Ｏ□

Claims

【特許請求の範囲】 α）電源電圧に抵抗を介して接続されたコンデンサの端
子電圧が、’ｆＱ源電圧電圧レベル検出用力信号として
入力ビンに加えられる半導体集積回路において、上記入
力ビンに加えられた入力信号レベルをあらかじめ定めた
レベルだけシフトするレベル・シフト９回路を設け、該
レベル・シフト回路の出力が論理回路の閾値レベル以下
になったことを検出して集積回路内部または外部に対し
、リセット信号を発生することを特徴とする半導体集積
回路。 ■前記レベル・シフト回路としてＭＯＳダイオードを使
用することを特徴とする特許請求の範囲第１項記哉の半
導体集積回路。 ■）前記レベル・シフト回路には、その前段に高抵抗を
負荷とするｎＭＯ８）ランジスタ回路からなるインバー
タを接続することを特徴とする特許請求の範囲第１項記
載の半導体集積回路。