KR100430858B1

KR100430858B1 - 리세트 장치, 반도체 ｉｃ장치, 및 반도체 기억장치

Info

Publication number: KR100430858B1
Application number: KR10-2001-0060566A
Authority: KR
Inventors: 타카타히데카주
Original assignee: 샤프 가부시키가이샤
Priority date: 2000-09-28
Filing date: 2001-09-28
Publication date: 2004-05-10
Also published as: DE60101436D1; TW533412B; CN1213369C; EP1193872B1; US6573543B2; EP1193872A1; KR20020026136A; US20030062552A1; JP4233205B2; CN1346092A; DE60101436T2; JP2002109883A

Abstract

리세트 장치는 리세트 신호의 출력을 개시하는 전원 전압의 상승을 검출한다. 리세트 장치는 전원 전압을 검출하는 전압 검출 회로를 포함한다. 상기 전압 검출 회로는 전원 전압을 검출하는 강유전체 용량 수단을 포함한다.

Description

리세트 장치, 반도체 ＩＣ장치, 및 반도체 기억장치{RESET APPARATUS, SEMICONDUCTOR IC APPARATUS, AND SEMICONDUCTOR MEMORY APPARATUS}

본 발명은, 예컨대 전원 전압의 상승을 검출하여 리세트 신호를 출력한 후에 그 리세트 신호를 해제하는 리세트장치 및 상기 리세트 장치를 포함하는 반도체 집적회로 장치 및 반도체 기억장치에 관한 것이다.

종래, 시스템을 초기화하는 리세트 기술에는, 예컨대 (i) 리세트 전용의 단자로부터 시스템의 동작과 비동기하여 필요에 따라 초기화가 가능한 소위 하드웨어리세트, (ii) 전원 투입 시에 자동적으로 시스템을 초기화하는 리세트 신호를 생성하는 파워-온 리세트, 및 (iii) 외부에서 입력되는 명령을 해석하여 리세트 신호를 생성함에 의해 시스템을 초기화하는 소프트웨어 리세트 등이 있다. 이 중, 종래의 리세트장치에 사용되는 파워-온 리세트 동작에 대해서, 이하에 설명한다.

리세트장치는, 전원을 온 또는 오프할 것인 지를 결정하도록 어떠한 방법에 의해 전원 전압을 검출하는 전원 전압 검출회로, 및 전원 전압의 검출에 따라 리세트 신호를 출력한 후에 리세트 신호를 해제하는 리세트 신호 출력회로를 포함한다.

이러한 종래의 리세트장치의 가장 단순한 회로예를 도 4에 나타낸다. 도 4를 참조하면, 리세트장치(100)는 커패시터(C)(유전체 커패시터)와 저항(R)을 직렬로 접속한 전원 전압 검출회로(101), 및 제 1 단 인버터(102)와 제 2 단 인버터(103)를 직렬로 접속한 리세트 신호 출력회로(104)를 포함한다. 상기 인버터(102,103)는 p채널 MOS 트랜지스터(이하, "p채널 Tr"이라 함) 및 n채널 MOS 트랜지스터(이하, "n채널 Tr"이라 함)를 각각 포함한다.

상기 구성에 의해, 전원 전압이 상승할 때에, 전원전압 검출회로(101)의 커패시터(C)가 저항(R)을 통해 소정 시정수(RC)로 충전된다. 이 충전전류에 의해 저항(R)에서 발생되는 전압이, 노드(N105)를 통해 p채널 Tr 및 n채널 Tr을 포함하는 제 1 단 인버터(102)에 주어진다. 이 때, 커패시터(C)는 급속으로 충전되지 않고, 노드(Nl05)는 논리 "로우"상태이며, 리세트 신호 출력회로(104)로부터 출력되는 리세트 신호도 액티브 논리 "로우" 상태에 있다.

다음, 커패시터(C)가 점점 더 충전됨에 따라, 노드(N105)의 전위가 제 1 단 인버터(102)의 p채널 Tr 및 n채널 Tr의 문턱치 및 구동능력에 의해 주로 결정되는 게이트 문턱 전압을 넘었을 때, 제 1 단 인버터(102)의 출력이 반전되어 논리 "로우" 상태로 된다. 상기 논리 "로우" 출력은 제 2 단 인버터(103)로 보내져 논리 "하이" 상태로 반전된다. 따라서, 리세트 신호 출력회로(104)로부터 출력되는 리세트 신호가 해제된다. 커패시터(C)와 저항(R)의 시정수(RC)치(C ×R)는 시스템에서 요구하는 충분하게 긴 리세트 시간을 확보하기 위해 전원 전압이 충분하게 높은 레벨로 되도록 적절하게 선택된다. 상기 리세트 시간은 리세트 신호의 출력이 개시될 때부터 리세트 신호가 해제될 때까지의 시간이다.

그러나, 전원 투입 시의 전원 전압의 상승이 커패시터(C)가 시정수(RC)에 대응하는 기간의 말기에만 완전하게 충전되도록 충분히 느리게 진행될때, 노드(N105)의 전위가 인버터(102)의 게이트 문턱 전압에 도달하지 않고, 그 결과 리세트 신호 출력회로(104)로부터의 리세트 신호가 해제되지않는 바람직하지 않은 가능성이 있다.

이러한 가능성을 방지하도록, 도 5에 나타낸 리세트 신호 장치(200)는, 전원 전압이 느리게 상승하는 경우와 빠르게 상승하는 경우에 대해 각각의 전용의 전원전압 검출회로를 포함하고 있다. 도 5를 참조하면, 리세트 장치(200)는, 전원 전압의 상승이 느린 경우에 동작하는 전원전압 검출회로(201), 전원 전압의 상승이 빠른 경우에 동작하는 전원전압 검출회로(202), 및 전원전압 검출회로부(201,202)로부터의 각 입력신호에 따라 리세트 신호의 출력 및 해제를 개시하는 리세트 신호 출력회로(203)를 포함한다.

전원전압 검출회로(201)는 다음의 구성을 가진다. 즉, 전원과 그라운드 사이에 저항(R1,R2)이 직렬로 접속되고, 상기 저항들(R1,R2) 사이의 분할점(접속점)인 노드(N1)는 커패시터(유전체 커패시터)(C1)의 양단 중 일단과 n채널 Tr(M1)의 게이트에 접속되며, 커패시터(C1)의 타단은 전원에 접속된다. n채널 Tr(M1)의 소스는 접지되고, n채널 Tr(M1)의 드레인은 풀-업 저항(R3)을 통해 전원에 접속된다. n채널 Tr(M1)과 풀-업 저항(R3) 사이의 접속점인 노드(N2)는 p채널 Tr(M2)과 n채널 Tr(M3)을 포함하는 인버터(210)의 입력단에 접속되어 있다.

전원전압 검출회로(202)는 다음의 구성을 가진다. 즉, p채널 Tr(M4), 저항(R4), 및 게이트가 전원에 접속되어 있는 n채널 Tr(M5,M6)이 이 순서대로 직렬에 접속되며, n채널 Tr(M5)과 저항(R4) 사이의 접속점인 노드 (N3)는 커패시터(유전체 커패시터)(C2) 및 p채널 Tr(M7)과 n채널 Tr(M8)을 포함하는 인버터(220)의 입력단에 접속되어 있다. 또한, p채널 Tr(M4)의 게이트에는 리세트 신호가 피드백되어 입력되도록 되어 있다.

리세트 신호 출력회로(203)는 부논리 OR 회로를 포함하고, 상기 전원전압 검출회로(201,202)로부터의 각 출력이 입력되는 NAND 회로(NAND1), 및 NAND 회로(NAND1)에서의 출력이 입력되어 리세트 신호의 출력 또는 해제를 개시하는 인버터(230)를 포함한다. 상기 인버터(230)는 p채널 Tr(M9) 및 n채널 Tr(M10)를 포함한다.

상기 n채널 Tr(M8,M10)은 각각 낮은 문턱 전압을 가지며, 따라서 도 5에서와 같이 특별하게 나타낸다.

이하, 전원 전압이 느리게 상승하는 경우의 리세트 장치(200)의 동작에 대해 설명한다.

전원 투입 직후에, 노드(N2)의 전위가 저항(R3)을 통해 풀업된 결과로서 논리 "하이" 상태로 된다. 따라서, 인버터(210)로부터의 출력(즉, 전원전압 검출회로(201)에서의 출력)은 논리 "로우" 상태로 된다. 이로써, NAND 회로(NAND1)에서의 출력은, 전원전압 검출회로(202)로부터의 입력이 논리 "하이" 상태 또는 논리 "로우" 상태인 지에 관계없이 논리 "하이" 상태로 된다. 따라서, 인버터(230)로부터의 출력(즉, 리세트 신호 출력회로(203)로부터의 출력)인 리세트 신호는 액티브 논리 "로우" 상태(즉, 리세트 신호의 출력상태)가 된다.

전원 전압이 느리게 상승하는 경우, 커패시터(C1)에 충분한 량의 충전전류가 흐르지 않더라도, 직렬 접속된 저항(R1,R2)으로 저항 분할된 전원 전압보다 낮은 전위가 노드(N1)를 통해 n채널 Tr(M1)의 게이트에 입력된다. 노드(N1)의 전위가 n채널 Tr(M1)의 문턱 전압을 넘는 시점에서, n채널 Tr(M1)는 활성화된다. 이로써, 노드(N2)는 전원 투입 직후의 논리 "하이" 상태로부터 논리 "로우" 상태로 천이한다. 따라서, 인버터(210)에서의 출력이 논리 반전되어 논리 "하이" 상태로 된다. 그 후, 상기 논리 "하이" 출력이 전원전압 검출회로(201)에서 NAND 회로(NAND1)로 보내진다.

전원전압 검출회로(202)에서는, 전원 전압의 상승이 커패시터(C2)를 충전하는 데 충분할 정도로 느리기 때문에, 노드(N3)는, 각각 게이트가 전원에 접속되어 활성화되어 있는 n채널 Tr(M5,M6)를 통해 논리 "로우"의 상태로 된다. 노드(N3)가논리 "로우" 상태에 있으므로, 전원전압 검출회로(202)로부터의 출력은 인버터(220)에 의해 논리 반전되어 논리 "하이" 상태로 되고, 따라서 논리 "로우" 출력이 NAND 회로(NAND1)에서 인버터(230)로 보내진다. 그 결과, 리세트 신호 출력회로(203)로부터의 리세트 신호는 전원 투입 직후에 얻어진 액티브 논리 "로우" 상태로부터 논리 "하이" 상태로 천이되고 그에 따라 해제된다.

리세트 신호 출력회로(203)에서의 리세트 신호는 상기한 바와 같이 논리 "하이" 상태이다. 전원전압 검출회로(201)에서의 출력은 전원전압 검출회로(202)에서의 출력 보다 더 효율적이다. 리세트 신호 출력회로(203)에서의 리세트 신호는 그의 논리 상태가 변화되지 않은 채로 해제되는 리세트 신호로서의 출력인 전원전압 검출회로(201)에서의 출력(논리 "하이" 상태) 만큼 효율적이다.

다음, 전원 전압이 빠르게 상승하는 경우의 리세트 장치(200)의 동작에 대해 설명한다.

전원전압 검출회로(201)에서는, 전원전압이 빠르게 상승하기 때문에, 노드(N1)의 전위는 커패시터(C1)를 통해 전원전압까지 상승한다. 그 결과, n채널 TR(M1)이 활성화되고, 따라서 노드(N2)가 전원전압의 상승과 거의 동시에 논리 "로우" 상태로 된다. 따라서, 인버터(210)에서의 출력은 논리 "하이" 상태로 된다. 따라서, 전원전압 검출회로(201)에서 액티브 "로우" 출력이 보내지지 않는다.

전원전압 검출회로(202)에서는, 노드(M3)의 전위가 n채널 Tr(M8)을 활성화시키도록 커패시터(C2)를 통해 전원전압까지 상승된다. n채널 Tr(M5,M6)가 그라운드에 직렬로 접속되더라도, 노드(N3)의 전위는 n채널 Tr(M5,M6)의 고저항으로 인해 쉽게 상승된다. n채널 Tr(M8)의 활성화에 의해 상기 n채널 Tr(M8)이 낮은 문턱 전압을 갖기 때문에 빠른 반응이 제공된다. 전원전압의 상승과 거의 동시에, 인버터(220)는 논리 "로우" 상태로 되어 NAND 회로(NAND1)에 입력된다. 따라서, NAND 회로(NAND1)에서의 출력은 NAND 회로(NAND1)로의 입력이 논리 "로우" 상태 또는 논리 "하이" 상태이던 간에 논리 "하이" 상태로 된다. 그 결과, 리세트 신호는 액티브 논리 "로우" 상태로 출력된다. 전원전압이 빠르게 상승하는 경우에, 전원전압 검출회로 (202)에서의 출력은 전원전압 검출회로(201)에서의 출력 보다 더 효율적이다.

그 후, 커패시터(C2)는 전원전압의 상승에 의해 활성화되는 n채널 Tr(M5,M6)를 통해 방전되며, 따라서 노드(N3)는 논리 "로우" 상태로 천이된다. 따라서, 전원전압 검출회로(202)에서의 출력은 논리 "하이" 상태로 된다. 그 결과, 리세트 신호 출력회로(부논리 OR 회로)(203)에서 출력되는 리세트 신호는 액티브 "로우" 상태에서 논리 "하이" 상태로 천이되며 그에 따라 해제된다.

리세트 신호가 액티브 논리 "로우" 상태일 때, 상기 논리 "로우" 상태는 p채널 Tr(M4)의 게이트로 피드백되어 p채널 Tr(M4)를 활성화시킨다. 저항(R4)을 통해 n채널 Tr(M5,M6)로 전류가 흘러서 커패시터(C2)에 축적된 전하의 방전을 방지하도록 작용한다. 이 방식으로, 리세트 신호가 해제될 때 까지 충분한 시간을 얻을 수 있다.

커패시터(C2)의 방전이 완료될 때, 노드(N3)는 논리 "로우" 상태로 되며, 전원전압 검출회로(202)에서의 출력을 논리 "하이" 상태로 되게 한다. 따라서, 리세트 신호는 논리 "하이" 상태로 되어, p채널 Tr(M4)를 비활성화시킨다. 따라서, p채널 Tr(M4), 저항(R4), n채널 Tr(M5) 및 n채널 Tr(M6)을 통한 전원으로부터 그라운드로의 직렬 경로가 차단되고, 그후 직류 전류가 차단된다.

도 5에 도시된 리세트 장치(200)는 다음의 문제를 가진다.

(1) 저항(R1,R2)의 직렬 회로가 전원전압 검출회로(201)의 그라운드와 전원 사이에 접속되므로, 전원전압이 상승한 후에도 직렬 경로가 유지된다. 그 결과, 전원전압이 상승한 후에도, 여전히 전류가 저항(R1,R2)을 통해 흘러서, 불필요한 전력 소모를 증가시킨다.

(2) 전원전압이 느리게 또는 빠르게 상승하는 지에 따라 전원전압 검출회로 (201,202)를 절환시킬 필요가 있다. 상기 절환 동작은 전원전압 검출회로(201,202)의 파라미터로서의 커패시터(C1,C2)의 커패시턴스, 저항(R1-R4)의 저항치, 및 트랜지스터(M1-M10)의 특성에 의존하게 된다. 상기 커패시턴스, 저항치 및 특성의 편차를 고려하면, 절환 동작의 안정적인 실행을 위한 상기 파라미터들의 제어가 어렵게 된다.

(3) 오늘날, 배터리에 의해 구동되도록 설계된 장치의 수가 증가하게 됨으로써, 전력 소모를 감소시키는 것이 강하게 요망되고 있다. 상기 시스템은 에너지 절감에 크게 공헌하도록 낮은 전원전압으로 동작되는 것이 필수적이다. 이러한 환경 하에서, 저전압에서도 리세트 동작을 안정적으로 실행하는 파워-온 리세트회로가 요구되고 있다.

본 발명에 의한 리세트 장치는, 전원 전압의 상승(rise)을 검출하여 리세트 신호를 출력한 후 이 리세트 신호를 해제한다. 상기 리세트 장치는 전원 전압을 검출하기 위한 전압검출회로를 포함하고, 상기 전압검출회로는 전원 전압의 상승을 검출하기 위한 강유전체 커패시턴스 소자를 포함한다.

본 발명의 1 실시예에 있어서, 리세트장치는 상기 강유전체 커패시턴스 소자의 분극 특성을 이용하여 리세트 신호를 생성하는 리세트 신호 출력부, 및 상기 리세트 신호를 해제하는 리세트 신호 해제부를 더 포함한다.

본 발명의 1 실시예에 있어서, 리세트장치는 상기 강유전체 커패시턴스 소자의 분극상태를 결정하는 초기 분극상태 설정부를 더 포함한다.

본 발명의 1 실시예에 있어서, 리세트장치는, 상기 리세트 신호의 해제 후, 상기 강유전체 커패시턴스 소자의 분극상태를 초기 분극 상태로 되돌리는 분극상태 초기화부를 더 포함한다.

본 발명의 1 실시예에 있어서, 상기 분극상태 초기화부는 상기 전압검출회로의 제1 인버터의 입력단에 접속된 입력단을 갖는 펄스 발생 회로를 포함하고, 상기 분극상태 초기화부는 그의 출력단으로부터 상기 강유전체 커패시턴스 소자의 제2 단부로 분극상태 초기화 펄스를 발생한다.

본 발명의 1 실시예에 있어서, 상기 리세트 신호 해제부는, 제2 인버터, 제2 패스 트랜지스터, 지연회로, 및 리세트 신호 해제 트랜지스터를 포함한다. 풀업 저항과 리세트 신호 구동 트랜지스터 사이의 접속점은 상기 제2 인버터의 입력단에 접속된다. 상기 제2 인버터의 입력단은 제2 패스 트랜지스터의 제어 단자에 접속되고, 상기 제2 인버터의 출력단은 제2 패스 트랜지스터의 2개의 구동 단자중 일방에 접속되고, 상기 제2 패스 트랜지스터의 타방의 구동 단자는 지연회로를 통해 제1 인버터의 입력단에 접속된다. 상기 제1 인버터의 입력단은 리세트 신호 해제 트랜지스터의 제어 단자에 접속된다. 상기 리세트 신호 해제 트랜지스터의 2개의 구동단자중 일방은 리세트 신호 구동 트랜지스터의 제어 단자에 접속되고, 상기 리세트 신호 해제 트랜지스터의 타방의 구동 단자는 접지되어 있다.

본 발명의 1 실시예에 있어서, 상기 리세트 신호 출력부는, 리세트 신호 구동 트랜지스터 및 풀업 저항을 포함한다. 상기 강유전체 커패시턴스 소자의 제2 단부는, 제1 인버터의 출력단에 접속된 제어 단자를 갖는 제1 패스 트랜지스터를 통해 리세트 신호 구동 트랜지스터의 제어 단자에 접속되고, 상기 리세트 신호 구동 트랜지스터의 2개의 구동 단자중 일방은, 전원에 접속된 제2 단부를 갖는 풀업 저항의 제1 단부에 접속되고, 상기 리세트 신호 구동 트랜지스터의 타방의 구동 단자는 접지되어 있다.

본 발명의 1 실시예에 있어서, 상기 리세트 신호 해제부는, 제2 인버터, 제2 패스 트랜지스터, 지연회로, 및 리세트 신호 해제 트랜지스터를 포함한다. 풀업 저항과 리세트 신호 구동 트랜지스터 사이의 접속점은 상기 제2 인버터의 입력단에 접속되고, 상기 제2 인버터의 입력단은 제2 패스 트랜지스터의 제어 단자에 접속된다. 상기 제2 인버터의 출력단은 제2 패스 트랜지스터의 2개의 구동 단자중 일방에 접속되고, 상기 제2 패스 트랜지스터의 타방의 구동 단자는 지연회로를 통해 제1 인버터의 입력단에 접속된다. 상기 제1 인버터의 입력단은 리세트 신호 해제 트랜지스터의 제어 단자에 접속되고, 상기 리세트 신호 해제 트랜지스터의 2개의 구동 단자중 일방은 상기 리세트 신호 구동 트랜지스터의 제어 단자에 접속되며, 상기 리세트 신호 해제 트랜지스터의 타방의 구동 단자는 접지되어 있다.

본 발명의 1 실시예에 있어서, 상기 분극상태 초기화부는, 풀다운 트랜지스터가 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되고, 풀업 트랜지스터가 상기 강유전체 커패시턴스 소자의 제2 단부에 접속된 구조를 갖는다.

본 발명의 1 실시예에 있어서, 리세트장치는, 상기 강유전체 커패시턴스 소자의 분극상태를 결정하기 위한 초기 분극상태 설정부를 더 포함한다.

본 발명의 1 실시예에 있어서, 상기 분극상태 초기화부는 상기 전압검출회로의 제1 인버터의 입력단에 접속된 입력단을 갖는 펄스 발생 회로를 포함하고, 상기분극상태 초기화부는 그의 출력단으로부터 상기 강유전체 커패시턴스 소자의 제2 단부로 분극상태 초기화 펄스를 발생한다.

본 발명의 1 실시예에 있어서, 상기 전압 검출회로는 분극 반전에 의해 전원전압의 상승 구간을 검출하며, 이에 따라 상기 분극 반전에 의해 야기된 강유전체 커패시턴스 소자의 포텐셜 변이에 의해 리세트 신호가 생성된다.

본 발명의 1 실시예에 있어서, 상기 전압검출회로는 제1 인버터를 포함하고, 상기 제1 인버터의 입력단은 유전체 커패시턴스 소자 및 풀다운 저항을 통해 접지되며, 상기 제1 인버터의 출력단은, 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되어 있다.

본 발명의 다른 실시 형태에 의하면, 반도체 IC 장치가, 반도체 재료를 사용하여 형성되는 전술한 리세트장치를 포함한다.

본 발명의 또 다른 실시 형태에 의하면, 반도체 기억장치가, 전술한 반도체 IC 장치를 포함한다,

본 발명에 의하면, 전압검출회로에 제공된 강유전체 커패시턴스 소자는 그의 히스테리시스 특성으로 인해 잔류 분극을 유지하여 유전체 커패시터와 달리 시간에 따라 충방전되지 않는다. 따라서, 회로의 동작시 전류의 소모 및 종래 기술에 필요한 시리얼 경로가 제거될 수 있다. 그 결과, 일정한 전류 소모가 제거되어 소비 전력을 절감할 수 있다. 강유전체 커패시턴스 소자용으로 사용되는 강유전체 재료 및 강유전체 커패시턴스 소자의 두께를 적절히 선택함으로써, 분극 반전 전압을 최소화할 수 있으며, 이에 따라. 저전압에서도 안정한 동작이 보장된다. 강유전체 재료에 의해 야기되는 분극은 그에 인가된 전계에 의해 유기되는 자발 분극이기 때문에, 유전체 커패시터와 달리 외부 장치에 대한 전하의 주입 또는 배출을 수반하지 않는다. 따라서, 분극 반전이 신속히 행해진다. 분극 반전은 외부 장치로부터 공급된 전압과 같은 전계에 의해서만 제어된다. 따라서, 분극 반전은 전압의 상승에 의존하지 않으며, 충분히 용이하게 제어되는 전압 검출회로가 실현된다. 그 결과, 안정한 동작을 제공하는 리세트 회로가 실현된다.

본 발명에 의하면, 리세트 신호의 출력이 개시된 다음 강유전체 커패시턴스 소자의 분극 특성을 사용하여 비교적 용이하게 해제될 수 있다.

본 발명에 의하면, 강유전체 커패시터의 초기 분극 특성은 분극상태 설정부에 의해 용이하게 임의로 결정될 수 있다.

본 발명에 의하면, 전원 전압이 리세트 신호를 해제하도록 상승한 후, 강유전체 커패시턴스의 분극 상태를 분극상태 설정부에 의해 초기 분극 상태로 용이하게 자동적으로 되돌릴 수 있다.

본 발명에 의하면, 강유전체 커패시턴스 소자의 분극은 전원전압의 상승에 따라 반전된다. 이 점에서 발생된 전하를 사용하여, 리세트 신호가 신속하고 용이하게 발생될 수 있다.

본 발명에 의하면, 전압 검출회로는 강유전체 커패시턴스 소자를 사용하여 간단한 구조로 될 수 있다.

본 발명에 의하면, 강유전체 커패시턴스 소자를 사용하여 전압 검출회로에 적합하고 간단한 구조를 갖는 리세트 신호 출력부가 실현될 수 있다.

본 발명에 의하면, 리세트 신호의 출력을 개시한 후 리세트 신호를 해제하기 위한 리세트 신호 해제부가 간단한 구조로 실현될 수 있다.

본 발명에 의하면, 초기 분극상태 설정부가 간단한 구조로 실현될 수 있다.

본 발명에 의하면, 분극상태 초기화부가 간단한 구조로 실현될 수 있다.

본 발명에 의한 리세트장치는 반도체기억장치에 용이하게 채용될 수 있다.

본 발명에 따른 리세트장치를 채용한 반도체 IC 장치는 반도체 기억장치에 용이하게 채용될 수 있다.

상기한 바와 같이, 본 발명은 안정한 스위칭 동작을 행하기 위해 파라미터에 의한 제어에 의존하지 않고 동작하고, 전력 소비가 적고, 저전압에서도 안정한 동작을 보장하는 리세트 장치; 및 이와 같은 리세트 장치를 포함하는 반도체 IC 장치 및 반도체기억장치를 제공할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.

도1은 본 발명의 1 실시예에 따른 파워-온 리세트 장치의 구성예를 도시하는 회로도이다.

도2는 도1에 도시한 강유전체 커패시터(FC)의 히스테리시스 특성도이다.

도3a는 도1에 도시한 강유전체 커패시터(FC)의 초기 분극 상태를 도시한다.

도3b는 도1에 도시한 강유전체 커패시터(FC)의 분극 반전 상태를 도시한다.

도4는 종래의 파워-온 리세트 장치의 1 구성을 도시하는 회로도이다.

도5는 종래의 파워-온 리세트 장치의 다른 구성을 도시하는 회로도이다.

이하, 본 발명을 첨부 도면을 참조하여, 실시예에 관해 설명한다. 다음 실시예에서, 본 발명을 파워-온 리세트 장치에 적용한다.

도1은, 본 발명의 제1 실시예에 따른 파워-온 리세트 장치(1)의 구성예를 도시한 회로도이다. 도1을 참조하면, 파워-온 리세트 장치(1)는, 강유전체 커패시턴스 소자로서의 강유전체 커패시터(FC)의 분극 반전을 이용하여 전원전압의 상승을 검출하는 전원전압 검출회로(2), 강유전체 커패시터(FC)의 분극상태를 결정하는 분극상태 설정회로(3)(초기 분극상태 설정수단), 전원 전압의 상승을 검출하여 리세트 신호를 생성하는 리세트 신호 출력회로(4), 상기 리세트 신호를 해제하는 리세트 신호 해제수단(5), 및 리세트 신호의 해제 후에, 강유전체 커패시터(FC)의 분극상태를 초기 분극상태로 되돌리는 분극상태 초기화회로(6)를 포함한다.

전원전압 검출회로(2)는, 다음 구성을 갖고 있다. 전원 투입시에 노드(N20)를 논리 "로우" 상태로 풀-다운하는 풀-다운용 저항(R21)의 2개의 단부 중 일단과 상유전체 커패시터(C22)(상유전체 커패시턴스 수단)의 2개의 단부 중 일단은 접지된다. 상기 풀-다운 저항(R21)의 타단과 상유전체 커패시터(C22)는, p 채널 트랜지스터 (Tr23)와 n 채널 트랜지스터(Tr24)를 포함하는 제1 인버터(110)의 게이트(제어 단자)에 접속되어 있다. 상기 인버터(110)의 출력측의 노드(N26)는, 강유전체 커패시터(FC)의 2개의 단부 중 일단에 접속되어 있고, 강유전체 커패시터(FC)의 타단의 출력시의 노드(N27)는, 신호전달을 게이팅하는 제1 패스 트랜지스터(Tr28)의 소스(구동 단자)에 접속되어 있다. 상기 노드(N26)는 제1 패스 트랜지스터(Tr28)의 게이트에 접속되어 있다.

분극상태 설정회로(3)는 다음 구성을 갖고 있다. 노드(N26)에는, 소스가 접지된 풀-다운용 n 채널 트랜지스터(Tr31)의 드레인이 접속되어 있다. 노드(N27)에는, 소스가 전원에 접속된 풀-업용 p 채널 트랜지스터(Tr32)의 드레인이 접속되어 있다. 상기 구성에 의해, 강유전체 커패시터(FC)의 초기 분극 상태를 설정한다. 상기 풀-다운용 n 채널 트랜지스터(Tr3l)의 게이트에는, 강유전체 커패시터(FC)의 초기화를 제어하는 분극상태 설정신호 (INIT)가 입력된다. 상기 풀-업용 p 채널 트랜지스터(Tr32)의 게이트에는, 강유전체 커패시터(FC)의 초기화를 제어하는 분극상태 설정신호(INIT#)가 입력된다.

리세트 신호 출력회로(4)는 다음 구성을 갖고 있다. 제1 패스 트랜지스터(Tr28)의 드레인(구동 단자)은, 리세트 신호 구동용 n 채널 트랜지스터(Tr41)(리세트 신호 구동 트랜지스터)의 게이트에 접속되어 있다. n 채널 트랜지스터(Tr41)의 소스는 접지된다. n 채널 트랜지스터(Tr41)의 드레인은, 풀-업용 저항(R42)의 2개의 단부 중 일단에 접속된다. 풀-업용 저항(R42)의 타단은 전원에 접속된다. 노드(N43)는 n 채널 트랜지스터(Tr41)와 풀-업용 저항(R42) 사이의 접속점이며, 이에 따라 리세트 신호가 노드(N43)에 출력된다.

리세트 신호 해제회로(5)는 다음 구성을 갖고 있다. 노드(N43)에는, 직렬 접속된 제2 인버터(INV51)와 다른 인버터(INV52)를 포함하는 직렬 회로가 접속되어 있어서, 노드(N43)에 출력된 리세트 신호는 인버터(INV51, INV52)를 통해 출력된다. 제2 인버터(INV51)의 출력단 측의 노드(N53)는 제2 인버터(INV51)로부터 상기 신호를 전달하는 제2 패스 트랜지스터(Tr54)의 소스에 접속된다. 제2 패스 트랜지스터(Tr54)의 드레인은, 직렬로 접속된 짝수 개의 인버터를 포함하는 지연 회로(55)에 접속된다. 지연 회로(55)는 그에 포함된 인버터의 개수에 의해 신호를 지연시킨다. 제2 패스 트랜지스터(Tr54)의 게이트는 제2 인버터(INV51)의 입력단측의 노드(N43)에 접속된다.

상기 리세트 신호 해제 회로(5)는 다음 구성을 더 갖고 있다. 상기 지연회로(55)의 출력단은 상기 노드(N20)에 접속되어 있다. 노드(N20)에는, 리세트 신호 해제용 n 채널 트랜지스터(Tr56)의 게이트가 접속된다. 상기 n 채널 트랜지스터(Tr56)의 소스는 접지되고, n 채널 트랜지스터(Tr56)의 드레인은 n 채널 트랜지스터(Tr41)의 게이트와 제1 패스 트랜지스터(Tr28)의 드레인에 접속된다. 상기 지연회로(55)로부터의 출력은 리세트 신호를 해제하는 신호(리세트 신호 해제용 신호)로서 작용한다. 도1에 도시한 상기 예에서, 지연회로(55)는 직렬 접속된 신호 지연용 인버터 4개를 포함한다. 상기 지연 회로(55)는 필요한 지연 시간에 따라 어느 짝수의 인버터를 포함할 수 있다. 그 개수는 상기 지연 회로(55)의 입력단과 출력단 사이에서 신호가 반전되지 않는 짝수개이어야 한다.

분극상태 초기화 회로(6)는 펄스발생회로(61)를 포함한다. 펄스 발생 회로(61)의 입력단은 노드(N20)에 접속되고, 상기 펄스 발생 회로(61)의 출력단은 노드(N27)에 접속되어 있다. 펄스 발생 회로(61)는 직렬 접속된 홀수 개의 인버터를 포함한다. 상기 펄스 발생 회로(61)는 노드(N20)에 직렬 접속된 인버터의 개수에 의해 야기되는 지연 시간에 대응하는 폭을 갖는 펄스를 발생시켜, 노드(N27)에 펄스를 출력한다. 도5에 도시한 예에서, 펄스 발생 회로(61)는 직렬 접속된 3개의인버터를 포함한다. 펄스 발생 회로(61)는 필요한 펄스폭에 따라 어느 홀수 개의 인버터를 포함할 수 있다. 그 개수는 펄스 발생 회로(61)의 입력단과 출력단 사이에서 신호가 반전되는 홀수개이어야 한다.

이하, 강유전체 커패시터(FC)의 분극 특성을 상술한다. 도2는 강유전체 커패시터(FC)를 구성하는 강유전체 재료의 히스테리시스 곡선을 도시한다. 강유전체 재료로 전계(본 실시예에서, 강유전체 커패시터(FC)의 양 단에 인가된 전압(E)으로 나타냄)에 의해 발생되는 전하량(Q)은 도2에 도시한 히스테리시스 특성을 갖는다. 강유전체 커패시터(FC)의 제조 직후, 즉 전계가 전혀 인가되지 않은 경우(전압(E) = 0), 강유전체 재료는 분극되지 않는다. 발생되는 전하량(Q)은 0 이다(A 점). 강유전체 커패시터(FC)에 전계를 인가하면(전압(E) > 0), 강유전체 재료가 분극되어, 전계 크기에 비례하여 전하량(Q)이 발생한다. 비록 전계의 크기가 증가하는 경우에도, 강유전체 재료가 더 이상 분극되지 않는 점이 있다. 이 점의 분극량을 포화 분극치라고 한다(B 점). 비록 전계의 크기가 B 점으로부터 0으로 감소되더라도(전압(E) = 0), 분극량은 0 이 되지 않고, 전하량(Q)은 일정치를 유지한다. 이 점의 분극량을 잔류 분극치라고 한다(C 점). 전계가 반전되어, 부(네거티브)가 되면, 분극이 반전된다. 그 후, 전하량(Q)은 강유전체 재료가 B 점과 같이 네거티브 방향으로 더 이상 분극되지 않는 점에 도달한다(D 점). 비록 전계가 정(포지티브)의 방향으로 인가되어 전계의 크기가 0에 도달되는 경우(전압(E) = 0)에도, 분극량은 0이 되지 않고, 전하량(Q)을 일정치로 유지한다. 이 점에서의 분극량을 잔류 분극치라고 한다(점 E).

이와 같이, 강유전체 커패시터(FC)는 히스테리시스 특성을 갖기 때문에, 분극을 반전시켜 잔류분극을 이용하여 비휘발성으로 정보를 유지할 수 있다. 상기 강유전체 커패시터(FC)는 분극의 상태천이에 요하는 시간이 비교적 짧아 응답이 빠른 특징을 갖는다. 또한, 분극의 반전에 요구되는 전계가 Ec이고 강유전체 커패시터(FC)의 두께가 d인 경우, 강유전체 커패시터(FC)의 양단에 인가되는 전압 Vc(반전 전압)는 Vc = Ec x d가 된다. 분극의 반전에 요구되는 전계(Ec)는 강유전체 재료에 의존하는 값이고, 또한 두께(d)는 강유전체 커패시터(FC)의 구조에 의존하는 값이기 때문에, 상기 전압(Vc)의 값은 강유전체 재료와 구조의 선택에 의존한다. PZT(티탄산지르콘산연)계 재료막을 사용하는 경우 상기 전압(Vc)은 약 2.5V로서 작으며, 소위 Y1계의 재료를 사용하는 경우 상기 전압(Vc)은 약 1.7V로서 작다. 상기와 같은 저전압에서 안정된 동작이 가능하다. 강유전체 커패시터(FC)의 두께(d)를 엷게 하면, 커패시터(FC)의 양단에 인가되는 전압(Vc)을 더욱 작게 할 수 있다. 반전전압(Vc)의 저전압화는, 박막의 형성이 용이한 반도체 제품에 적합하다.

상기 구성을 갖는 파워-온 리세트 장치의 동작을 설명한다.

우선, 분극상태 설정회로(3)는 강유전체 커패시터(FC)의 분극상태를 다음과 같이 결정한다.

즉, 전계가 인가된 적이 없었을 때 강유전체 커패시터(FC)의 제조 직후, 상기 강유전체 재료는 분극되지 않는다(도2의 점 A). 강유전체 커패시터(FC)를 회로소자의 하나로서 동작시키기 위해서는, 강유전체 재료의 초기 분극상태를 결정할필요가 있다. 상기 결정을 행하기 위해, 신호(INIT)는 풀-다운 n채널 트랜지스터(Tr31)의 게이트에, 신호(INIT#)는 풀-업 p채널 트랜지스터(Tr32)의 게이트에 입력해야 한다. 즉, 초기 분극상태를 결정하기 위해, 신호(INIT)에 논리 "하이" 상태가 제공되고 신호(INIT#)에 논리 "로우" 상태가 제공되어, 강유전체 커패시터(FC) 양단의 전위, 즉 노드(N26,N27)의 전위는 각각 GND 레벨과 전원전압 레벨이 된다. 전원과 GND간의 전위차는 상기 전압(Vc) 이상이 된다. 따라서, 노드(N27)는 고전위이기 때문에, 도3a에 도시된 바와 같이 강유전체 재료가 분극된다. 따라서, 강유전체 커패시터(FC)의 초기 분극상태가 결정된다. 초기 분극상태의 설정은 강유전체 커패시터(FC)의 제조후 한번만 행해지는 것으로 충분하다. 상기 설정은 제조업체 또는 사용자에 의해 행해질 수 있지만, 상기 강유전체 커패시터(FC)를 포함하는 파워-온 리세트 장치(1)의 테스트시 상기 초기 분극상태를 설정하는 것이 타당하다. 상기 결정 후, 신호(INIT,INIT#)는 트랜지스터(Tr31,Tr32)를 활성화하지 않도록, 각각 논리 "로우" 상태와 논리 "하이" 상태에 고정된다. 상기 신호(INIT,INIT#)는 외부 장치, 예컨대 원-샷 펄스를 생성하는 원-샷 펄스 발생회로로부터 입력될 수 있다. 신호(INIT,INIT#)는 임의 수단에 의해 도입될 수 있지만, 이들 신호는 한 번만 사용되므로 가능한 한 단순한 것이 바람직하다.

분극상태 설정회로(3)에 의한 강유전체 커패시터(FC)의 초기분극상태 설정 후, 통상의 사용상태에서 전원투입이 행해진다. 전원투입 직후 상유전체 커패시터(C22)는 저항(R21)에 의해 풀-다운(pull down)되기 때문에 충전되지 않는다. 노드(N20)의 전위는 GND 레벨에 있다. 따라서, n채널 트랜지스터(Tr24)는 불활성이며, p채널 트랜지스터(Tr23)는 활성화된다. 그 결과, 강유전체 커패시터(FC)의 양단 중 하나인 노드(N26)에는 전원전압이 공급된다. 이 때, 강유전체 커패시터(FC)의 타단인 노드(N27)는 전원투입에 의해 풀-업(pull up)되지 않는다. 따라서, 노드(N26)에 공급된 전원전압이 상기 반전전압(Vc)을 초과하면, 강유전체 커패시터(FC)의 분극은 도3b에 도시된 상태로 반전된다. 이 때, 도1에 도시된 바와 같이, 리세트 신호 출력회로(4)의 n채널 트랜지스터(Tr41)는 강유전체 커패시터(FC)의 분극 반전을 검출하며 따라서 리세트 신호를 생성한다. 리세트 신호의 생성은 리세트 신호의 출력 개시후 상기 리세트 신호의 해제를 의미한다. 상기 강유전체 커패시터의 분극이 반전되기 전에, 제1 패스 트랜지스터(Tr28)의 게이트 전위는 그 문턱 전압을 초과하며 따라서 제1 패스 트랜지스터(Tr28)가 활성화된다(즉, 스위치 ON된다)

노드(N26)에 공급된 전압이 전술한 반전전압(Vc)을 초과하기 전, 노드(N27)의 전위는 강유전체 커패시터(FC)의 초기 설정에 의한 분극반전에 의해 유기된 전하에 의해 상승하여 논리 "하이"의 상태에 도달한다. 이 때, 노드(N26)의 전위는 증가하고 있는 전원전압이다. 노드(N26)에 접속된 제1 패스 트랜지스터(Tr28)의 게이트 전위가 그 문턱 전압을 초과할 때, 제1 패스 트랜지스터(Tr28)는 활성화되고, 따라서 노드(N27)의 논리 "하이" 전위는 n채널 트랜지스터(Tr41)의 게이트에 전송된다. 이 때, 노드(N20)는 논리 "로우" 상태에 있기 때문에, 노드(N20)에 접속된 n채널 트랜지스터(Tr56)는 불활성이고, 따라서 n채널 트랜지스터(Tr41)의 논리 레벨에 영향을 주지 않는다. 따라서, n채널 트랜지스터(Tr41)는 활성화되며, 저항(R42)을 통해 풀-업(pull up)되어 있던 노드(N43)의 전위는 논리 "로우" 상태가 된다. 이 때, 저항(R42)의 저항치는, n채널 트랜지스터(Tr41)가 활성화될 때 ON 저항치에 대한 저항 분할비에 의해 노드(N43)가 논리 "로우" 상태에 있도록 설정된다. 노드(N43)가 논리 "로우" 상태에 있으므로, 리세트 신호는 인버터(INV51,INV52)를 통해 논리 "로우"의 액티브 상태로 되어 출력된다.

노드(N43)는 논리 "로우" 상태에 있으며, 노드(N53)는 논리 "하이" 상태에 있고, 따라서 노드(N43)에 접속된 제2 패스 트랜지스터(Tr54)의 게이트는 논리 "로우" 상태가 된다. 따라서, 제2 패스 트랜지스터(Tr54)의 소스에 접속된 노드(N53)의 논리 "하이" 레벨은 상기 제2 패스 트랜지스터(Tr54)의 드레인을 통해 지연회로(55)에 전달된다. 상기 지연회로(55)에 입력된 논리 "하이" 레벨은 지연회로(55)에 의해 설정된 지연시간 후, 지연회로(55)의 출력시 노드(N20)에 전달된다. 따라서, 노드(N20)는 전원투입 직후 얻어진 논리 "로우" 상태로부터 논리 "하이" 상태로 천이된다. 상유전체 커패시터(C22)를 충전하는데 요구되는 지연시간 후, 노드(N20)가 논리 "하이" 상태에 도달하면, n채널 트랜지스터(Tr24)는 활성화되고, 따라서 노드(N26)는 논리 "로우" 상태로 된다. 노드(N26)가 논리 "로우" 상태에 있으므로, 제1 패스 트랜지스터(Tr28)는 불활성되어 노드(N27)와 n채널 트랜지스터(Tr41)의 게이트간의 신호경로를 단선한다. 이와 동시에, 노드(N20)의 논리 "하이" 레벨은 n채널 트랜지스터(Tr56)의 게이트에 입력되어 n채널 트랜지스터(Tr56)를 활성화한다. 따라서, n채널 트랜지스터(Tr41)의 게이트는 논리 "로우"상태로 되고, n채널 트랜지스터(Tr41)는 불활성된다. n채널 트랜지스터(Tr41)가 불활성 되므로, 노드(N43)는 저항(R42)에 의해 풀-업 되어 논리 "하이" 상태로 된다. 노드(N43)의 논리 "하이" 상태는 인버터(INV51, INV52)를 통해 리세트 신호를 논리 "하이" 상태로 변환한다. 따라서, 상기 리세트 신호는 해제된다. 요약하면, 전원투입 후, 논리 "로우"의 액티브 상태인 리세트 신호는 지연회로(55)에 의해 제공되는 지연시간, 즉 상유전체 커패시터(C22)를 충전하는데 요구되는 시간 동안 출력된 후, 논리 "하이" 상태로 되어 해제된다.

리세트 신호가 해제된 후, 다음 전원투입시를 대비하여 강유전체 커패시터(FC)의 분극을 초기 상태로 복귀시킬 필요가 있다. 리세트해제신호로 작용하는 지연회로(55)로부터의 출력에 의해 노드(N20)가 논리 "하이" 상태가 되면, 펄스발생회로(61)는 노드(20)의 전압레벨을 수신한 후 다음과 같이 동작한다. 펄스발생회로(61)는, 노드(20)로부터 출력되는 논리 "하이" 신호를 수신하자마자, 내장된 인버터 수에 의해 제공되는 지연시간에 따른 펄스 폭을 가지는 논리 "하이" 펄스를 생성한다. 이 때, 강유전체 커패시터(FC)의 양단 중 일단인 노드(N26)는 논리 "로우" 상태이고, 강유전체 커패시터(FC)의 타단인 노드(N27)는 펄스발생회로(61)로부터의 논리 "하이" 펄스를 수신한다. 따라서, 강유전체 커패시터(FC)가 분극반전하여, 도3a의 상태로 초기화된다. 상기 초기 분극상태는, 시스템 전체의 전원이 차단되더라도 잔류분극에 의해 유지된다.

강유전체 커패시터(FC)의 분극이 초기 상태를 유지하고 있기 때문에, 다음 전원이 투입된 후에도 상기와 같은 동작에 의해 리세트 신호를 출력한 후 해제하여, 강유전체 커패시터(FC)의 분극을 초기 상태로 자동적으로 복귀시킴으로써, 다음 전원 투입시를 대비할 수 있다.

이상으로부터, 본 발명에 따르면, 강유전체 커패시터(FC)는 파워-온 리세트 장치(1)로 사용된다. 상기 강유전체 커패시터(FC)로 인해, 전원투입시 전원전압의 상승을 분극반전으로서 검출하여, 리세트 신호를 생성할 수 있다. 강유전체 커패시터(FC)의 분극은 저전압에서도 안정하게 반전하기 때문에, 전원전압이 낮은 시스템에서도 안정하게 리세트 신호를 생성할 수가 있다. 또한, 전류가 일정하게 흐르는 직렬 경로일 필요가 없으며, 저소비전력이 요구되는 시스템에서도 안정된 동작을 할 수 있다. 저전원 전압에서 안정된 동작을 실현하기 위해, 분극 반전전압을 줄일 수 있다.

강유전체 커패시터(FC)의 분극반전 전압만으로 전원전압의 상승을 검출할 수 있으므로, 전원전압의 상승 속도에 의존하는 종래의 회로구성이 필요 없다. 따라서, 회로구성을 간략화할 수 있다.

종래기술과는 달리, 본 발명에 따른 리세트 장치의 동작은 개개의 트랜지스터 특성이나 커패시턴스치, 저항치와 같은 전형적인 아날로그 파라미터에 그 동작이 민감하게 의존하지 않기 때문에, 이들 값과 특성은 용이하게 설계될 수 있다. 제조상 또는 온도 등의 다른 요인에 의해, 상기 값과 특성들이 변하더라도 리세트 신호의 생성동작에는 거의 영향을 미치지 않는다.

전술한 바와 같이, 강유전체 재료의 분극반전전압은, 강유전체 재료 등의 유형에 따라 변하더라도, 그 두께가 작을 수록 낮게 할 수 있다. 상기 강유전체 커패시터(FC)는 박막이 용이하게 형성되는 각종 반도체 IC 장치(또는 소자)에 사용하기에 적합하다. 이러한 반도체 IC 장치는 상기 실시예에서 구체적으로 기술되지는 않았지만 본 발명의 범위에 포함된다.

반도체 메모리장치의 일 형태는 소위 강유전체 메모리장치 또는 소자이다. 상기 강유전체 메모리장치는 강유전체 재료를 사용하는 비휘발성 메모리이다. 반도체 공정의 정합성으로부터, 본 발명에 따른 리세트 장치를 포함하는 반도체 IC 장치는 이러한 반도체 메모리장치에 사용가능한 것이 바람직하다. 이러한 반도체 메모리장치는 상기 실시예에서 구체적으로 기술되지는 않았지만 본 발명의 범위에 포함된다.

본 발명은 또한 강유전체 메모리를 내장하는 마이크로 컴퓨터의 파워-온 리세트 회로에 적용가능한 것이 바람직하다. 상기 마이크로 컴퓨터는 최근 주목되고 있는 비접촉 IC 카드를 포함하는 다양한 애플리케이션에 사용된다.

본 발명에 의하면, 전압검출회로에 제공된 강유전체 커패시턴스 소자는 그의 히스테리시스 특성으로 인해 잔류 분극을 유지하여 유전체 커패시터와 달리 시간에 따라 충방전되지 않는다. 따라서, 회로의 동작시 전류의 소모 및 종래 기술에 필요한 직렬 경로가 제거될 수 있다. 그 결과, 일정한 전류 소모가 제거되어 소비 전력을 절감할 수 있다. 강유전체 커패시턴스 소자용으로 사용되는 강유전체 재료 및 강유전체 커패시턴스 소자의 두께를 적절히 선택함으로써, 분극 반전 전압을 최소화할 수 있으며, 이에 따라. 저전압에서도 안정한 동작이 보장된다. 강유전체 재료에 의해 야기되는 분극은 그에 인가된 전계에 의해 유기되는 자발 분극이기 때문에, 유전체 커패시터와 달리 외부 장치에 대한 전하의 주입 또는 배출을 수반하지 않는다. 따라서, 분극 반전이 신속히 행해진다. 분극 반전은 외부 장치로부터 공급된 전압과 같은 전계에 의해서만 제어된다. 따라서, 분극 반전은 전압의 상승에 의존하지 않으며, 충분히 용이하게 제어되는 전압 검출회로가 실현된다. 그 결과, 안정한 동작을 제공하는 리세트 회로가 실현된다.

본 발명에 의하면, 전원전압이 리세트 신호를 해제하도록 상승한 후, 강유전체 커패시턴스의 분극 상태를 분극상태 설정부에 의해 초기 분극 상태로 용이하게 자동적으로 되돌릴 수 있다.

다양한 변경이 본 발명의 범위 및 정신을 벗어나지 않고 당업자에 의해 용이하게 행해질 수 있다. 따라서, 첨부된 청구항의 범위는 개시된 상세한 설명에 의해 제한되지 않으며, 넓게 해석되어야 한다.

Claims

전원 전압의 상승(rise)을 검출하여 리세트 신호를 출력한 후 이 리세트 신호를 해제하기 위한 리세트 장치로서, 상기 리세트 장치는, 전원 전압을 검출하기 위한 전압검출회로, 상기 강유전체 커패시턴스 소자의 분극 특성을 이용하여 리세트 신호를 생성하는 리세트 신호 출력부, 및 상기 리세트 신호를 해제하는 리세트 신호 해제부를 포함하고, 상기 전압검출회로는 전원 전압의 상승을 검출하기 위한 강유전체 커패시턴스 소자를 포함하는 리세트장치.
삭제
제1항에 있어서, 상기 강유전체 커패시턴스 소자의 분극상태를 결정하는 초기 분극상태 설정부를 더 포함하는 리세트장치.
제3항에 있어서, 상기 리세트 신호의 해제 후, 상기 강유전체 커패시턴스 소자의 분극상태를 초기 분극 상태로 되돌리는 분극상태 초기화부를 더 포함하는 리세트장치.
제4항에 있어서, 상기 분극상태 초기화부는 상기 전압검출회로의 제1 인버터의 입력단에 접속된 입력단을 갖는 펄스 발생 회로를 포함하고, 상기 분극상태 초기화부는 그의 출력단으로부터 상기 강유전체 커패시턴스 소자의 제2 단부로 분극상태 초기화 펄스를 발생하는 리세트 장치.
제1항에 있어서, 상기 리세트 신호 해제부는, 제2 인버터, 제2 패스 트랜지스터, 지연회로, 및 리세트 신호 해제 트랜지스터를 포함하고,

풀업 저항과 리세트 신호 구동 트랜지스터 사이의 접속점이 상기 제2 인버터의 입력단에 접속되고,

상기 제2 인버터의 입력단은 제2 패스 트랜지스터의 제어 단자에 접속되고,

상기 제2 인버터의 출력단은 제2 패스 트랜지스터의 2개의 구동 단자중 일방에 접속되고,

상기 제2 패스 트랜지스터의 타방의 구동 단자는 지연회로를 통해 제1 인버터의 입력단에 접속되고,

상기 제1 인버터의 입력단은 리세트 신호 해제 트랜지스터의 제어 단자에 접속되고,

상기 리세트 신호 해제 트랜지스터의 2개의 구동단자중 일방은 상기 리세트 신호 구동 트랜지스터의 제어 단자에 접속되며,

상기 리세트 신호 해제 트랜지스터의 타방의 구동 단자는 접지되어 있는, 리세트장치.
제1항에 있어서, 상기 리세트 신호 출력부는, 리세트 신호 구동 트랜지스터 및 풀업 저항을 포함하고,

상기 강유전체 커패시턴스 소자의 제2 단부는, 제1 인버터의 출력단에 접속된 제어 단자를 갖는 제1 패스 트랜지스터를 통해 리세트 신호 구동 트랜지스터의 제어 단자에 접속되고,

상기 리세트 신호 구동 트랜지스터의 2개의 구동 단자중 일방은, 전원에 접속된 제2 단부를 갖는 풀업 저항의 제1 단부에 접속되며,

상기 리세트 신호 구동 트랜지스터의 타방의 구동 단자는 접지되어 잇는, 리세트장치.
제7항에 있어서, 상기 리세트 신호 해제부는, 제2 인버터, 제2 패스 트랜지스터, 지연회로, 및 리세트 신호 해제 트랜지스터를 포함하고,

풀업 저항과 리세트 신호 구동 트랜지스터 사이의 접속점이 상기 제2 인버터의 입력단에 접속되고,

상기 제2 인버터의 입력단은 제2 패스 트랜지스터의 제어 단자에 접속되고,

상기 제2 인버터의 출력단은 제2 패스 트랜지스터의 2개의 구동 단자중 일방에 접속되고,

상기 제2 패스 트랜지스터의 타방의 구동 단자는 지연회로를 통해 제1 인버터의 입력단에 접속되고,

상기 제1 인버터의 입력단은 리세트 신호 해제 트랜지스터의 제어 단자에 접속되고,

상기 리세트 신호 해제 트랜지스터의 2개의 구동 단자중 일방은 상기 리세트 신호 구동 트랜지스터의 제어 단자에 접속되며,

상기 리세트 신호 해제 트랜지스터의 타방의 구동 단자는 접지되어 있는, 리세트장치.
제1항에 있어서, 상기 리세트 신호의 해제 후, 상기 강유전체 커패시턴스 소자의 분극상태를 초기 분극 상태로 되돌리는 분극상태 초기화부를 더 포함하는 리세트장치.
제9항에 있어서, 상기 분극상태 초기화부는 상기 전압검출회로의 제1 인버터의 입력단에 접속된 입력단을 갖는 펄스 발생 회로를 포함하고, 상기 분극상태 초기화부는 그의 출력단으로부터 상기 강유전체 커패시턴스 소자의 제2 단부로 분극상태 초기화 펄스를 발생하는 리세트 장치.
제3항에 있어서, 상기 분극상태 초기화부는, 풀다운 트랜지스터가 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되고, 풀업 트랜지스터가 상기 강유전체 커패시턴스 소자의 제2 단부에 접속된 구조를 갖는 리세트 장치.
제1항에 있어서, 상기 강유전체 커패시턴스 소자의 분극상태를 결정하기 위한 초기 분극상태 설정부를 더 포함하는 리세트장치.
제12항에 있어서, 상기 리세트 신호의 해제 후, 상기 강유전체 커패시턴스 소자의 분극상태를 초기 분극 상태로 되돌리는 분극상태 초기화부를 더 포함하는 리세트장치.
제13항에 있어서, 상기 분극상태 초기화부는 상기 전압검출회로의 제1 인버터의 입력단에 접속된 입력단을 갖는 펄스 발생 회로를 포함하고, 상기 분극상태 초기화부는 그의 출력단으로부터 상기 강유전체 커패시턴스 소자의 제2 단부로 분극상태 초기화 펄스를 발생하는 리세트 장치.
제12항에 있어서, 상기 분극상태 초기화부는, 풀다운 트랜지스터가 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되고, 풀업 트랜지스터가 상기 강유전체 커패시턴스 소자의 제2 단부에 접속된 구조를 갖는 리세트 장치.
제1항에 있어서, 상기 전압 검출회로는 분극 반전에 의해 전원전압의 상승 구간을 검출하며, 이에 따라 상기 분극 반전에 의해 야기된 강유전체 커패시턴스 소자의 포텐셜 변이에 의해 리세트 신호가 생성되는 리세트장치.
제16항에 있어서,

상기 전압검출회로는 제1 인버터를 포함하고,

상기 제1 인버터의 입력단은 유전체 커패시턴스 소자 및 풀다운 저항을 통해 접지되며,

상기 제1 인버터 출력단은, 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되어 있는, 리세트 장치.
제1항에 있어서,

상기 전압검출회로는 제1 인버터를 포함하고,

상기 제1 인버터의 입력단은 유전체 커패시턴스 소자 및 풀다운 저항을 통해 접지되며,

상기 제1 인버터의 출력단은, 상기 강유전체 커패시턴스 소자의 제1 단부에 접속되어 있는, 리세트 장치.
반도체 재료를 사용하여 형성되는 제1항에 따른 리세트장치를 포함하는 반도체 IC 장치.
제19항에 따른 반도체 IC 장치를 포함하는 반도체 기억장치.