KR102504180B1 - 리셋동작을 수행하는 반도체패키지 및 반도체시스템 - Google Patents

리셋동작을 수행하는 반도체패키지 및 반도체시스템 Download PDF

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Abstract

반도체패키지는 리셋신호가 인가되는 리셋핀에 연결되어 리셋동작이 수행되는 제1 저항소자를 포함하는 제1 반도체장치; 및 상기 리셋핀에 연결되어 상기 리셋동작이 수행되는 제2 저항소자를 포함하는 제2 반도체장치를 포함한다. 상기 제1 저항소자 및 상기 제2 저항소자는 상기 리셋동작이 수행될 때 상기 리셋핀에 선택적으로 연결된다.

Description

리셋동작을 수행하는 반도체패키지 및 반도체시스템{SEMICONDUCTOR SYSTEM FOR CONDUCTING A RESET OPERATION}
본 발명은 리셋동작을 수행하는 반도체시스템에 관한 것이다.
일반적으로 반도체시스템은 컨트롤러와 반도체패키지를 포함하여 구성된다. 반도체패키지는 다수의 반도체칩을 포함한다. 컨트롤러는 외부전압, 커맨드 및 어드레스를 반도체패키지에 제공하여 다수의 반도체칩의 동작을 제어한다. 컨트롤러는 반도체패키지에 포함된 반도체장치들의 리셋동작을 위해 리셋신호를 생성하여 인가한다. 반도체장치들은 컨트롤러로부터 인가된 리셋신호를 핀(PIN)을 통해 입력받아 리셋동작을 수행한다.
본 발명은 리셋동작을 수행하는 반도체패키지 및 반도체시스템을 제공한다.
이를 위해 본 발명은 리셋신호가 인가되는 리셋핀에 연결되어 리셋동작이 수행되는 제1 저항소자를 포함하는 제1 반도체장치; 및 상기 리셋핀에 연결되어 상기 리셋동작이 수행되는 제2 저항소자를 포함하는 제2 반도체장치를 포함하되, 상기 제1 저항소자 및 상기 제2 저항소자는 상기 리셋동작이 수행될 때 상기 리셋핀에 선택적으로 연결되는 리셋동작을 수행하는 반도체패키지를 제공한다.
또한, 본 발명은 전원전압, 리셋신호, 제1 및 제2 스위치제어신호를 출력하는 컨트롤러; 및 제1 반도체칩, 제2 반도체칩 및 리셋핀을 포함하는 반도체패키지를 포함하되, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제1 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 리셋핀은 제1 스위치제어신호 및 제2 스위치제어신호에 응답하여 상기 제1 리셋처리회로에 포함된 저항소자 및 상기 제2 리셋처리회로에 포함된 저항소자 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템을 제공한다.
또한, 본 발명은 전원전압, 리셋신호, 제1 내지 제4 전원스위치제어신호와 제1 내지 제4 스위치제어신호를 출력하는 컨트롤러; 및 제1 반도체칩, 제2 반도체칩 및 리셋핀을 포함하는 반도체패키지를 포함하되, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제1 및 제2 전원스위치제어신호와 상기 제1 및 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제3 및 제4 전원스위치제어신호와 상기 제3 및 제4 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 리셋핀은 제1 내지 제4 전원스위치제어신호와 제1 내지 제4 스위치제어신호에 응답하여 상기 제1 리셋처리회로에 포함된 제1 및 제2 저항소자와 상기 제2 리셋처리회로에 포함된 제3 및 제4 저항소자 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템을 제공한다.
또한, 본 발명은 전원전압, 리셋신호, 제1 내지 제4 스위치제어신호를 출력하는 컨트롤러; 및 제1 반도체패키지, 제2 반도체패키지 및 리셋핀을 포함하는 멀티칩패키지를 포함하되, 상기 제1 반도체패키지는 제1 반도체칩 및 제2 반도체칩을 포함하고, 상기 제2 반도체패키지는 제3 반도체칩 및 제4 반도체칩을 포함하며, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제1 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 제3 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제3 스위치제어신호를 입력받아 리셋동작을 수행하는 제3 리셋처리회로를 포함하고, 상기 제4 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제4 스위치제어신호를 입력받아 리셋동작을 수행하는 제4 리셋처리회로를 포함하며, 상기 리셋핀은 제1 내지 제4 스위치제어신호에 응답하여 상기 제1 내지 제4 리셋처리회로에 포함된 저항소자들 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템을 제공한다.
또한, 본 발명은 전원전압, 리셋신호, 제1 내지 제8 전원스위치제어신호와 제1 내지 제8 스위치제어신호를 출력하는 컨트롤러; 및 제1 반도체패키지, 제2 반도체패키지 및 리셋핀을 포함하는 멀티칩패키지를 포함하되, 상기 제1 반도체패키지는 제1 반도체칩 및 제2 반도체칩을 포함하고, 상기 제2 반도체패키지는 제3 반도체칩 및 제4 반도체칩을 포함하며, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제1 및 제2 전원스위치제어신호와 상기 제1 및 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제3 및 제4 전원스위치제어신호와 상기 제3 및 제4 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 제3 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제5 및 제6 전원스위치제어신호와 상기 제5 및 제6 스위치제어신호를 입력받아 리셋동작을 수행하는 제3 리셋처리회로를 포함하고, 상기 제4 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제7 및 제8 전원스위치제어신호와 상기 제7 및 제8 스위치제어신호를 입력받아 리셋동작을 수행하는 제4 리셋처리회로를 포함하며, 상기 리셋핀은 제1 내지 제8 전원스위치제어신호와 제1 내지 제8 스위치제어신호에 응답하여 상기 제1 내지 제 4 리셋처리회로에 포함된 저항소자들 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템을 제공한다.
또한, 본 발명은 리셋신호를 공급하는 리셋핀; 전원전압을 공급하는 전원핀; 및 제1 스위치소자 및 저항소자를 각각 포함하는 다수의 리셋처리회로를 포함하되, 상기 각각의 저항소자의 일단은 상기 전원핀에 연결되고, 상기 각각의 저항소자의 타단은 상기 각각의 제1 스위치소자를 통해 상기 리셋핀에 연결되며, 상기 리셋동작이 수행될 때 다수의 리셋처리회로 중 하나의 리셋처리회로에 포함된 상기 제1 스위치소자가 상기 저항소자의 타단을 상기 리셋핀에 연결하는 반도체패키지를 포함한다.
본 발명에 의하면 다수의 반도체칩을 포함한 반도체패키지가 리셋핀을 통해 리셋신호를 인가받아 리셋동작을 수행함에 있어 반도체칩들에 포함된 복수의 저항들이 리셋핀에 동시에 연결되지 않도록 제어함으로써, 리셋신호에 의해 리셋핀이 안정적으로 구동될 수 있도록 하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 제1 리셋처리회로의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 제2 리셋처리회로의 일 실시예에 따른 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 6은 도 5에 도시된 반도체시스템에 포함된 리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 반도체시스템에 포함된 제1 리셋처리회로의 일 실시예에 따른 회로도이다.
도 8은 도 5에 도시된 반도체시스템에 포함된 제2 리셋처리회로의 일 실시예에 따른 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 11은 도 1 및 도 5에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템은 컨트롤러(1) 및 반도체패키지(2)를 포함할 수 있다. 반도체패키지(2)는 전원핀(21), 리셋핀(22), 제1 제어핀(23), 제2 제어핀(24), 제1 반도체칩(25) 및 제2 반도체칩(26)을 포함할 수 있다. 실시예에 따라서, 반도체패키지(2)는 제1 반도체장치 및 제2 반도체장치를 포함할 수 있다. 실시예에 따라서, 제1 반도체장치는 제1 반도체칩(25)으로 구현될 수 있고, 제2 반도체장치는 제2 반도체칩(26)으로 구현될 수 있지만 이에 한정되지는 않는다. 추가적으로, 반도체패키지(2)는 2개 이상의 반도체장치들 또는 반도체칩들을 포함할 수 있고, 반도체패키지(2)에 포함되는 반도체장치들 또는 반도체칩들의 기술적 특징은 제1 반도체칩(25) 및 제2 반도체칩(26)의 기술적 특징과 동일하게 구현될 수 있다.
컨트롤러(1)는 전원전압(VDD), 리셋신호(RSTB), 제1 및 제2 스위치제어신호(SW_CNT<1:2>)를 반도체패키지(2)에 인가할 수 있다. 컨트롤러(1)는 리셋신호(RSTB)를 생성하는 리셋신호생성회로(11)를 포함할 수 있다. 리셋신호생성회로(11)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
제1 반도체칩(25)은 전원핀(21)을 통해 전원전압(VDD)을 입력받을 수 있다. 제1 반도체칩(25)은 리셋핀(22)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제1 반도체칩(25)은 제1 제어핀(23)을 통해 제1 스위치제어신호(SW_CNT<1>)를 입력받을 수 있다. 제1 반도체칩(25)은 제1 리셋처리회로(251)를 포함할 수 있다. 제1 리셋처리회로(251)는 리셋신호(RSTB) 및 제1 스위치제어신호(SW_CNT<1>)에 응답하여 리셋동작을 수행할 수 있다. 제1 리셋처리회로(251)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
제2 반도체칩(26)은 전원핀(21)을 통해 전원전압(VDD)을 입력받을 수 있다. 제2 반도체칩(26)은 리셋핀(22)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제2 반도체칩(26)은 제2 제어핀(24)을 통해 제2 스위치제어신호(SW_CNT<2>)를 입력받을 수 있다. 제2 반도체칩(26)은 제2 리셋처리회로(261)를 포함할 수 있다. 제2 리셋처리회로(261)는 리셋신호(RSTB) 및 제2 스위치제어신호(SW_CNT<2>)에 응답하여 리셋동작을 수행할 수 있다. 제2 리셋처리회로(261)의 보다 구체적인 구성 및 동작은 도 4를 참고하여 후술한다.
도 2를 참고하면 리셋신호생성회로(11)는 노드(nd11)와 접지전압(VSS) 사이에 연결된 NMOS 트랜지스터(N11)를 포함할 수 있다. NMOS 트랜지스터(N11)는 리셋활성화신호(RST_ACT)가 로직하이레벨로 인에이블되는 경우 턴온되어 리셋신호(RSTB)를 로직로우레벨로 구동할 수 있다. 리셋활성화신호(RST_ACT)는 반도체패키지(2)의 리셋동작을 위해 인에이블될 수 있다.
도 3을 참고하면 제1 리셋처리회로(251)는 전원전압(VDD)이 인가되는 패드(252)와 리셋신호(RSTB)가 인가되는 패드(253)를 포함할 수 있다. 제1 리셋처리회로(251)는 패드(252) 및 패드(253) 사이에 직렬 연결된 저항소자(R251) 및 스위치소자(254)를 포함할 수 있다. 스위치소자(254)는 로직하이레벨로 인에이블된 제1 스위치제어신호(SW_CNT<1>)를 입력받아 저항소자(R251)를 패드(253)에 연결할 수 있다.
도 4를 참고하면 제2 리셋처리회로(261)는 전원전압(VDD)이 인가되는 패드(262)와 리셋신호(RSTB)가 인가되는 패드(263)를 포함할 수 있다. 제2 리셋처리회로(261)는 패드(262) 및 패드(263) 사이에 직렬 연결된 저항소자(R261) 및 스위치소자(264)를 포함할 수 있다. 스위치소자(264)는 로직하이레벨로 인에이블된 제2 스위치제어신호(SW_CNT<2>)를 입력받아 저항소자(R261)를 패드(263)에 연결할 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템은 컨트롤러(1)에서 로직로우레벨로 인에이블된 리셋신호(RSTB)를 리셋핀(22)을 통해 제1 반도체칩(25) 및 제2 반도체칩(26)에 전달하여 리셋동작을 수행할 수 있다. 리셋동작이 수행될 때 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>) 및 제2 스위치제어신호(SW_CNT<2>) 중 하나만을 로직하이레벨로 인에이블시켜 인가하여 리셋핀(22)에 제1 리셋처리회로(251)에 포함된 저항소자(R251)와 제2 리셋처리회로(261)에 포함된 저항소자(R261)가 병렬로 연결되는 것을 방지한다. 즉, 리셋핀(22)에 복수의 저항소자가 병렬로 연결되는 경우 로직로우레벨로 구동된 리셋신호(RSTB)가 인가되더라도 리셋핀(22)이 제대로 구동되지 않으므로, 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>) 및 제2 스위치제어신호(SW_CNT<2>)의 인에이블 상태를 조절하여 리셋핀(22)에 저항소자(R251) 및 저항소자(R261) 중 하나만 연결되도록 제어한다. 예를 들어, 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>)는 로직로우레벨로 디스에이블시키고 제2 스위치제어신호(SW_CNT<2>)는 로직하이레벨로 인에이블시켜 인가함으로써, 리셋신호(RSTB)에 의해 리셋동작이 수행되는 리셋핀(22)에 저항소자(R261)만 연결되도록 조절할 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템은 컨트롤러(1)에서 로직로우레벨로 인에이블된 리셋신호(RSTB)를 리셋핀(22)을 통해 제1 반도체칩(25) 및 제2 반도체칩(26)에 전달하여 리셋동작을 수행할 수 있다. 리셋동작이 수행될 때 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>) 및 제2 스위치제어신호(SW_CNT<2>) 중 하나만을 로직하이레벨로 인에이블시켜 인가하여 리셋핀(22)에 제1 리셋처리회로(251)에 포함된 저항소자(R251)와 제2 리셋처리회로(261)에 포함된 저항소자(R261)가 병렬로 연결되는 것을 방지한다. 즉, 리셋핀(22)에 복수의 저항소자가 병렬로 연결되는 경우 로직로우레벨로 구동된 리셋신호(RSTB)가 인가되더라도 리셋핀(22)이 제대로 구동되지 않으므로, 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>) 및 제2 스위치제어신호(SW_CNT<2>)의 인에이블 상태를 조절하여 리셋핀(22)에 저항소자(R251) 및 저항소자(R261) 중 하나만 연결되도록 제어한다. 예를 들어, 컨트롤러(1)는 제1 스위치제어신호(SW_CNT<1>)는 로직로우레벨로 디스에이블시키고 제2 스위치제어신호(SW_CNT<2>)는 로직하이레벨로 인에이블시켜 인가함으로써, 리셋신호(RSTB)에 의해 리셋동작이 수행되는 리셋핀(22)에 저항소자(R261)만 연결되도록 조절할 수 있다.
컨트롤러(3)는 전원전압(VDD), 리셋신호(RSTB), 제1 내지 제4 전원스위치제어신호(PSW_CNT<1:4>) 및 제1 내지 제4 스위치제어신호(SW_CNT<1:4>)를 반도체패키지(4)에 인가할 수 있다. 컨트롤러(3)는 리셋신호(RSTB)를 생성하는 리셋신호생성회로(31)를 포함할 수 있다. 리셋신호생성회로(31)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
제1 반도체칩(47)은 전원핀(41)을 통해 전원전압(VDD)을 입력받을 수 있다. 제1 반도체칩(47)은 리셋핀(42)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제1 반도체칩(47)은 제1 제어핀(43)을 통해 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)를 입력받을 수 있다. 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제1 반도체칩(47)은 제3 제어핀(45)을 통해 제1 및 제2 스위치제어신호(SW_CNT<1:2>)를 입력받을 수 있다. 제1 및 제2 스위치제어신호(SW_CNT<1:2>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제1 반도체칩(47)은 제1 리셋처리회로(471)를 포함할 수 있다. 제1 리셋처리회로(471)는 리셋신호(RSTB), 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)와 제1 및 제2 스위치제어신호(SW_CNT<1:2>)에 응답하여 리셋동작을 수행할 수 있다. 제1 리셋처리회로(471)의 보다 구체적인 구성 및 동작은 도 7을 참고하여 후술한다.
제2 반도체칩(48)은 전원핀(41)을 통해 전원전압(VDD)을 입력받을 수 있다. 제2 반도체칩(48)은 리셋핀(42)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제2 반도체칩(48)은 제2 제어핀(44)을 통해 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)를 입력받을 수 있다. 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제2 반도체칩(48)은 제4 제어핀(46)을 통해 제3 및 제4 스위치제어신호(SW_CNT<3:4>)를 입력받을 수 있다. 제3 및 제4 스위치제어신호(SW_CNT<3:4>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제2 반도체칩(48)은 제2 리셋처리회로(481)를 포함할 수 있다. 제2 리셋처리회로(481)는 리셋신호(RSTB), 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)와 제3 및 제4 스위치제어신호(SW_CNT<3:4>)에 응답하여 리셋동작을 수행할 수 있다. 제2 리셋처리회로(481)의 보다 구체적인 구성 및 동작은 도 8을 참고하여 후술한다.
도 6을 참고하면 리셋신호생성회로(31)는 노드(nd31)와 접지전압(VSS) 사이에 연결된 NMOS 트랜지스터(N31)를 포함할 수 있다. NMOS 트랜지스터(N31)는 리셋활성화신호(RST_ACT)가 로직하이레벨로 인에이블되는 경우 턴온되어 리셋신호(RSTB)를 로직로우레벨로 구동할 수 있다. 리셋활성화신호(RST_ACT)는 반도체패키지(4)의 리셋동작을 위해 인에이블될 수 있다.
도 7을 참고하면 제1 리셋처리회로(471)는 전원전압(VDD)이 인가되는 노드(nd471)와 리셋신호(RSTB)가 인가되는 노드(nd474)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd472)에 연결된 패드(472)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd471)와 패드(472) 사이에 연결된 스위치소자(473)를 포함할 수 있다. 스위치소자(473)는 로직하이레벨로 인에이블된 제1 전원스위치제어신호(PSW_CNT<1>)를 입력받아 노드(nd471)와 패드(472)를 연결할 수 있다. 제1 리셋처리회로(471)는 노드(nd472)와 노드(nd473) 사이에 연결된 저항소자(R471)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd474)에 연결된 패드(474)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd473)와 패드(474) 사이에 연결된 스위치소자(475)를 포함할 수 있다. 스위치소자(475)는 로직하이레벨로 인에이블된 제1 스위치제어신호(SW_CNT<1>)를 입력받아 노드(nd473)와 패드(474)를 연결할 수 있다. 제1 리셋처리회로(471)는 노드(nd475)에 연결된 패드(476)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd471)와 패드(476) 사이에 연결된 스위치소자(477)를 포함할 수 있다. 스위치소자(477)는 로직하이레벨로 인에이블된 제2 전원스위치제어신호(PSW_CNT<2>)를 입력받아 노드(nd471)와 패드(476)를 연결할 수 있다. 제1 리셋처리회로(471)는 노드(nd475)와 노드(nd476) 사이에 연결된 저항소자(R472)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd474)에 연결된 패드(478)를 포함할 수 있다. 제1 리셋처리회로(471)는 노드(nd476) 및 패드(478) 사이에 연결된 스위치소자(479)를 포함할 수 있다. 스위치소자(479)는 로직하이레벨로 인에이블된 제2 스위치제어신호(SW_CNT<2>)를 입력받아 노드(nd476)와 패드(478)를 연결할 수 있다.
도 8을 참고하면 제2 리셋처리회로(481)는 전원전압(VDD)이 인가되는 노드(nd481)와 리셋신호(RSTB)가 인가되는 노드(nd484)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd482)에 연결된 패드(482)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd481)와 패드(482) 사이에 연결된 스위치소자(483)를 포함할 수 있다. 스위치소자(483)는 로직하이레벨로 인에이블된 제3 전원스위치제어신호(PSW_CNT<3>)를 입력받아 노드(nd481)와 패드(482)를 연결할 수 있다. 제2 리셋처리회로(481)는 노드(nd482)와 노드(nd483) 사이에 연결된 저항소자(R481)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd484)에 연결된 패드(484)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd483) 및 패드(484) 사이에 연결된 스위치소자(485)를 포함할 수 있다. 스위치소자(485)는 로직하이레벨로 인에이블된 제3 스위치제어신호(SW_CNT<3>)를 입력받아 노드(nd483)와 패드(484)를 연결할 수 있다. 제2 리셋처리회로(481)는 노드(nd485)에 연결된 패드(486)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd481)와 패드(486) 사이에 연결된 스위치소자(487)를 포함할 수 있다. 스위치소자(487)는 로직하이레벨로 인에이블된 제4 전원스위치제어신호(PSW_CNT<4>)를 입력받아 노드(nd481)와 패드(486)를 연결할 수 있다. 제2 리셋처리회로(481)는 노드(nd485)와 노드(nd486) 사이에 연결된 저항소자(R482)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd484)에 연결된 패드(488)를 포함할 수 있다. 제2 리셋처리회로(481)는 노드(nd486) 및 패드(488) 사이에 연결된 스위치소자(489)를 포함할 수 있다. 스위치소자(489)는 로직하이레벨로 인에이블된 제4 스위치제어신호(SW_CNT<4>)를 입력받아 노드(nd486)와 패드(488)를 연결할 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템은 컨트롤러(3)에서 로직로우레벨로 인에이블된 리셋신호(RSTB)를 리셋핀(42)을 통해 제1 반도체칩(47) 및 제2 반도체칩(48)에 전달하여 리셋동작을 수행할 수 있다. 리셋동작이 수행될 때 컨트롤러(3)는 제1 내지 제4 전원스위치제어신호(PSW_CNT<1:4>) 중 하나만을 인에이블시키고, 제1 내지 제4 스위치제어신호(SW_CNT<1:4>) 중 하나만을 인에이블시켜 인가하여 리셋핀(42)에 제1 리셋처리회로(471)에 포함된 저항소자들(R471, R472)과 제2 리셋처리회로(481)에 포함된 저항소자들(R481, R482) 중 2개 이상이 병렬 연결되는 것을 방지한다. 즉, 리셋핀(42)에 복수의 저항소자가 병렬로 연결되는 경우 로직로우레벨로 구동된 리셋신호(RSTB)가 인가되더라도 리셋핀(42)이 제대로 구동되지 않으므로, 컨트롤러(3)는 제1 내지 제4 전원스위치제어신호(PSW_CNT<1:4>)와 제1 내지 제4 스위치제어신호(SW_CNT<1:4>)의 인에이블 상태를 조절하여 리셋핀(42)에 저항소자들(R471, R472, R481, R482) 중 하나만 연결되도록 제어한다. 예를 들어, 컨트롤러(3)는 제2 전원스위치제어신호(PSW_CNT<2>)와 제2 스위치제어신호(SW_CNT<2>)를 로직하이레벨로 인에이블시켜 인가함으로써, 리셋신호(RSTB)에 의해 리셋동작이 수행되는 리셋핀(42)에 저항소자(R472)만 연결되도록 조절할 수 있다.
도 9에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 반도체시스템은 컨트롤러(5), 멀티칩패키지(6)를 포함할 수 있다. 멀티칩패키지(6)는 전원핀(611), 리셋핀(612), 제1 제어핀(613), 제2 제어핀(614), 제3 제어핀(615), 제4 제어핀(616), 제1 반도체패키지(62) 및 제2 반도체패키지(63)를 포함할 수 있다. 제1 반도체패키지(62)는 제1 반도체칩(621) 및 제2 반도체칩(622)을 포함할 수 있다. 제2 반도체패키지(63)는 제3 반도체칩(631) 및 제4 반도체칩(632)을 포함할 수 있다. 실시예에 따라서, 멀티칩패키지(6)에 포함된 반도체패키지들의 수 및 반도체패키지에 포함된 반도체칩들의 수는 다르게 설정될 수 있다.
컨트롤러(5)는 전원전압(VDD), 리셋신호(RSTB), 제1 내지 제4 스위치제어신호(SW_CNT<1:4>)를 멀티칩패키지(6)에 인가할 수 있다. 컨트롤러(5)는 리셋신호(RSTB)를 생성하는 리셋신호생성회로(51)를 포함할 수 있다. 리셋신호생성회로(51)는 도 2에 도시된 리셋신호생성회로(11) 또는 도 6에 도시된 리셋신호생성회로(31)와 동일한 회로로 구현될 수 있다.
제1 반도체칩(621)은 전원핀(611)을 통해 전원전압(VDD)을 입력받을 수 있다. 제1 반도체칩(621)은 리셋핀(612)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제1 반도체칩(621)은 제1 제어핀(613)을 통해 제1 스위치제어신호(SW_CNT<1>)를 입력받을 수 있다. 제1 반도체칩(621)은 제1 리셋처리회로(6211)를 포함할 수 있다. 제1 리셋처리회로(6211)는 리셋신호(RSTB) 및 제1 스위치제어신호(SW_CNT<1>)에 응답하여 리셋동작을 수행할 수 있다. 제1 리셋처리회로(6211)는 도 3에 도시된 제1 리셋처리회로(251) 또는 도 4에 도시된 제2 리셋처리회로(261)와 동일한 회로로 구현될 수 있다.
제2 반도체칩(622)은 전원핀(611)을 통해 전원전압(VDD)을 입력받을 수 있다. 제2 반도체칩(622)은 리셋핀(612)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제2 반도체칩(622)은 제2 제어핀(614)을 통해 제2 스위치제어신호(SW_CNT<2>)를 입력받을 수 있다. 제2 반도체칩(622)은 제2 리셋처리회로(6221)를 포함할 수 있다. 제2 리셋처리회로(6221)는 리셋신호(RSTB) 및 제2 스위치제어신호(SW_CNT<2>)에 응답하여 리셋동작을 수행할 수 있다. 제2 리셋처리회로(6221)는 도 3에 도시된 제1 리셋처리회로(251) 또는 도 4에 도시된 제2 리셋처리회로(261)와 동일한 회로로 구현될 수 있다.
제3 반도체칩(631)은 전원핀(611)을 통해 전원전압(VDD)을 입력받을 수 있다. 제3 반도체칩(631)은 리셋핀(612)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제3 반도체칩(631)은 제3 제어핀(615)을 통해 제3 스위치제어신호(SW_CNT<3>)를 입력받을 수 있다. 제3 반도체칩(631)은 제3 리셋처리회로(6311)를 포함할 수 있다. 제3 리셋처리회로(6311)는 리셋신호(RSTB) 및 제3 스위치제어신호(SW_CNT<3>)에 응답하여 리셋동작을 수행할 수 있다. 제3 리셋처리회로(6311)는 도 3에 도시된 제1 리셋처리회로(251) 또는 도 4에 도시된 제2 리셋처리회로(261)와 동일한 회로로 구현될 수 있다.
제4 반도체칩(632)은 전원핀(611)을 통해 전원전압(VDD)을 입력받을 수 있다. 제4 반도체칩(632)은 리셋핀(612)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제4 반도체칩(632)은 제4 제어핀(616)을 통해 제4 스위치제어신호(SW_CNT<4>)를 입력받을 수 있다. 제4 반도체칩(632)은 제4 리셋처리회로(6321)를 포함할 수 있다. 제4 리셋처리회로(6321)는 리셋신호(RSTB) 및 제4 스위치제어신호(SW_CNT<4>)에 응답하여 리셋동작을 수행할 수 있다. 제4 리셋처리회로(6321)는 도 3에 도시된 제1 리셋처리회로(251) 또는 도 4에 도시된 제2 리셋처리회로(261)와 동일한 회로로 구현될 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템은 컨트롤러(5)에서 로직로우레벨로 인에이블된 리셋신호(RSTB)를 리셋핀(612)을 통해 제1 반도체칩(621), 제2 반도체칩(622), 제3 반도체칩(631) 및 제4 반도체칩(632)에 전달하여 리셋동작을 수행할 수 있다. 리셋동작이 수행될 때 컨트롤러(5)는 제1 내지 제4 스위치제어신호(SW_CNT<1:4>) 중 하나만을 로직하이레벨로 인에이블시켜 인가하여 리셋핀(612)에 제1 리셋처리회로(6211), 제2 리셋처리회로(6221), 제3 리셋처리회로(6311) 및 제4 리셋처리회로(6321)에 포함된 저항소자들이 병렬로 연결되는 것을 방지한다. 즉, 리셋핀(612)에 복수의 저항소자가 병렬로 연결되는 경우 로직로우레벨로 구동된 리셋신호(RSTB)가 인가되더라도 리셋핀(612)이 제대로 구동되지 않으므로, 컨트롤러(5)는 제1 내지 제4 스위치제어신호(SW_CNT<1:4>)의 인에이블 상태를 조절하여 리셋핀(612)에 하나의 저항소자만 연결되도록 제어한다.
도 10에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 반도체시스템은 컨트롤러(7), 멀티칩패키지(8)를 포함할 수 있다. 멀티칩패키지(8)는 전원핀(811), 리셋핀(812), 제1 제어핀(813), 제2 제어핀(814), 제3 제어핀(815), 제4 제어핀(816), 제5 제어핀(817), 제6 제어핀(818), 제7 제어핀(819), 제8 제어핀(820), 제1 반도체패키지(83) 및 제2 반도체패키지(84)를 포함할 수 있다. 제1 반도체패키지(83)는 제1 반도체칩(831) 및 제2 반도체칩(832)을 포함할 수 있다. 제2 반도체패키지(84)는 제3 반도체칩(841) 및 제4 반도체칩(842)을 포함할 수 있다. 실시예에 따라서, 멀티칩패키지(8)에 포함된 반도체패키지들의 수 및 반도체패키지에 포함된 반도체칩들의 수는 다르게 설정될 수 있다.
컨트롤러(7)는 전원전압(VDD), 리셋신호(RSTB), 제1 내지 제8 전원스위치제어신호(PSW_CNT<1:8>) 및 제1 내지 제8 스위치제어신호(SW_CNT<1:8>)를 멀티칩패키지(8)에 인가할 수 있다. 컨트롤러(7)는 리셋신호(RSTB)를 생성하는 리셋신호생성회로(71)를 포함할 수 있다. 리셋신호생성회로(71)는 도 2에 도시된 리셋신호생성회로(11) 또는 도 6에 도시된 리셋신호생성회로(31)와 동일한 회로로 구현될 수 있다.
제1 반도체칩(831)은 전원핀(811)을 통해 전원전압(VDD)을 입력받을 수 있다. 제1 반도체칩(831)은 리셋핀(812)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제1 반도체칩(831)은 제1 제어핀(813)을 통해 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)를 입력받을 수 있다. 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제1 반도체칩(831)은 제2 제어핀(814)을 통해 제1 및 제2 스위치제어신호(SW_CNT<1:2>)를 입력받을 수 있다. 제1 및 제2 스위치제어신호(SW_CNT<1:2>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제1 반도체칩(831)은 제1 리셋처리회로(8311)를 포함할 수 있다. 제1 리셋처리회로(8311)는 리셋신호(RSTB), 제1 및 제2 전원스위치제어신호(PSW_CNT<1:2>)와 제1 및 제2 스위치제어신호(SW_CNT<1:2>)에 응답하여 리셋동작을 수행할 수 있다. 제1 리셋처리회로(8311)는 도 7에 도시된 제1 리셋처리회로(471) 또는 도 8에 도시된 제2 리셋처리회로(481)와 동일한 회로로 구현될 수 있다.
제2 반도체칩(832)은 전원핀(811)을 통해 전원전압(VDD)을 입력받을 수 있다. 제2 반도체칩(832)은 리셋핀(812)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제2 반도체칩(832)은 제3 제어핀(815)을 통해 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)를 입력받을 수 있다. 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제2 반도체칩(832)은 제4 제어핀(816)을 통해 제3 및 제4 스위치제어신호(SW_CNT<3:4>)를 입력받을 수 있다. 제3 및 제4 스위치제어신호(SW_CNT<3:4>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제2 반도체칩(832)은 제2 리셋처리회로(8321)를 포함할 수 있다. 제2 리셋처리회로(8321)는 리셋신호(RSTB), 제3 및 제4 전원스위치제어신호(PSW_CNT<3:4>)와 제3 및 제4 스위치제어신호(SW_CNT<3:4>)에 응답하여 리셋동작을 수행할 수 있다. 제2 리셋처리회로(8321)는 도 7에 도시된 제1 리셋처리회로(471) 또는 도 8에 도시된 제2 리셋처리회로(481)와 동일한 회로로 구현될 수 있다.
제3 반도체칩(841)은 전원핀(811)을 통해 전원전압(VDD)을 입력받을 수 있다. 제3 반도체칩(841)은 리셋핀(812)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제3 반도체칩(841)은 제5 제어핀(817)을 통해 제5 및 제6 전원스위치제어신호(PSW_CNT<5:6>)를 입력받을 수 있다. 제5 및 제6 전원스위치제어신호(PSW_CNT<5:6>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제3 반도체칩(841)은 제6 제어핀(818)을 통해 제5 및 제6 스위치제어신호(SW_CNT<5:6>)를 입력받을 수 있다. 제5 및 제6 스위치제어신호(SW_CNT<5:6>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제3 반도체칩(841)은 제3 리셋처리회로(8411)를 포함할 수 있다. 제3 리셋처리회로(8411)는 리셋신호(RSTB), 제5 및 제6 전원스위치제어신호(PSW_CNT<5:6>)와 제5 및 제6 스위치제어신호(SW_CNT<5:6>)에 응답하여 리셋동작을 수행할 수 있다. 제3 리셋처리회로(8411)는 도 7에 도시된 제1 리셋처리회로(471) 또는 도 8에 도시된 제2 리셋처리회로(481)와 동일한 회로로 구현될 수 있다.
제4 반도체칩(842)은 전원핀(811)을 통해 전원전압(VDD)을 입력받을 수 있다. 제4 반도체칩(842)은 리셋핀(812)을 통해 리셋신호(RSTB)를 입력받을 수 있다. 제4 반도체칩(842)은 제7 제어핀(819)을 통해 제7 및 제8 전원스위치제어신호(PSW_CNT<7:8>)를 입력받을 수 있다. 제7 및 제8 전원스위치제어신호(PSW_CNT<7:8>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제4 반도체칩(842)은 제8 제어핀(820)을 통해 제7 및 제8 스위치제어신호(SW_CNT<7:8>)를 입력받을 수 있다. 제7 및 제8 스위치제어신호(SW_CNT<7:8>)는 실시예에 따라서 복수의 핀들을 통해 입력될 수도 있다. 제4 반도체칩(842)은 제4 리셋처리회로(8421)를 포함할 수 있다. 제4 리셋처리회로(8421)는 리셋신호(RSTB), 제7 및 제8 전원스위치제어신호(PSW_CNT<7:8>)와 제7 및 제8 스위치제어신호(SW_CNT<7:8>)에 응답하여 리셋동작을 수행할 수 있다. 제4 리셋처리회로(8421)는 도 7에 도시된 제1 리셋처리회로(471) 또는 도 8에 도시된 제2 리셋처리회로(481)와 동일한 회로로 구현될 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템은 컨트롤러(7)에서 로직로우레벨로 인에이블된 리셋신호(RSTB)를 리셋핀(812)을 통해 제1 반도체칩(831), 제2 반도체칩(832), 제3 반도체칩(841) 및 제4 반도체칩(842)에 전달하여 리셋동작을 수행할 수 있다. 리셋동작이 수행될 때 컨트롤러(7)는 제1 내지 제8 전원스위치제어신호(PSW_CNT<1:8>) 중 하나만을 인에이블시키고, 제1 내지 제8 스위치제어신호(SW_CNT<1:8>) 중 하나만을 인에이블시켜 인가하여 리셋핀(812)에 제1 리셋처리회로(8311), 제2 리셋처리회로(8321), 제3 리셋처리회로(8411), 제4 리셋처리회로(8421)에 포함된 저항소자들 중 2개 이상이 병렬 연결되는 것을 방지한다. 즉, 리셋핀(812)에 복수의 저항소자가 병렬로 연결되는 경우 로직로우레벨로 구동된 리셋신호(RSTB)가 인가되더라도 리셋핀(812)이 제대로 구동되지 않으므로, 컨트롤러(7)는 제1 내지 제8 전원스위치제어신호(PSW_CNT<1:8>)와 제1 내지 제8 스위치제어신호(SW_CNT<1:8>)의 인에이블 상태를 조절하여 리셋핀(812)에 하나의 저항소자만 연결되도록 제어한다.
앞서, 도 1 내지 도 10에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 컨트롤러 2: 반도체패키지
21: 전원핀 22: 리셋핀
23: 제1 제어핀 24: 제2 제어핀
25: 제1 반도체칩 26: 제2 반도체칩

Claims (24)

  1. 리셋신호가 인가되는 리셋핀에 연결되어 리셋동작이 수행되는 제1 저항소자를 포함하는 제1 반도체장치; 및
    상기 리셋핀에 연결되어 상기 리셋동작이 수행되는 제2 저항소자를 포함하는 제2 반도체장치를 포함하되, 상기 제1 저항소자 및 상기 제2 저항소자는 상기 리셋동작이 수행될 때 상기 리셋핀에 선택적으로 연결되는 리셋동작을 수행하는 반도체패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 반도체장치는
    전원전압, 상기 리셋신호와 제1 스위치제어신호를 입력받아 상기 리셋동작을 수행하는 제1 리셋처리회로를 포함하는 리셋동작을 수행하는 반도체패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 제1 리셋처리회로는 상기 전원전압이 공급되는 제1 패드와 상기 리셋신호가 인가되는 제2 패드 사이에 직렬 연결되는 상기 제1 저항소자 및 제1 스위치소자를 포함하고, 상기 제1 스위치소자는 상기 제1 스위치제어신호가 인에이블되는 경우 상기 제1 저항소자와 상기 제2 패드를 연결하는 리셋동작을 수행하는 반도체패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 제2 반도체장치는
    상기 전원전압, 상기 리셋신호와 제2 스위치제어신호를 입력받아 상기 리셋동작을 수행하는 제2 리셋처리회로를 포함하는 리셋동작을 수행하는 반도체패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 리셋신호가 인에이블되는 구간동안 상기 제1 스위치제어신호 및 상기 제2 스위치제어신호 중 하나만 인에이블되는 리셋동작을 수행하는 반도체패키지.
  6. 전원전압, 리셋신호, 제1 및 제2 스위치제어신호를 출력하는 컨트롤러; 및
    제1 반도체칩, 제2 반도체칩 및 리셋핀을 포함하는 반도체패키지를 포함하되, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제1 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 리셋핀은 제1 스위치제어신호 및 제2 스위치제어신호에 응답하여 상기 제1 리셋처리회로에 포함된 저항소자 및 상기 제2 리셋처리회로에 포함된 저항소자 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 컨트롤러는 상기 리셋신호를 생성하는 리셋신호생성회로를 포함하되, 상기 리셋신호생성회로는 리셋활성화신호에 응답하여 상기 리셋신호가 출력되는 노드를 접지전압으로 구동하는 MOS 트랜지스터를 포함하는 리셋동작을 수행하는 반도체시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 리셋신호가 인에이블되는 구간동안 상기 제1 스위치제어신호 및 상기 제2 스위치제어신호 중 하나만 인에이블되는 리셋동작을 수행하는 반도체시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제1 리셋처리회로는 상기 전원전압이 공급되는 제1 패드와 상기 리셋신호가 인가되는 제2 패드 사이에 직렬 연결되는 제1 저항소자 및 제1 스위치소자를 포함하고, 상기 제1 스위치소자는 상기 제1 스위치제어신호가 인에이블되는 경우 상기 제1 저항소자와 상기 제2 패드를 연결하는 리셋동작을 수행하는 반도체시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 제2 리셋처리회로는 상기 전원전압이 공급되는 제3 패드와 상기 리셋신호가 인가되는 제4 패드 사이에 직렬 연결되는 제2 저항소자 및 제2 스위치소자를 포함하고, 상기 제2 스위치소자는 상기 제2 스위치제어신호가 인에이블되는 경우 상기 제2 저항소자와 상기 제4 패드를 연결하는 리셋동작을 수행하는 반도체시스템.
  11. 전원전압, 리셋신호, 제1 내지 제4 전원스위치제어신호와 제1 내지 제4 스위치제어신호를 출력하는 컨트롤러; 및
    제1 반도체칩, 제2 반도체칩 및 리셋핀을 포함하는 반도체패키지를 포함하되, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제1 및 제2 전원스위치제어신호와 상기 제1 및 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호, 상기 제3 및 제4 전원스위치제어신호와 상기 제3 및 제4 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 리셋핀은 제1 내지 제4 전원스위치제어신호와 제1 내지 제4 스위치제어신호에 응답하여 상기 제1 리셋처리회로에 포함된 제1 및 제2 저항소자와 상기 제2 리셋처리회로에 포함된 제3 및 제4 저항소자 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 컨트롤러는 상기 리셋신호를 생성하는 리셋신호생성회로를 포함하되, 상기 리셋신호생성회로는 리셋활성화신호에 응답하여 상기 리셋신호가 출력되는 노드를 접지전압으로 구동하는 MOS 트랜지스터를 포함하는 리셋동작을 수행하는 반도체시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 리셋신호가 인에이블되는 구간동안 상기 제1 내지 제4 전원스위치제어신호 중 하나와 상기 제1 내지 제4 스위치제어신호중 하나만 인에이블되는 리셋동작을 수행하는 반도체시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 리셋처리회로는 제1 노드, 제2 노드, 제1 및 제2 패드, 제1 및 제2 스위치소자와 상기 제1 저항소자를 포함하되, 상기 제1 노드는 상기 전원전압이 공급되고, 상기 제2 노드는 상기 리셋신호가 인가되며, 상기 제1 패드는 제3 노드에 연결되고, 상기 제1 스위치소자는 상기 제1 패드와 상기 제1 노드에 연결되며, 상기 제1 저항소자는 상기 제3 노드와 제4 노드에 연결되고, 상기 제2 패드는 상기 제2 노드에 연결되며, 상기 제2 스위치소자는 상기 제2 패드와 상기 제4 노드에 연결되고, 상기 제1 스위치소자는 상기 제1 전원스위치제어신호에 응답하여 상기 제1 패드와 상기 제1 노드를 연결하고, 상기 제2 스위치소자는 상기 제1 스위치제어신호에 응답하여 상기 제2 패드와 상기 제4 노드를 연결하는 리셋동작을 수행하는 반도체시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제1 리셋처리회로는 제3 및 제4 패드, 제3 및 제4 스위치소자와 상기 제2 저항소자를 포함하되, 상기 제3 패드는 제5 노드에 연결되고, 상기 제3 스위치소자는 상기 제3 패드와 상기 제1 노드에 연결되며, 상기 제2 저항소자는 상기 제5 노드와 제6 노드에 연결되고, 상기 제4 패드는 상기 제2 노드에 연결되며, 상기 제4 스위치소자는 상기 제4 패드와 상기 제6 노드에 연결되고, 상기 제3 스위치소자는 상기 제2 전원스위치제어신호에 응답하여 상기 제3 패드와 상기 제1 노드를 연결하고, 상기 제4 스위치소자는 상기 제2 스위치제어신호에 응답하여 상기 제4 패드와 상기 제6 노드를 연결하는 리셋동작을 수행하는 반도체시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제2 리셋처리회로는 제1 노드, 제2 노드, 제1 및 제2 패드, 제1 및 제2 스위치소자와 상기 제3 저항소자를 포함하되, 상기 제1 노드는 상기 전원전압이 공급되고, 상기 제2 노드는 상기 리셋신호가 인가되며, 상기 제1 패드는 제3 노드에 연결되고, 상기 제1 스위치소자는 상기 제1 패드와 상기 제1 노드에 연결되며, 상기 제3 저항소자는 상기 제3 노드와 제4 노드에 연결되고, 상기 제2 패드는 상기 제2 노드에 연결되며, 상기 제2 스위치소자는 상기 제2 패드와 상기 제4 노드에 연결되고, 상기 제1 스위치소자는 상기 제3 전원스위치제어신호에 응답하여 상기 제1 패드와 상기 제1 노드를 연결하고, 상기 제2 스위치소자는 상기 제3 스위치제어신호에 응답하여 상기 제2 패드와 상기 제4 노드를 연결하는 리셋동작을 수행하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제2 리셋처리회로는 제3 및 제4 패드, 제3 및 제4 스위치소자와 상기 제4 저항소자를 포함하되, 상기 제3 패드는 제5 노드에 연결되고, 상기 제3 스위치소자는 상기 제3 패드와 상기 제1 노드에 연결되며, 상기 제4 저항소자는 상기 제5 노드와 제6 노드에 연결되고, 상기 제4 패드는 상기 제2 노드에 연결되며, 상기 제4 스위치소자는 상기 제4 패드와 상기 제6 노드에 연결되고, 상기 제3 스위치소자는 상기 제4 전원스위치제어신호에 응답하여 상기 제3 패드와 상기 제1 노드를 연결하고, 상기 제4 스위치소자는 상기 제4 스위치제어신호에 응답하여 상기 제4 패드와 상기 제6 노드를 연결하는 리셋동작을 수행하는 반도체시스템.
  18. 전원전압, 리셋신호, 제1 내지 제4 스위치제어신호를 출력하는 컨트롤러; 및
    제1 반도체패키지, 제2 반도체패키지 및 리셋핀을 포함하는 멀티칩패키지를 포함하되, 상기 제1 반도체패키지는 제1 반도체칩 및 제2 반도체칩을 포함하고, 상기 제2 반도체패키지는 제3 반도체칩 및 제4 반도체칩을 포함하며, 상기 제1 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제1 스위치제어신호를 입력받아 리셋동작을 수행하는 제1 리셋처리회로를 포함하고, 상기 제2 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제2 스위치제어신호를 입력받아 리셋동작을 수행하는 제2 리셋처리회로를 포함하며, 상기 제3 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제3 스위치제어신호를 입력받아 리셋동작을 수행하는 제3 리셋처리회로를 포함하고, 상기 제4 반도체칩은 상기 전원전압, 상기 리셋신호와 상기 제4 스위치제어신호를 입력받아 리셋동작을 수행하는 제4 리셋처리회로를 포함하며, 상기 리셋핀은 제1 내지 제4 스위치제어신호에 응답하여 상기 제1 내지 제4 리셋처리회로에 포함된 저항소자들 중 하나에 연결되는 리셋동작을 수행하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 컨트롤러는 상기 리셋신호를 생성하는 리셋신호생성회로를 포함하되, 상기 리셋신호생성회로는 리셋활성화신호에 응답하여 상기 리셋신호가 출력되는 노드를 접지전압으로 구동하는 MOS 트랜지스터를 포함하는 리셋동작을 수행하는 반도체시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 리셋신호가 인에이블되는 구간동안 상기 제1 내지 제4 스위치제어신호 중 하나만 인에이블되는 리셋동작을 수행하는 반도체시스템.
  21. 리셋신호를 공급하는 리셋핀;
    전원전압을 공급하는 전원핀; 및
    제1 스위치소자 및 저항소자를 각각 포함하는 다수의 리셋처리회로를 포함하되,
    상기 각각의 저항소자의 일단은 상기 전원핀에 연결되고, 상기 각각의 저항소자의 타단은 상기 각각의 제1 스위치소자를 통해 상기 리셋핀에 연결되며,
    리셋동작이 수행될 때 다수의 리셋처리회로 중 하나의 리셋처리회로에 포함된 상기 제1 스위치소자가 상기 저항소자의 타단을 상기 리셋핀에 연결하는 반도체패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 제1 스위치소자 각각은 제1 스위치제어신호를 수신하고,
    상기 리셋동작이 수행될 때 다수의 리셋처리회로 중 하나의 리셋처리회로에 포함된 상기 제1 스위치소자가 상기 제1 스위치제어신호를 토대로 상기 저항소자의 타단을 상기 리셋핀에 연결하는 반도체패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 각각의 리셋처리회로는 상기 전원핀과 상기 각각의 저항소자의 일단에 연결되는 제2 스위치소자를 더 포함하되,
    상기 리셋동작이 수행될 때 상기 다수의 리셋처리회로 중 하나의 리셋처리회로에 포함된 상기 제2 스위치소자가 상기 저항소자의 일단을 상기 전원핀에 연결하는 반도체패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 제2 스위치소자 각각은 제2 스위치제어신호를 수신하고,
    상기 리셋동작이 수행될 때 다수의 리셋처리회로 중 하나의 리셋처리회로에 포함된 상기 제2 스위치소자가 상기 제2 스위치제어신호를 토대로 상기 저항소자의 일단을 상기 전원핀에 연결하는 반도체패키지.
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US16/043,519 US10629253B2 (en) 2018-03-22 2018-07-24 Semiconductor package and semiconductor system related to performing a reset operation
CN201810935212.7A CN110297533B (zh) 2018-03-22 2018-08-16 与执行复位操作相关的半导体封装和半导体系统

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010033631A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US20120254529A1 (en) 2011-03-31 2012-10-04 Hon Hai Precision Industry Co., Ltd. Motherboard with ddr memory devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777488A (en) * 1996-04-19 1998-07-07 Seeq Technology, Inc. Integrated circuit I/O node useable for configuration input at reset and normal output at other times
KR100504428B1 (ko) * 1997-12-30 2005-09-26 주식회사 하이닉스반도체 Edo dram 모듈의 불량소자 검출기
JP4233205B2 (ja) * 2000-09-28 2009-03-04 シャープ株式会社 リセット装置、半導体集積回路装置および半導体記憶装置
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
US7514992B2 (en) * 2005-12-23 2009-04-07 Intersil Americas Inc. Circuit for generating precision soft-start frequency for either value of address bit applied to external reset pin
JP5174515B2 (ja) * 2008-04-09 2013-04-03 株式会社日立製作所 半導体集積回路装置
KR101517767B1 (ko) * 2009-01-07 2015-05-06 시게이트 테크놀로지 엘엘씨 하이브리드 저장 장치 및 그의 자원 공유 방법
KR20100104686A (ko) 2009-03-18 2010-09-29 삼성전자주식회사 임피던스 교정 코드 전송 라인을 테스트 할 수 있는 반도체장치
TWI461893B (zh) * 2011-11-04 2014-11-21 Wistron Corp 處理系統以及其電源控制裝置
KR101969147B1 (ko) * 2013-06-11 2019-04-16 에스케이하이닉스 주식회사 집적 회로
CN103943148B (zh) * 2014-05-20 2017-04-05 建荣集成电路科技(珠海)有限公司 闪速存储器及其复位信号输出方法
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102299682B1 (ko) * 2017-09-13 2021-09-09 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010033631A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
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