CN106531204B - 用于设置参考电压的电路和包括所述电路的半导体器件 - Google Patents

Abstract

提供了一种用于设置参考电压的电路。所述电路包括参考电压信息储存单元和参考电压输入/输出I/O控制单元。参考电压信息储存单元被配置成如果训练操作开始于第一设置模式，则根据储存在第一寄存器或第二寄存器中的信息来设置参考电压的电平。参考电压I/O控制单元被配置成如果训练操作开始于第二设置模式，则根据第一数据或第二数据来设置参考电压的电平。

Description

用于设置参考电压的电路和包括所述电路的半导体器件

相关申请的交叉引用

本申请要求2015年9月10日向韩国知识产权局提交的申请号为10-2015-0128235的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。

技术领域

本公开的实施例涉及用于设置参考电压的电路和包括所述电路的半导体器件。

背景技术

通常，诸如半导体集成电路(IC)的集成电路可以包括半导体系统，所述半导体系统接收从外部系统供应的外部信号，以产生内部信号。半导体系统可以将外部信号与参考电压进行比较，并且可以缓冲外部信号，以产生用于半导体系统的内部电路的内部信号。内部信号可以基于外部信号与参考电压的比较结果来设置逻辑电平。例如，如果内部信号的电压电平比参考电压更高，则内部信号可以被设置成逻辑“高”电平，而如果内部信号的电压电平比参考电压更低，则内部信号可以被设置成逻辑“低”电平。输入至半导体系统的参考电压可以具有介于预定的最大电平(VILmax)与预定的最小电平(VILmin)之间的中间电平。然而，参考电压的电平可能根据环境条件、系统的电力信号的噪声、印刷电路板(PCB)的互连线的形状、和/或封装体的互连线的形状而波动。如果参考电压的电平波动，则半导体系统会错误地识别外部信号的电平，且因而可能产生具有错误逻辑电平的内部信号，从而可能引起内部电路的故障。因而，重要的是验证并确认参考电压电平，使得半导体系统正确地接收外部信号。

近来，用于查找参考电压的电平范围并且设置参考电压的电平的命令总线训练(CBT)方案已经广泛地用于初始化操作(例如，半导体器件的启动操作)，以使得半导体器件能够正常地操作。

发明内容

各种实施例涉及用于设置参考电压的电路以及包括所述电路的半导体器件。

根据一个实施例，提供了一种用于设置参考电压的电路。所述电路包括参考电压信息储存单元和参考电压输入/输出(I/O)控制单元。参考电压信息储存单元被配置成如果训练操作开始于第一设置模式，则根据储存在第一寄存器或第二寄存器中的信息来设置参考电压的电平。参考电压I/O控制单元被配置成如果训练操作开始于第二设置模式，则根据第一数据或第二数据来设置参考电压的电平。

根据另一个实施例，半导体器件包括第一通道和第二通道。第一通道被配置成包括第一数据焊盘部分和第二数据焊盘部分，所述第一数据焊盘部分在第一输入模式和第二输入模式下接收第一数据，所述第二数据焊盘部分在第一输入模式下接收第二数据。第一通道被配置成根据第一数据或第二数据来设置第一参考电压的电平。第二通道被配置成包括第三数据焊盘部分和第四数据焊盘部分，所述第三数据焊盘部分在第一输入模式和第二数据模式下接收第一数据，所述第三数据焊盘部分在第一输入模式下接收第二数据。第二通道被配置成根据第一数据或第二数据来设置第二参考电压的电平。

附图说明

结合附图和所附具体描述，本公开的各种实施例将变得更加显然，其中：

图1为图示根据一个实施例的半导体器件的框图；

图2为图示包括在图1的半导体器件中的第一参考电压设置电路的框图；

图3为图示包括在图2的第一参考电压设置电路中的控制信号发生单元的电路图；

图4为图示包括在图2的第一参考电压设置电路中的参考电压信息储存单元框图；

图5为图示包括在图2的第一参考电压设置电路中的参考电压输入/输出控制单元的电路图；

图6为图示根据储存在图4的参考电压信息储存单元中的信息而被调节的参考电压的电平的训练操作的时序图；

图7为图示根据另一个实施例的半导体器件的框图；以及

图8为图示包括图1至图7中所示的半导体器件中的至少一种的电子系统的框图。

具体实施方式

在下文中，将参照附图来描述本公开的各种实施例。然而，本文中所述的实施例仅是说明性的目的，并非旨在限制本公开的范围。

如图1中所示，根据一个实施例的半导体器件1可以包括第一通道11和第二通道12。第一通道11可以包括：第一数据焊盘部分111、第二数据焊盘部分112、第一缓冲单元113、第一参考电压设置电路114以及第一存储核心区115。第二通道12可以包括：第三数据焊盘部分121、第四数据焊盘部分122、第二缓冲单元123、第二参考电压设置电路124以及第二存储核心区125。

第一参考电压设置电路114可以在第一输入模式和第二输入模式下通过第一数据焊盘部分111来接收第一数据DQ<1:8>。第一参考电压设置电路114可以在第一输入模式下通过第二数据焊盘部分112来接收第二数据DQ<9:16>。第一参考电压设置电路114可以响应于训练开始信号CBT_EN、第一布置选择信号DIR_SEL1、第一输入选择信号DQMRS_SEL1、第一选通信号DQS1以及第二选通信号DQS2而设置第一参考电压VREF_CA1的电平。第一缓冲单元113可以响应于第一参考电压VREF_CA1而缓冲命令/地址信号CA，以产生第一内部命令/地址信号ICA1。命令/地址信号CA可以被设置成包括命令和地址二者，或者命令/地址信号CA可以包括命令或地址。随后将参照图2至图6来描述第一参考电压设置电路114的具体配置和具体操作。

第一输入模式可以被定义为其中三十二比特的数据被输入至半导体器件1的模式，而第二输入模式可以被定义为其中十六比特的数据被输入至半导体器件1的模式。训练开始信号CBT_EN可以被使能成执行命令总线训练(CBT)操作，所述命令总线训练(CBT)操作用于设置第一参考电压VREF_CA1的电平和第二参考电压VREF_CA2的电平。如果第一数据焊盘部分111和第二数据焊盘部分112被布置在第一通道11的与第二通道12对置的端部上，则第一布置选择信号DIR_SEL1可以被设置成具有逻辑“低”电平。可替选地，根据实施例，第一布置选择信号DIR_SEL1可以被设置成具有逻辑“高”电平。在第一设置模式下，第一输入选择信号DQMRS_SEL1可以被设置成具有逻辑“低”电平。第一测试模式可以为如下的模式：其中第一参考电压设置电路114利用储存在第一参考电压设置电路114中的信息来调节第一参考电压VREF_CA1的电平。在第二设置模式下，第一输入选择信号DQMRS_SEL1可以被设置成具有逻辑“高”电平。第二测试模式可以为如下的模式：其中第一参考电压设置电路114利用第一数据DQ<1:8>或者第二数据DQ<9:16>来调节第一参考电压VREF_CA1的电平。第一输入选择信号DQMRS_SEL1的逻辑电平可以根据半导体器件1的第一输入选择信号DQMRS_SEL1焊盘与封装衬底的特定引脚(未示出)之间的电连接状态来设置。第一输入选择信号DQMRS_SEL1的逻辑电平还可以根据实施例来设置。如果第一数据DQ<1:8>通过第一数据焊盘部分111被输入至第一通道11，则第一选通信号DQS1可以被使能。使能的第一选通信号DQS1的逻辑电平可以根据实施例而被设置成不同。如果第二数据DQ<9:16>通过第二数据焊盘部分112被输入至第一通道11，则第二选通信号DQS2可以被使能。使能的第二选通信号DQS2的逻辑电平可以根据实施例而被设置成不同。

第二参考电压设置电路124可以在第一输入模式和第二输入模式下通过第三数据焊盘部分121来接收第一数据DQ<1:8>。第二参考电压设置电路124可以在第一输入模式下通过第四数据焊盘部分122来接收第二数据DQ<9:16>。第二参考电压设置电路124可以响应于训练开始信号CBT_EN、第二布置选择信号DIR_SEL2、第二输入选择信号DQMRS_SEL2、第一选通信号DQS1以及第二选通信号DQS2而设置第二参考电压VREF_CA2的电平。第二缓冲单元123可以响应于第二参考电压VREF_CA2而缓冲命令/地址信号CA，以产生第二内部命令/地址信号ICA2。

如果第三数据焊盘部分121和第四数据焊盘部分122被布置在第二通道12的与第一通道11对置的端部上，则第二布置选择信号DIR_SEL2可以被设置成具有逻辑“高”电平。可替选地，根据实施例，第二布置选择信号DIR_SEL2可以被设置成具有逻辑“低”电平。第二输入选择信号DQMRS_SEL2在第一设置模式下可以被设置成具有逻辑“低”电平，所述第一设置模式为：其中第二参考电压设置电路124利用储存在第二参考电压设置电路124中的信息来调节第二参考电压VREF_CA2的电平。另外，第二输入选择信号DQMRS_SEL2在第二设置模式下可以被设置成具有逻辑“高”电平，所述第二设置模式为：其中第二参考电压设置电路124利用第一数据DQ<1:8>或者第二数据DQ<9:16>来调节第二参考电压VREF_CA2的电平。第二输入选择信号DQMRS_SEL2的逻辑电平可以根据实施例而不同地设置。如果第一数据DQ<1:8>通过第三数据焊盘部分121被输入至第二通道12，则第一选通信号DQS1可以被使能。使能的第一选通信号DQS1的逻辑电平可以根据实施例而不同地设置。如果第二数据DQ<9:16>通过第四数据焊盘部分122被输入至第二通道12，则第二选通信号DQS2可以被使能。使能的第二选通信号DQS2的逻辑电平可以根据实施例而不同地设置。另外，在一个示例中，可以响应于输入选择信号DQMRS_SEL1或者DQMRS_SEL2(其逻辑电平根据引线键合工艺来设置)来选择第一设置模式和第二设置模式中的任意一种。

参见图2，第一参考电压设置电路114可以包括：控制信号发生单元21、参考电压信息储存单元22以及参考电压输入/输出(I/O)控制单元23。

控制信号发生单元21可以响应于训练开始信号CBT_EN、第一布置选择信号DIR_SEL1、第一输入选择信号DQMRS_SEL1、第一选通信号DQS1以及第二选通信号DQS2而产生第一和第二输入控制信号INCNT<1:2>、锁存控制信号LATCNT以及控制脉冲CNTP。如果被使能成逻辑“高”电平的训练开始信号CBT_EN被输入以开始训练操作，则控制信号发生单元21可以产生在预定的时间帧期间具有逻辑“高”电平的控制脉冲CNTP。控制信号发生单元21可以响应于第一选通信号DQS1和第二选通信号DQS2而接收具有逻辑“低”电平的第一布置选择信号DIR_SEL1和具有逻辑“高”电平的第一输入选择信号DQMRS_SEL1，以产生第一和第二输入控制信号INCNT<1:2>。控制信号发生单元21可以根据第一通道11中元件的布置来接收具有逻辑“低”电平的第一布置选择信号DIR_SEL1。如果第一数据DQ<1:8>被输入至第一参考电压设置电路114以将第一选通信号DQS1使能成具有逻辑“高”电平，则控制信号发生单元21可以产生被使能成具有逻辑“高”电平的第一输入控制信号INCNT<1>和被禁止成具有逻辑“低”电平的第二输入控制信号INCNT<2>。如果第二数据DQ<9:16>被输入至第一参考电压设置电路114以将第二选通信号DQS2使能成具有逻辑“高”电平，则控制信号发生单元21可以产生被禁止成具有逻辑“低”电平的第一输入控制信号INCNT<1>和被使能成具有逻辑“高”电平的第二输入控制信号INCNT<2>。控制信号发生单元21可以响应于控制脉冲CNTP、第一选通信号DQS1和第二选通信号DQS2而产生锁存控制信号LATCNT。如果控制脉冲CNTP被产生、或者第一选通信号DQS1和第二选通信号DQS2中的至少一种被使能成具有逻辑“高”电平，则控制信号发生单元21可以产生具有逻辑“高”电平的锁存控制信号LATCNT。锁存控制信号LATCNT的逻辑电平可以根据实施例而被设置成不同。

参考电压信息储存单元22可以响应于训练开始信号CBT_EN而设置第一参考电压VREF_CA1的电平。更具体地，参考电压信息储存单元22可以基于储存在参考电压信息储存单元22中的信息而根据频率来设置第一参考电压VREF_CA1的电平，并且如果被使能成逻辑“高”电平的训练开始信号CBT_EN被输入以在第一设置模式下开始训练操作，则参考电压信息储存单元22可以通过节点ND21来输出第一参考电压VREF_CA1。第二通道12可以包括另一个参考电压信息储存单元，其大体上如同所述电压信息储存单元一样进行工作。因此，如果被使能成逻辑“高”电平的训练开始信号CBT_EN被输入，以开始训练操作，则另一个参考电压信息储存单元可以输出第二参考电压VREF_CA2。参考电压信息储存单元22可以将训练开始信号CBT_EN延迟，以产生延迟的训练开始信号CBT_END。

参考电压I/O控制单元23可以响应于第一和第二输入控制信号INCNT<1:2>来接收第一数据DQ<1:8>或第二数据DQ<9:16>，以设置第一参考电压VREF_CA1的电平。更具体地，当训练操作在第二模式下开始时，在一个示例中，如果第一输入控制信号INCNT<1>被使能，则参考电压I/O控制单元23可以接收第一数据DQ<1:8>以设置第一参考电压VREF_CA1的电平，而如果第二输入控制信号INCNT<2>被使能，则参考电压I/O控制单元23也可以接收第二数据DQ<9:16>以设置第一参考电压VREF_CA1的电平。如果训练操作在第二模式下开始，则另一个参考电压I/O控制单元可以被配置成根据第一数据DQ<1:8>或者第二数据DQ<9:16>来设置第二参考电压VREF_CA2的电平。参考电压I/O控制单元23可以响应于锁存控制信号LATCNT而锁存节点ND21的信号。参考电压I/O控制单元23可以响应于控制脉冲CNTP而锁存第一参考电压VREF_CA1。响应于延迟的训练开始信号CBT_END，参考电压I/O控制单元23可以缓冲节点ND21的锁存的信号，以将缓冲信号作为第一参考电压VREF_CA1输出。

参见图3，控制信号发生单元21可以包括：输入控制信号发生单元31、脉冲发生单元32和锁存控制信号发生单元33。

输入控制信号发生单元31可以被配置成包括反相器IV31、IV32和IV33、以及与非门NAND31和NAND32。输入控制信号发生单元31可以响应于第一布置选择信号DIR_SEL1和第一输入选择信号DQMRS_SEL1而缓冲第一选通信号DQS1和第二选通信号DQS2，以产生第一和第二输入控制信号INCNT<1:2>。输入控制信号发生单元31可以接收根据第一通道11中元件的布置而被设置成逻辑“低”电平的第一布置选择信号DIR_SEL1和被设置成具有逻辑“高”电平的第一输入选择信号DQMRS_SEL1，以产生第一和第二输入控制信号INCNT<1:2>，其中，输入控制信号发生单元31可以响应于第一选通信号DQS1和第二选通信号DQS2而产生第一和第二输入控制信号INCNT<1:2>。如果第一数据DQ<1:8>被输入至第一参考电压设置电路114以将第一选通信号DQS1使能成具有逻辑“高”电平，则输入控制信号发生单元31可以产生被使能成逻辑“高”电平的第一输入控制信号INCNT<1>和被禁止成逻辑“低”电平的第二输入控制信号INCNT<2>。如果第二数据DQ<9:16>被输入至第一参考电压设置电路114以将第二选通信号DQS2使能成逻辑“高”电平，则输入控制信号发生单元31可以产生被禁止成逻辑“低”电平的第一输入控制信号INCNT<1>和被使能成逻辑“高”电平的第二输入控制信号INCNT<2>。

如果被使能成逻辑“高”电平的训练开始信号CBT_EN被输入以开始训练操作，则脉冲发生单元32可以产生在预定的时间帧期间具有逻辑“高”电平的控制脉冲CNTP。

锁存控制信号发生单元33可以被配置成包括或非门NOR31和反相器IV34，所述反相器IV34连接至或非门NOR31的输出端子。锁存控制信号发生单元33可以响应于控制脉冲CNTP、第一选通信号DQS1和第二选通信号DQS2而产生锁存控制信号LATCNT。如果具有逻辑“高”电平的控制脉冲CNTP被产生、或者如果第一选通信号DQS1和第二选通信号DQS2中的至少一种被使能成具有逻辑“高”电平，则锁存控制信号发生单元33可以产生具有逻辑“高”电平的锁存控制信号LATCNT。

参见图4，参考电压信息储存单元22可以包括：延迟单元41、输出选择信号发生单元42、缓冲器43、第一寄存器44、第二寄存器45以及锁存单元46。

延迟单元41可以将训练开始信号CBT_EN延迟预定的延迟时间，以产生延迟的训练开始信号CBT_END。即，从训练开始信号CBT_EN被使能至逻辑“高”电平以开始训练操作的时刻起，在预定的延迟时间之后，延迟的训练开始信号CBT_END可以被使能。

输出选择信号发生单元42可以响应于训练开始信号CBT_EN而产生第一输出选择信号OP_SEL1。更具体地，输出选择信号发生单元42可以在训练开始信号CBT_EN被禁止成具有逻辑“低”电平的同时产生被使能成具有逻辑“高”电平的第一输出选择信号OP_SEL1。输出选择信号发生单元42也可以在训练开始信号CBT_EN被使能成具有逻辑“高”电平的同时产生被禁止成具有逻辑“低”电平的第一输出选择信号OP_SEL1。使能的第一输出选择信号OP_SEL1的逻辑电平可以根据实施例来设置。

缓冲器43可以反相地缓冲第一输出选择信号OP_SEL1，以产生第二输出选择信号OP_SEL2。更具体地，如果第一输出选择信号OP_SEL1被使能成逻辑“高”电平，则缓冲器43可以产生被禁止成逻辑“低”电平的第二输出选择信号OP_SEL2。如果第一输出选择信号OP_SEL1被禁止成逻辑“低”电平，则缓冲器43也可以产生被使能成具有逻辑“高”电平的第二输出选择信号OP_SEL2。

第一寄存器44可以包括用于以高频设置第一参考电压VREF_CA1的电平的信息。第一寄存器44可以根据在半导体器件1的初始化操作期间执行的模式寄存器设置(MRS)操作来储存可以用于设置第一参考电压VREF_CA1的电平的信息。如果第一输出选择信号OP_SEL1被使能成逻辑“高”电平，则第一寄存器44可以将储存于其中的信息作为选择数据SD输出。在某些实施例中，第一寄存器44可以被配置成包括用于以低频设置第一参考电压VREF_CA1的电平的信息。采用大体上类似的方式，第二通道12可以包括另一个参考电压信息储存单元，其包括第三寄存器，所述第三寄存器被配置成包括用于设置第二参考电压VREF_CA2的电平的信息。

第二寄存器45可以包括用于以低频设置第一参考电压VREF_CA1的电平的信息。第二寄存器45可以根据在半导体器件1的初始化操作期间执行的MRS操作来储存信息。如果第二输出选择信号OP_SEL2被使能成具有逻辑“高”电平，则第二寄存器45可以将储存于其中的信息作为选择数据SD输出。在某些实施例中，第二寄存器45可以被配置成包括用于以高频设置第一参考电压VREF_CA1的电平的信息。采用大体上类似的方式，第二通道12可以包括另一个参考电压信息储存单元，其包括第四寄存器，所述第四寄存器被配置成包括用于设置第二参考电压VREF_CA2的电平的信息。

锁存单元46可以响应于延迟的训练开始信号CBT_END而接收并锁存选择数据SD，并且可以将锁存的选择数据SD作为第一参考电压VREF_CA1输出。更具体地，如果延迟的训练开始信号CBT_END被使能成逻辑“高”电平，则锁存单元46可以将锁存的选择数据SD作为第一参考电压VREF_CA1输出。

参见图5，参考电压I/O控制单元23可以包括选择输入部或选择输入单元51和参考电压锁存器或参考电压锁存单元52。

选择输入单元51可以包括第一输入部或第一输入单元511和第二输入部或第二输入单元512。第一输入单元511可以包括反相器IV511、IV512和IV513。如果第一输入控制信号INCNT<1>被使能成逻辑“高”电平，则第一输入单元511可以响应于第一输入选择信号DQMRS_SEL1而缓冲第一数据DQ<1:8>，以通过节点ND51输出缓冲的第一数据。第二输入单元512可以包括反相器IV514、IV515和IV516。如果第二输入控制信号INCNT<2>被使能成逻辑“高”电平，则第二输入单元512可以响应于第二输入选择信号DQMRS_SEL2而缓冲第二数据DQ<9:16>，并通过节点ND51输出缓冲的第二数据。

参考电压锁存单元52可以包括锁存输出部或者锁存输出单元521和反馈部或者反馈单元522。锁存输出单元521可以包括反相器IV521、IV522、IV523、IV524和IV525。锁存输出单元521可以反相缓冲并锁存节点ND51的信号，以通过节点ND52输出反相缓冲的信号。如果锁存控制信号LATCNT具有逻辑“低”电平，则锁存输出单元521可以锁存节点ND51和ND52的信号。锁存输出单元521可以响应于延迟的训练开始信号CBT_END而反相缓冲节点ND51的信号，以将反相缓冲的信号作为第一参考电压VREF_CA1输出。更具体地，如果延迟的训练开始信号CBT_END被使能成具有逻辑“高”电平，则锁存输出单元521可以反相缓冲节点ND51的信号，以通过节点ND21输出反相缓冲的信号。反馈单元522可以包括反相器IV526、IV527和IV528，并且可以响应于控制脉冲CNTP而反馈节点ND21的信号。更具体地，反馈单元522可以响应于训练开始信号CBT_EN而在控制脉冲CNTP具有逻辑“高”电平的同时缓冲输出第一参考电压VREF_CA1的节点ND21的信号，并且可以将缓冲的信号传送至节点ND51。照此，参考电压锁存单元52可以接收并锁存第一参考电压VREF_CA1，其电平通过参考电压信息储存单元22来设置。

在下文中将结合其中第一参考电压VREF_CA1的电平根据图1中所示的半导体器件1的第一通道11中的第一数据DQ<1:8>来设置的示例来描述具有前述配置的半导体器件1的训练操作。另外，描述了另一个示例，其中第一参考电压VREF_CA1的电平基于储存在图1中所示的半导体器件1的第一通道11中的第一寄存器44和第二寄存器45中的信息来设置。

如果训练开始信号CBT_EN被使能成逻辑“高”电平，同时第一布置选择信号DIR_SEL1具有逻辑“低”电平，并且第一输入选择信号DQMRS_SEL1具有逻辑“高”电平，则当第一选通信号DQS1被使能时，第一参考电压设置电路114可以根据经由第一数据焊盘部分111输入的第一数据DQ<1:8>来调节第一参考电压VREF_CA1的电平，或者当第二选通信号DQS2被使能时，第一参考电压设置电路114可以根据经由第二数据焊盘部分112输入的第二数据DQ<9:16>来调节第一参考电压VREF_CA1的电平。

如果训练开始信号CBT_EN被使能成具有逻辑“高”电平，同时第一布置选择信号DIR_SEL1具有逻辑“低”电平，并且第一输入选择信号DQMRS_SEL1具有逻辑“低”电平，则第一参考电压设置电路114可以基于储存在第一寄存器44和第二寄存器45中的信息来设置第一参考电压VREF_CA1的电平。

参见图6，训练操作的第一参考电压VREF_CA1的电平基于储存在第一寄存器44和第二寄存器45中的信息来设置，并且可以被确认。如果训练开始信号CBT_EN被使能成具有逻辑“高”电平，则控制脉冲CNTP可以被产生成具有与从时刻“T61”起直到时刻“T62”的间隔相对应的脉冲宽度，所述时刻“T62”是从时间点“T61”之后经过第一持续时间PD1的时间点。延迟的训练开始信号CBT_END可以在时间点“T63”处被使能成具有逻辑“高”电平，时间点“T63”为在时间点“T61”之后经过第二持续时间PD2的时间点。

储存在第一寄存器44中的逻辑“高”电平的信息可以在时刻“T61”之前作为选择数据SD输出。储存在第二寄存器45中的逻辑“低”电平的信息可以在时刻“T61”之后作为选择数据SD输出。选择数据SD可以在时刻“T63”之后作为第一参考电压VREF_CA1输出。

如上所述，即使当两个通道彼此组合时接收数据的数据焊盘的位置根据输入模式和布置状态而改变，根据一个实施例的半导体器件也可以没有任何错误地接收数据来设置参考电压的电平。另外，根据一个实施例的半导体器件可以储存用于利用模式寄存器设置(MRS)操作而根据高频率或低频率来调节参考电压的电平的信息，并且可以基于储存于其中的信息而以高速调节参考电压的电平。

参见图7，图示了根据另一个实施例的半导体器件1a。半导体器件1a可以包括第一通道11a和第二通道12a。包括在图7中所示的半导体器件1a中的第一通道11a和第二通道12a可以被排列成行，而包括在图1中所示的半导体器件1中的第一通道11和第二通道12被排列成列。图7中的第一通道11a可以具有与图1中所示的第一通道11大体上相同的配置，并且图7中的第二通道12a可以具有与图1中所示的第二通道12大体上相同的配置。因此，下文中将省略第一通道11a和第二通道12a的具体描述。

接收各种信号的第一通道11a和第二通道12a的方向可以根据实施例被不同地设置。例如，第一通道11a可以按诸如图7中的向下方向、向上方向、向左方向和向右方向的各种方向之中的任一方向接收命令/地址信号CA、训练开始信号CBT_EN、第一布置选择信号DIR_SEL1、第一输入选择信号DQMRS_SEL1、第一选通信号DQS1以及第二选通信号DQS2。类似地，第二通道12a也可以按诸如图7中的向下方向、向上方向、向左方向和向右方向的各种方向之中的任一方向接收命令/地址信号CA、训练开始信号CBT_EN、第二布置选择信号DIR_SEL2、第二输入选择信号DQMRS_SEL2、第一选通信号DQS1以及第二选通信号DQS2。

参照图1至图7所述的半导体器件中的至少一种可以被应用至电子系统，所述电子系统包括存储系统、图形系统、计算系统、或移动系统等。例如，如图8中所示，根据一个实施例的电子系统1000可以包括：数据储存单元1001、存储器控制器1002、缓冲存储器1003以及I/O接口1004。

数据储存单元1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据、或者可以读取并输出储存的数据至存储器控制器1002。数据储存单元1001可以包括图1中所示的半导体器件1或者图7中所示的半导体器件1a。此外，数据储存单元1001可以包括非易失性存储器，其即使电源中断的情况下也能保持储存的数据。非易失性存储器可以为快闪存储器(例如，或非型快闪存储器或者与非型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、或者磁性随机存取存储器(MRAM)等等。

存储器控制器1002可以通过I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码以控制用于输入数据至数据储存单元1001或者缓冲存储器1003的操作，或者存储器控制器1002可以将命令解码，以控制用于将储存在数据储存单元1001或者缓冲存储器1003中的数据输出的操作。尽管图8图示了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存单元1001(其由非易失性存储器组成)的一个控制器和用于控制缓冲存储器1003(其由易失性存储器组成)的另一个控制器。

缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存单元100的输出的数据或者被输入至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取并输出储存的数据至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如，动态随机存取存储器(DRAM)、移动DRAM或者静态随机存取存储器(SRAM)。

I/O接口1004可以将存储器控制器1002物理地且电力地连接至外部设备(即，主机)。因而，存储器控制器1002可以通过I/O接口1004来接收从外部设备(即，主机)供应的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002产生的数据输出至外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，例如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、加强型小型设备接口(ESDI)、以及电子集成驱动(DIE)。

电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括：固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、或紧凑型闪存(CF)卡等。

Claims (10)

1.一种用于设置参考电压的电路，所述电路包括：

参考电压信息储存单元，被配置成：如果训练操作开始于第一设置模式，当所述电路以第一频率操作时，则根据储存在第一寄存器中的信息来设置参考电压的电平，以及当所述电路以第二频率操作时，则根据储存在第二寄存器中的信息来设置参考电压的电平；以及

参考电压输入/输出I/O控制单元，被配置成：如果训练操作开始于第二设置模式，则根据第一数据或第二数据来设置参考电压的电平。

2.根据权利要求1所述的电路，其中，响应于输入选择信号来选择第一设置模式和第二设置模式中的任意一种，所述输入选择信号的逻辑电平根据引线键合工艺来设置。

3.根据权利要求1所述的电路，其中，第一寄存器和第二寄存器根据在半导体器件的初始化操作期间执行的模式寄存器设置MRS操作来储存信息。

4.根据权利要求1所述的电路，

其中，储存在第一寄存器中的信息与第一频率相关；以及

其中，储存在第二寄存器中的信息与第二频率相关。

5.根据权利要求1所述的电路，其中，参考电压信息储存单元包括：

输出选择信号发生单元，被配置成响应于训练开始信号而产生输出选择信号；

第一寄存器，被配置成响应于输出选择信号而将储存于其中的信息作为选择数据输出；

第二寄存器，被配置成响应于输出选择信号而将储存于其中的信息作为选择数据输出；以及

锁存单元，被配置成：响应于延迟的训练开始信号而锁存所述选择数据以将锁存的选择数据作为参考电压输出。

6.根据权利要求1所述的电路，其中，参考电压I/O控制单元包括：

选择输入单元，被配置成响应于第一输入选择信号和第二输入选择信号而经由输入节点选择性地传送第一数据或第二数据；以及

参考电压锁存单元，被配置成锁存输入节点的信号，被配置成响应于延迟的训练开始信号而将锁存的输入节点的信号作为参考电压输出，以及被配置成接收和锁存参考电压，所述参考电压的电平通过参考电压信息储存单元来设置。

7.根据权利要求6所述的电路，其中，所述选择输入单元包括：

第一输入单元，被配置成响应于第一输入选择信号而将第一数据输出至输入节点；以及

第二输入单元，被配置成响应于第二输入选择信号而将第二数据输出至输入节点。

8.根据权利要求6所述的电路，其中，参考电压锁存单元包括：

锁存输出单元，被配置成响应于锁存控制信号而锁存输入节点的信号，以及适用于响应于延迟的训练开始信号而缓冲输入节点的信号以输出缓冲的信号；以及

反馈单元，被配置成响应于控制脉冲而将参考电压传送至输入节点，所述控制脉冲响应于训练开始信号而产生。

9.根据权利要求1所述的电路，还包括控制信号发生单元，所述控制信号发生单元被配置成响应于训练开始信号、布置选择信号、输入选择信号、第一选通信号和第二选通信号而产生第一输入控制信号、第二输入控制信号、锁存控制信号和控制脉冲。

10.根据权利要求9所述的电路，其中，所述控制信号发生单元包括：

输入控制信号发生单元，被配置成响应于布置选择信号和输入选择信号而缓冲第一选通信号和第二选通信号，以产生第一输入控制信号和第二输入控制信号；

脉冲发生单元，被配置成响应于训练开始信号而产生控制脉冲；以及

锁存控制信号发生单元，被配置成响应于控制脉冲、第一选通信号和第二选通信号而产生锁存控制信号。

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