KR20150041385A - 반도체 칩 및 그를 포함하는 반도체 집적회로 - Google Patents

반도체 칩 및 그를 포함하는 반도체 집적회로 Download PDF

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Abstract

반도체 칩 및 그 반도체 칩을 포함하는 반도체 집적회로에 관한 것으로, 복수의 반도체 칩이 적층된 반도체 집적회로에 있어서,제 1 메모리 영역별로 공급될 복수의 내부전압을 생성하되, 복수의 제 1 제어신호에 응답하여 상기 복수의 제 1 내부전압의 레벨을 조절하기 위한 복수의 제 1 내부전압 생성회로와, 상기 복수의 제 1 내부전압을 이용하여 데이터 독출동작을 수행하는 복수의 제 1 메모리 영역이 구비되는 제 1 반도체 칩, 제 2 메모리 영역별로 공급될 복수의 내부전압을 생성하되, 복수의 제 2 제어신호에 응답하여 상기 복수의 제 2 내부전압의 레벨을 조절하기 위한 복수의 제 2 내부전압 생성회로와, 상기 복수의 제 2 내부전압을 이용하여 데이터 독출동작을 수행하는 복수의 제 2 메모리 영역이 구비되는 제 2 반도체 칩,상기 제 1 반도체 칩으로부터 출력되는 복수의 제 1 데이터와 상기 제 2 반도체 칩으로부터 출력되는 복수의 제 2 데이터에 기초하여 상기 복수의 제 1 및 제 2 메모리 영역의 동작속도를 체크하고, 그 체크결과에 따라 상기 복수의 제 1 및 제 2 제어신호를 생성하기 위한 제어회로를 구비하는 제 3 반도체 칩을 포함하는 반도체 집적회로가 제공된다.

Description

반도체 칩 및 그를 포함하는 반도체 집적회로{SEMICONDUCTOR CHIP AND SEMICONDUCTOR INTEGRATED CIRCUIT WITH THE SAME}
반도체 설계기술에 관한 것으로, 더욱 상세하게는 내부전압을 이용하는 반도체 칩 및 그를 포함하는 반도체 집적회로에 관한 것이다.
일반적으로, 하나의 반도체 칩이 패키징된 2차원 구조의 반도체 집적회로는 집적도를 향상하는데 있어 한계에 도달하고 있다. 따라서, 복수의 반도체 칩이 패키징된 3차원 구조의 반도체 집적회로가 제안되고 있다. 3차원 구조의 반도체 집적회로는 복수의 반도체 칩을 수직으로 적층함으로써 동일한 공간에서 최대의 집적도를 실현할 수 있다. 이와 같은 3차원 구조의 반도체 집적회로는 복수의 영역을 포함하며, 영역별로 동작한다. 이하에서는 디램(DRAM : Dynamic Random Access Memory)과 같은 메모리 장치를 예로 들어 설명하기로 한다.
도 1에는 3차원 구조의 메모리 장치에 포함된 메모리 영역을 설명하기 위한 개념도가 도시되어 있다.
도 1을 참조하면, 메모리 장치(10, 20, 30)는 복수의 메모리 영역과, 복수의 메모리 영역의 동작을 제어하기 위한 제어회로를 포함한다. 여기서, 복수의 메모리 영역은 상위 개념의 메모리 영역을 포함하며, 그 상위 개념의 메모리 영역은 하위 개념의 메모리 영역을 포함할 수 있다.
먼저, 도 1의 (A)에 도시된 바와 같이, 메모리 장치(10)는 복수의 채널(CH 0~CH n)과, 복수의 채널(CH0 ~ CHn)의 동작을 제어하기 위한 채널용 제어회로(CH_CTRL)를 포함할 수 있다. 그리고, 각각의 채널(CH0 ~ CHn)은 복수의 랭크(RK 0 ~ RKn)와, 복수의 랭크(RK0 ~ RKn)를 제어하기 위한 랭크용 제어회로(RK_CTRL)를 포함할 수 있다. 또한 각각의 랭크(RK0 ~ RKn)는 복수의 뱅크 그룹(BG0 ~ BGn)과, 복수의 뱅크 그룹(BG0 ~ BGn)을 제어하기 위한 뱅크 그룹용 제어회로(BG_CTRL)을 포함할 수 있다. 또한 각각의 뱅크 그룹(BG0 ~ BGn)은 복수의 뱅크(BK0 ~ BKn)와 복수의 뱅크(BK0 ~ BKn)를 제어하기 위한 뱅크용 제어회로(BK_CTRL)를 포함할 수 있다.
또는, 도 1의 (B)에 도시된 바와 같이, 메모리 장치(20)는 복수의 랭크(RK0 ~ RKn)와, 복수의 랭크(RK0 ~ RKn)의 동작을 제어하기 위한 랭크용 제어회로(RK_CTRL)를 포함할 수 있다. 또한 각각의 랭크(RK0 ~ RKn)는 복수의 뱅크 그룹(BG0 ~ BGn)과, 복수의 뱅크 그룹(BG0 ~ BGn)의 동작을 제어하기 위한 뱅크 그룹용 제어회로(BG_CTRL)을 포함할 수 있다. 또한 복수의 뱅크 그룹(BG0 ~ BGn)은 복수의 뱅크(BK0 ~ BKn)와, 복수의 뱅크(BK0 ~ BKn)를 제어하기 위한 뱅크용 제어회로(BK_CTRL)를 포함할 수 있다.
또한, 도 1의 (C)에 도시된 바와같이, 메모리 장치(30)는 복수의 뱅크 그룹(BG 0 ~ BG n)과, 복수의 뱅크(BG0 ~ BGn)를 제어하기 위한 뱅크 그룹용 제어회로(BG_CTRL)를 포함할 수 있다. 또한 각각의 뱅크 그룹(BG0 ~ BGn)은 복수의 뱅크(BK0 ~ BKn)와, 복수의 뱅크 그룹(BG0 ~ BGn)을 제어하기 위한 뱅크용 제어회로(BK_CTRL)을 포함할 수 있다.
상기 설명과 같이 메모리 장치(10, 20, 30)는 상위 개념의 메모리 영역으로 채널(CHANNEL) 또는 랭크(RANK) 또는 뱅크 그룹(BANK GROUP)등을 포함할 수 있고, 하위 개념의 메모리 영역으로 랭크(RANK) 또는 뱅크 그룹(BANK GROUP) 또는 뱅크(BANK)등을 포함할 수 있다.
그러나, 상기와 같은 구성을 가지는 3 차원 구조의 메모리 장치는 메모리 영역마다 프로세스, 전압, 온도(Process, Voltage, Temperature : PVT) 특성의 차이가 발생하면, 메모리 영역별로 비동기적인(Asynchronous) 동작 속도의 차이가 발생하는 문제점이 있다. 더욱이, 메모리 영역별로 동작 속도를 동기화하는 경우에는 동작 속도가 가장 좋지 않은 동작 환경에 맞춰지기 때문에 메모리 장치의 전체 동작 속도가 열화 되는 문제점이 있다.
본 발명은 영역별로 동작속도 조절 및 동기화가 가능한 반도체 칩 및 그를 포함하는 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 제어신호에 응답하여 예정된 레벨의 내부전압을 생성하기 위한 내부전압 생성회로; 내부전압을 이용하여 예정된 동작을 수행하는 내부회로; 및 내부회로로부터 출력되는 동작 결과신호에 기초하여 내부회로의 동작속도를 체크하고, 그 체크결과에 따라 제어신호를 생성하기 위한 제어회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 메모리 영역별로 공급될 복수의 내부전압을 생성하되, 복수의 제어신호에 응답하여 복수의 내부전압의 전압 레벨을 조절하기 위한 복수의 내부전압 생성회로; 복수의 내부전압을 이용하여 데이터 독출 동작을 수행하는 복수의 메모리 영역; 복수의 메모리 영역으로부터 출력되는 복수의 데이터에 기초하여 복수의 메모리 영역의 동작속도를 체크하고, 그 체크결과에 따라 복수의 제어신호를 생성하기 위한 제어회로를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 복수의 반도체 칩이 적층된 반도체 집적회로에 있어서, 제 1 메모리 영역별로 공급될 복수의 내부전압을 생성하되, 복수의 제 1 제어신호에 응답하여 복수의 제 1 내부전압의 레벨을 조절하기 위한 복수의 제 1 내부전압 생성회로; 복수의 제 1 내부전압을 이용하여 데이터 독출동작을 수행하는 복수의 제 1 메모리 영역이 구비되는 제 1 반도체 칩; 제 2 메모리 영역별로 공급될 복수의 내부전압을 생성하되, 복수의 제 2 제어신호에 응답하여 복수의 제 2 내부전압의 레벨을 조절하기 위한 복수의 제 2 내부전압 생성회로; 복수의 제 2 내부전압을 이용하여 데이터 독출동작을 수행하는 복수의 제 2 메모리 영역이 구비되는 제 2 반도체 칩; 상제 1 반도체 칩으로부터 출력되는 복수의 제 1 데이터와 제 2 반도체 칩으로부터 출력되는 복수의 제 2 데이터에 기초하여 복수의 제 1 및 제 2 메모리 영역의 동작속도를 체크하고, 그 체크결과에 따라 복수의 제 1 및 제 2 제어신호를 생성하기 위한 제어회로를 구비하는 제 3 반도체 칩을 포함할 수 있다.
영역별로 공급되는 내부전압을 제어함으로써 프로세스, 전압, 온도(Process, Voltage, Temperature : PVT) 특성에 상관없이 영역 간의 동작 속도를 동기화할 수 있다. 따라서, 반도체 집적회로의 성능을 향상시킬 수 있는 효과가 있다.
도 1은 3차원 구조의 반도체 집적회로에 포함된 복수의 영역을 설명하기 위한 개념도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 집적회로의 구성도이다.
도 3은 도 2에 도시된 제 1 메모리 칩을 개념적으로 설명하기 위한 구성도이다.
도 4는 도 3에 도시된 제어회로의 일예를 보인 내부 구성도이다.
도 5는 도 2에 도시된 제 1 메모리 칩을 더욱 자세하게 설명하기 위한 구성도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 집적회로의 구성도이다.
도 7은 도 6에 도시된 제어 칩과 제 1 및 제 2 메모리 칩을 설명하기 위한 구성도이다.
도 8 및 도 9는 도 7의 반도체 집적회로에 포함된 복수의 메모리 영역이 어떤 단위로 제어되는지를 설명하기 위한 개념도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 따른 반도체 접적회로는 DRAM과 같은 메모리 장치를 예를들어 설명한다.
도 2에는 본 발명의 제 1 실시예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 집적회로는, 3차원 구조의 반도체 집적회로로, 수직으로 적층된 제 1 내지 제 4 메모리 칩(100 ~ 400)을 포함한다. 제 1 내지 제 4 메모리 칩(100 ~ 400)은 동종 또는 이종의 칩일 수 있다. 이하에서는 설명의 편의를 위하여 동종의 칩인것을 예로 들어 설명하고, 제 1 메모리 칩(100)만을 대표적으로 설명한다.
도 3에는 도 2에 도시된 제 1 메모리 칩(100)을 개념적으로 설명하기 위한 구성도가 도시되어 있다.
도 3을 참조하면, 제 1 메모리 칩(100)은 제어신호(CTRL')에 응답하여 예정된 레벨의 내부전압(Vint)을 생성하기 위한 내부전압 생성회로(110)와, 내부전압(Vint)을 이용하여 예정된 동작을 수행하는 내부회로(120)와, 테스트 모드시 내부회로(120)로부터 출력되는 동작 결과신호(CTRL_FD)에 기초하여 내부회로(120)의 동작속도를 체크하고, 그 체크결과에 따라 제어신호(CTRL)를 생성하기 위한 제어회로(130)와, 제어신호(CTRL)를 저장하기 위한 저장회로(140)를 포함할 수 있다.
여기서, 내부전압 생성회로(110)는 제어신호(CTRL')에 응답하여 전압 레벨이 조절되는 기준전압(Vref)을 생성하기 위한 기준전압 생성부(111)와, 기준전압(Vref)에 대응하는 내부전압(Vint)을 생성하기 위한 내부전압 생성부(113)를 포함할 수 있다.
또한, 내부회로(120)는 복수의 메모리영역을 포함할 수 있고, 테스트 모드시 제어회로(130)의 제어에 따라 예정된 동작을 수행하거나 또는 외부 컨트롤러(도면에 미도시)의 제어에 따라 예정된 동작을 수행할 수 있다.
그리고 제어회로(130)는 테스트 모드신호(TM_EN)에 응답하여 내부전압 생성회로(110), 내부회로(120) 그리고 저장회로의 전반적인 동작을 제어할 수 있다. 여기서, 테스트 모드 신호(TM_EN)는 테스트 모드와 관련된 어드레스 신호에 의해 생성될 수 있다.
또한, 저장회로(140)은 레지스터(registor) 또는 퓨즈회로를 포함할 수 있다.
한편, 도 4에는 도 3에 도시된 제어회로의 일예를 보인 내부 구성도가 도시되어 있다.
도 4를 참조하면, 제어회로(130)는 테스트 모드신호(TM_EN)와 클럭(CLK)과 내부회로(120)의 동작 개시신호(RD) 및 동작 결과신호(CTRL_FD)에 응답하여 내부회로(120)의 동작속도를 검출하기 위한 동작속도 검출부(131)와, 동작속도 검출부(131)로부터 출력되는 동작속도 검출신호(A_SPD)에 응답하여 제어신호(CTRL)을 생성하기 위한 제어신호 생성부(133)를 포함할 수 있다. 예컨대, 동작속도 검출부(131)는 동작 개시신호(RD)가 입력된 시점으로부터 동작 결과신호(CTRL_FD)가 출력되는 시점까지의 동작시간을 측정하고, 그 측정된 동작시간에 기초하여 동작속도를 검출할 수 있다. 그리고 제어신호 생성부(133)는 미리 설정된 기준속도와 동작속도 검출부(131)에 의해 검출된 동작속도를 비교하고, 그 비교결과에 대응하는 제어신호(CTRL)를 생성할 수 있다. 여기서, 동작 개시신호(RD)는 테스트 모드시 외부 컨트롤러로부터 입력되거나 또는 제어회로(130)로부터 제공될 수 있다.
도 5에는 도 2에 도시된 제 1 메모리 칩(100)을 더욱 자세하게 설명하기 위한 구성도가 도시되어 있다. 이때, 도 5에는 도 3과 대응하는 구성에 대하여 동일한 도면 부호를 사용하거나 또는 동일한 계열의 도면 부호를 사용하기로 한다.
도 5를 참조하면, 제 1 메모리 칩(100)은 제 1 및 제 2 메모리 영역(120A, 120B)에 공급될 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 생성하되, 제 1 및 제 2 제어신호(CTRL_A', CTRL_B')에 응답하여 제 1 및 제 2 내부전압(V1_Int, V2_Int)의 전압 레벨을 조절하기 위한 제 1 및 제 2 내부전압 생성회로(110A, 110B)와, 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 이용하여 데이터 독출동작을 수행하는 제 1 및 제 2 메모리 영역(120A, 120B)과, 제 1 및 제 2 메모리영역(120A, 120B)으로부터 독출된 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)에 기초하여 제 1 및 제 2 메모리 영역(120A, 120B)의 동작속도를 체크하고, 그 체크결과에 따라 제 1 및 제 2 제어신호(CTRL_A, CTRL_B)를 생성하기 위한 제어회로(130)와, 제 1 및 제 2 제어신호(CTRL_A, CTRL_B)를 저장하기 위한 제 1 및 제 2 저장회로(140A, 140B)를 포함한다.
여기서, 제 1 내부전압 생성회로(110A)는 제 1 제어신호(CTRL_A')에 응답하여 전압 레벨이 조절되는 제 1 기준전압(V1_Ref)을 생성하기 위한 제 1 기준전압 생성부(111A)와, 제 1 기준전압(V1_Ref)에 대응하는 제 1 내부전압(V1_Int)을 생성하기 위한 제 1 내부전압 생성부(113A)를 포함한다. 그리고 제 2 내부전압 생성회로(110B)는 제 2 제어신호(CTRL_B')에 응답하여 전압 레벨이 조절되는 제 2 기준전압(V2_Ref)을 생성하기 위한 기준전압 생성부(111B)와, 제 2 기준전압(V2_Ref)에 대응하는 제 2 내부전압(V2_Int)을 생성하기 위한 제 2 내부전압 생성부(113B)를 포함한다. 본 발명의 실시예에서는 2개의 내부전압 생성회로(110A, 110B)가 포함되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 3개 이상의 내부전압 생성회로를 포함할 수 있다. 이러한 경우 메모리 영역의 개수에 대응하여 구비될 것이다.
또한, 제 1 및 제 2 메모리 영역(120A, 120B)은 채널(CHANNEL) 또는 랭크(RANK) 또는 뱅크 그룹(BANK GROUP)을 포함할 수 있다(도 1을 참조).
한편, 제어회로(130)와 제 1 및 제 2 저장회로(140A, 140B)는 전술한 그것과 동일하므로 그에 대한 설명은 생략한다(도 3 및 도 5 참조). 다만, 제어회로(130)에 포함된 동작속도 검출부(131)는 리드 커맨드(RD)가 입력된 시점부터 제 1 리드 데이터(CTRL_FD_A) 또는 제 2 리드 데이터(CTRL_FD_B)가 데이터 패드(도면에 미도시)를 통해 출력되는 시점까지의 동작시간(예:tAA)을 측정하고, 그 측정된 동작시간에 기초하여 동작속도를 검출할 수 있다.
이하, 본 발명의 제 1 실시예에 따른 반도체 집적회로의 동작을 설명한다.
테스트 모드 신호(TM_EN)가 활성화되어 테스트 모드에 진입하면, 제 1 및 제 2 메모리 영역(120A, 120B)은 리드 커맨드(RD, 도 5참조)에 응답하여 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 이용하여 데이터 독출동작을 수행하고, 데이터 독출동작에 대응하는 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)를 생성할 수 있다.
그리고 제어회로(130)는 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)에 기초하여 제 1 및 제 2 메모리 영역(120A, 120B)의 동작 속도를 체크 할 수 있다.예컨대, 제어회로(130)는 리드 커맨드(RD)가 입력된 시점부터 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)가 데이터 패드(도면에 미도시)를 통해 출력되는 시점까지의 동작시간(tAA)를 측정하고, 그 측정된 동작시간에 기초하여 동작속도를 검출할 수 있다.
또한, 제어회로(130)는 체크된 동작 속도를 기초로 하여 제 1 및 제 2 제어신호(CTRL_A, CTRL_B)를 생성할 수 있다. 예컨대, 제어회로(130)는 제 1 메모리 영역(120A)의 동작속도가 미리 설정된 기준속도보다 저속이면 고속동작에 대응하는 제 1 제어신호(CTRL_A)를 생성하고, 제 2 메모리 영역(120B)의 동작속도가 기준속도보다 고속이면 저속 동작에 대응하는 제 2 제어신호(CTRL_B)를 생성한다.
그리고, 제 1 내부전압 생성회로(110A)는 제어 신호(CTRL'_A)에 대응하는 제 1 내부전압(V1_Int)를 생성하여 제 1 메모리 영역(120A)에 공급할 수 있다. 이를 더욱 자세하게 설명하면, 제 1 기준전압 생성부(111A)는 제 1 제어신호(CTRL_A')에 응답하여 제 1 기준전압(V1_Ref)을 조절한다. 제 1 내부전압 생성부(113A)는 제 1 기준전압(V1_Ref)에 대응하는 제 1 내부전압(V1_Int)를 생성하여 제 1 메모리 영역(120A)에 공급할 수 있다. 예컨대, 제 1 기준전압 생성부(111A)가 제 1 제어신호(CTRL_A')에 응답하여 제 1 기준전압(V1_Ref)의 전압레벨을 종전보다 높게 조절하면, 제 1 내부전압 생성부(113A)는 제 1 기준전압(V1_Ref)에 대응하여 종전보다 높은 전압레벨의 제 1 내부전압(V1_Int)을 생성한다.
한편, 제 2 내부전압 생성회로(110B)는 제어 신호(CTRL_B')에 응답하는 제 2 내부전압(V2_Int)를 생성하여 제 2 메모리 영역(120B)에 공급할 수 있다.이를 더욱 자세하게 설명하면, 제 2 기준전압 생성부(111B)는 제 2 제어신호(CTRL_B')에 응답하여 제 2 기준전압(V2_Ref)을 조절한다. 제 2 내부전압 생성부(113B)는 제 2 기준전압(V2_Ref)에 대응하는 제 2 내부전압(V2_Int)를 생성하여 제 2 메모리 영역(120B)에 공급할 수 있다. 예컨대, 제 2 기준전압 생성부(111B)가 제 2 제어신호(CTRL_B')에 응답하여 제 2 기준전압(V2_Ref)의 전압레벨을 종전보다 낮게 조절하면, 제 2 내부전압 생성부(113B)는 제 2 기준전압(V2_Ref)에 대응하여 종전보다 낮은 전압레벨의 제 2 내부전압(V2_Int)을 생성한다.
계속해서, 제 1 및 제 2 메모리 영역(120A, 120B)은 리드 커맨드(RD)에 응답하여 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 이용하여 데이터 독출 동작을 수행하며, 데이터 독출 동작에 대응하는 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)를 제어회로(130)로 공급할 수 있다.
그러면, 제어회로(130)는 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)에 기초하여 제 1 및 제 2 메모리 영역(120A, 120B)의 동작속도를 체크 하고, 그 체크 결과에 대응하는 제 1 및 제 2 제어신호(CTRL_A, CTRL_B)를 생성할 수 있다.
제어회로(130)의 제어에 따라 상기와 같은 일련의 과정을 반복적으로 수행함으로써, 제 1 및 제 2 메모리 영역(120A, 120B)의 동작속도를 동기화한다.
한편, 제 1 및 제 2 저장회로(140A, 140B)는 최적의 동작속도가 체크되면, 그 동작속도에 대응하는 제 1 및 제 2 제어신호(CTRL_A, CTRL_B)의 정보를 제 1 및 제 2 저장회로(140A, 140B)에 저장할 수 있다.
도 6는 본발명의 제 2 실시예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
본 발명의 제 2 실시예에 따른 반도체 집적회로는 제 1 실시예에 비하여 제어회로가 별도의 칩에 구비되는 것을 특징으로 한다.
도 6를 참조하면, 반도체 집적회로는 하나의 제어 칩(500)과 제 1 내지 제 4 메모리 칩(600 ~ 900)을 포함하며, 제어 칩(500) 상부에 제 1 내지 제 4 메모리 칩(600 ~ 900)이 수직으로 적층된 구조를 가진다. 여기서, 칩(500 ~ 900)의 적층 순서는 이에 한정되지 않고, 설계에 따라 변형 가능하다.
도 7 에는 제어 칩(500)과 제 1 및 제 2 메모리 칩(600, 700)의 구성도가 도시되어 있다. 이때, 도 7에는 설명의 편의를 위하여 제 1 내지 제 4 메모리 칩(600 ~ 900) 중 제 1 및 제 2 메모리 칩(600, 700)만 도시되어 있음에 유의한다.
도 7를 참조하면, 제 1 메모리 칩(600)은 제 1 및 제 2 메모리 영역(620A, 620B)에 공급될 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 생성하되, 제 1 및 제 2 제어신호(CTRL_A', CTRL_B')에 응답하여 제 1 및 제 2 내부전압(V1_Int, V2_Int)의 전압 레벨을 조절하기 위한 제 1 및 제 2 내부전압 생성회로(610A, 610B)와, 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 이용하여 데이터 독출 동작을 수행하는 제 1 및 제 2 메모리 영역(620A, 620B)을 포함할 수 있다.
또한, 제 2 메모리 칩(700)은 제 1 및 제 2 메모리 영역(720A, 720B)에 공급될 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 생성하되, 제 1 및 제 2 제어신호(CTRL_A', CTRL_B')에 응답하여 제 1 및 제 2 내부전압(V1_Int, V2_Int)의 전압 레벨을 조절하기 위한 제 1 및 제 2 내부전압 생성회로(710A, 710B)와, 제 1 및 제 2 내부전압(V1_Int, V2_Int)을 이용하여 데이터 독출 동작을 수행하는 제 1 및 제 2 메모리 영역(720A, 720B)을 포함할 수 있다.
그리고, 제어 칩(500)은 제 1 및 제 2 반도체 칩(600, 700)으로부터 출력되는 복수의 제 1 및 제 2 리드 데이터(CTRL_FD_A, CTRL_FD_B)에 기초하여 복수의 제 1 및 제 2 메모리 영역(620A,620B)(720A,720B)의 동작속도를 체크 하고, 그 체크결과에 따라 복수의 제 1 및 제 2 제어신호(CTRL_A', CTRL_B')를 생성하기 위한 제어회로(510)를 포함할 수 있다.
이때, 제어 칩(500)에 포함된 제어회로(510)은 본 발명의 제 1 실시예에 도시된 그것(130)과 동일하고, 제 1 메모리 칩(600)에 포함된 제 1 및 제 2 내부전압 생성회로(610A, 610B), 제 1 및 제 2 메모리 영역(620A, 620B), 제 1 및 제 2 저장회로(640A, 640B)는 본 발명의 제 1 실시예에 도시된 그것들(110A, 110B)(120A, 120B)(140A, 140B)과 동일하며, 제 2 메모리 칩(700)에 포함된 제 1 및 제 2 내부전압 생성회로(710A, 710B), 제 1 및 제 2 메모리 영역(720A, 720B), 제 1 및 제 2 저장회로(740A, 740B) 또한 본 발명의 제 1 실시예에 도시된 그것들(110A, 110B)(120A, 120B)(140A, 140B)과 동일하므로, 그에 대한 자세한 구성 설명 및 동작 설명은 생략하도록 한다. 다만, 본 발명의 제 2 실시예에서는 제 1 실시예와 같이 메모리 칩 단위, 즉 수평 방향의 메모리 영역(예:뱅크(BK))들의 동작속도를 동기화할 수 있을 뿐만 아니라(도 8 참조), 수직 방향의 메모리 영역(예:뱅크(BK))들의 동작 속도를 동기화할 수 있다(도 9 참조).
이와 같은 본 발명의 실시예에 따르면, 메모리 영역 간의 동작 속도를 동기화할 수 있으면서도 소원하는 동작 속도로 동기화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 실시예에서는 실제 경로를 대상으로 동작속도를 체크하였으나, 반드시 이에 한정되는 것은 아니며, 실제 경로를 모델링한 레플리카 경로를 대상으로 동작속도를 체크할 수도 있다.
10, 20, 30 : 메모리 장치
100, 600 : 제 1 메모리 칩
200, 700 : 제 2 메모리 칩
500 : 제어 칩
111, 111A, 111B, 611, 711 : 기준전압 생성부
113, 113A, 113B, 613, 713 : 내부전압 생성부
110, 110A, 110B, 610, 710 : 내부전압 생성회로
120 : 내부회로
131 : 동작속도 검출부
133 : 제어신호 생성부
120A, 120B, 620A, 620B, 720A, 720B : 메모리 영역
140, 140A, 140B, 640A, 640B, 740A, 740B : 저장회로
130, 510 : 제어회로

Claims (17)

  1. 제어신호에 응답하여 예정된 레벨의 내부전압을 생성하기 위한 내부전압 생성회로;
    상기 내부전압을 이용하여 예정된 동작을 수행하는 내부회로; 및
    상기 내부회로로부터 출력되는 동작 결과신호에 기초하여 상기 내부회로의 동작속도를 체크하고, 그 체크결과에 따라 상기 제어신호를 생성하기 위한 제어회로
    를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 제어회로는,
    테스트 모드시 상기 내부회로의 동작 개시신호와 상기 동작 결과신호에 기초하여 상기 동작속도를 검출하는 동작속도 검출부; 및
    상기 동작속도 검출부로부터 출력되는 동작속도 검출신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부를 포함하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 동작 개시신호는 상기 테스트 모드시 외부에서 입력되거나 또는 상기 제어회로로부터 생성되는 반도체 칩.
  4. 제 1 항에 이어서,
    상기 제어신호를 저장하기 위한 저장회로를 더 포함하는 반도체 칩.
  5. 제 4 항에 있어서,
    상기 저장회로는 레지스터(registor) 또는 퓨즈 회로를 포함하는 반도체 칩.
  6. 제 1 항에 있어서,
    상기 내부전압 생성회로는,
    상기 제어신호에 응답하여 전압 레벨이 조절되는 기준전압을 생성하기 위한 기준전압 생성부; 및
    상기 기준전압과 내부전압에 대응하는 내부전압을 생성하기 위한 생성부를 포함하는 반도체 칩.
  7. 복수의 내부전압을 생성하되, 복수의 제어신호에 응답하여 상기 복수의 내부전압의 전압 레벨을 조절하기 위한 복수의 내부전압 생성회로;
    상기 복수의 내부전압을 이용하여 데이터 독출 동작을 수행하는 복수의 메모리 영역; 및
    상기 복수의 메모리 영역으로부터 출력되는 복수의 데이터에 기초하여 상기 복수의 메모리 영역의 동작속도를 체크하고, 그 체크결과에 따라 상기 복수의 제어신호를 생성하기 위한 제어회로
    를 포함하는 반도체 칩.
  8. 제 7 항에 있어서,
    상기 제어회로는,
    테스트 모드시 리드 커맨드와 상기 복수의 데이터에 기초하여 상기 동작속도를 검출하는 동작속도 검출부; 및
    상기 동작속도 검출부로부터 출력되는 복수의 동작속도 검출신호에 응답하여 상기 복수의 제어신호를 생성하기 위한 제어신호 생성부를 포함하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 리드 커맨드는 상기 테스트 모드시 외부에서 입력되거나 또는 상기 제어회로로부터 생성되는 반도체 칩.
  10. 제 7 항에 있어서,
    상기 복수의 내부전압 생성회로는,
    상기 복수의 제어신호에 응답하여 복수의 전압 레벨이 조절되는 기준전압을 생성하기 위한 복수의 기준전압 생성부; 및
    상기 복수의 기준전압에 대응하는 내부전압을 생성하기 위한 복수의 내부전압 생성부를 포함하는 반도체 칩.
  11. 제 7 항에 있어서,
    상기 제어신호를 저장하기 위한 저장회로를 더 포함하는 반도체 칩.
  12. 제 11 항에 있어서,
    상기 저장회로는 레지스터(registor) 또는 퓨즈 회로를 포함하는 반도체 칩.
  13. 제 7 항에 있어서,
    상기 메모리 영역은 뱅크, 뱅크 그룹, 랭크, 채널 중 어느 하나를 포함하는 반도체 칩.
  14. 복수의 반도체 칩이 적층된 반도체 집적회로에 있어서,
    제 1 메모리 영역별로 공급될 복수의 제 1 내부전압을 생성하되, 복수의 제 1 제어신호에 응답하여 상기 복수의 제 1 내부전압의 레벨을 조절하기 위한 복수의 제 1 내부전압 생성회로와, 상기 복수의 제 1 내부전압을 이용하여 데이터 독출 동작을 수행하는 복수의 제 1 메모리 영역이 구비되는 제 1 반도체 칩;
    제 2 메모리 영역별로 공급될 복수의 제 2 내부전압을 생성하되, 복수의 제 2 제어신호에 응답하여 상기 복수의 제 2 내부전압의 레벨을 조절하기 위한 복수의 제 2 내부전압 생성회로와, 상기 복수의 제 2 내부전압을 이용하여 데이터 독출동작을 수행하는 복수의 제 2 메모리 영역이 구비되는 제 2 반도체 칩; 및
    상기 제 1 반도체 칩으로부터 출력되는 복수의 제 1 데이터와 상기 제 2 반도체 칩으로부터 출력되는 복수의 제 2 데이터에 기초하여 상기 복수의 제 1 및 제 2 메모리 영역의 동작속도를 체크하고, 그 체크결과에 따라 상기 복수의 제 1 및 제 2 제어신호를 생성하기 위한 제어회로를 구비하는 제 3 반도체 칩을
    포함하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 제어회로는,
    테스트 모드시 리드 커맨드와 상기 복수의 제 1 데이터와 상기 복수의 제 2 데이터에 기초하여 상기 동작속도를 검출하는 동작속도 검출부; 및
    상기 동작속도 검출부로부터 출력되는 복수의 동작속도 검출신호에 응답하여 상기 복수의 제 1 및 제 2 제어신호를 생성하기 위한 제어신호 생성부를 포함하는 반도체 칩.
  16. 제 15 항에 있어서,
    상기 리드 커맨드는 상기 테스트 모드시 외부에서 입력되거나 또는 상기 제어회로로부터 생성되는 반도체 칩.
  17. 제 14 항에 있어서,
    상기 복수의 제 1 내부전압 생성회로는 상기 복수의 제 1 제어신호에 응답하여 전압 레벨이 조절되는 복수의 제 1 기준전압을 생성하기 위한 복수의 제 1 기준전압 생성부와, 상기 복수의 제 1 기준전압에 대응하는 복수의 제 1 내부전압을 생성하기 위한 복수의 제 1 내부전압 생성부를 포함하며,
    상기 복수의 제 2 내부전압 생성회로는 상기 복수의 제 2 제어신호에 응답하여 전압 레벨이 조절되는 복수의 제 2 기준전압을 생성하기 위한 복수의 제 2 기준전압 생성부와, 상기 복수의 제 2 기준전압에 대응하는 복수의 제 2 내부전압을 생성하기 위한 복수의 제 2 내부전압 생성부를 포함하는 반도체 집적회로.
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