KR20090088119A - 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리장치 - Google Patents

컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리장치 Download PDF

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Abstract

본 발명은 라이트 신호, 및 리드 신호에 응답하여 어드레스를 컬럼 어드레스로서 출력하며 제어 신호에 응답하여 상기 컬럼 어드레스의 레벨을 반전시켜 출력하는 컬럼 어드레스 출력부, 및 테스트 신호 및 카운팅 인에이블 신호에 응답하여 상기 제어 신호를 생성하는 제어부를 포함한다.
컬럼 어드레스, 최하위 비트 어드레스, 테스트, 데이터 출력

Description

컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리 장치{Circuit for Controlling Column Address and Semiconductor Memory Apparatus Using the Same}
본 발명은 반도체 메모리 기술에 관한 것으로서, 특히 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 점점 고속화됨에 따라 이를 테스트하기위한 테스트 장비 또한 고속화되어야 한다. 예를 들어, 반도체 메모리 장치에 데이터가 정상적으로 저장되고 저장된 데이터가 정상적으로 출력되는지 알아보기 위한 테스트를 수행한다고 가정한다. 이때, 반도체 메모리 장치를 테스트하는 테스트 장비는 반도체 메모리 장치의 데이터 출력 속도만큼 데이터를 고속으로 감지할 수 있어야 한다. 즉, 반도체 메모리 장치가 고속으로 동작하면 테스트 장비 또한 고속으로 동작하여야 한다.
도 1과 같이, 종래의 반도체 메모리 장치는 클럭(CLK)에 데이터(A,B,C,D,E,F,G,H)를 동기시켜 출력한다. 이때, 반도체 메모리 장치는 리드 명령(Read) 한번에 8비트의 데이터(A,B,C,D,E,F,G,H)를 출력한다. 따라서 상기 클럭(CLK)의 주파수가 높아질수록 데이터(A,B,C,D,E,F,G,H) 또한 빠른 타이밍에 출력 된다. 이러한 8비트 데이터(A,B,C,D,E,F,G,H)를 테스트 장비가 감지한다면 A에 표시된 화살표만큼 테스트 장비는 고속으로 동작해야 한다. 테스트 장비가 B에 표시된 화살표만큼 저속으로 동작하면 8비트 데이터(A,B,C,D,E,F,G,H)중 4비트 데이터(A,C,E,G)만 감지할 수 있다.
결국, 고속의 데이터를 출력하는 반도체 메모리 장치를 테스트하기 위해선 고속의 테스트 장비가 필요하게 된다.
하지만 고속의 테스트 장비는 저속의 테스트 장비보다 가격이 높아 반도체 메모리 장치의 원가를 상승시키는 요인으로 작용한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 반도체 메모리 장치보다 저속으로 동작하는 테스트 장비를 사용하여 데이터 입출력 테스트를 수행할 수 있는 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 컬럼 어드레스 제어 회로는 라이트 신호, 및 리드 신호에 응답하여 어드레스를 컬럼 어드레스로서 출력하며 제어 신호에 응답하여 상기 컬럼 어드레스의 레벨을 반전시켜 출력하는 컬럼 어드레스 출력부, 및 테스트 신호 및 카운팅 인에이블 신호에 응답하여 상기 제어 신호를 생성하는 제어부를 포함한다.
본 발명에 따른 컬럼 어드레스 제어 회로를 이용한 반도체 메모리 장치는 리드 명령 또는 라이트 명령이 입력되면 내부적으로 어드레스를 카운팅하여 카운팅된 어드레스에 해당하는 데이터를 입출력하는 데이터 입출력 회로, 및 상기 카운팅된 어드레스중 최하위 비트 어드레스를 테스트 신호에 응답하여 일정한 레벨로 고정시키는 컬럼 어드레스 제어 회로를 포함한다.
본 발명에 따른 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리 장치는 반도체 메모리 장치보다 저속으로 동작하는 테스트 장비에서도 데이터 입출력 테스트를 가능하게 함으로써 반도체 메모리 장치의 원가를 낮출 수 있는 효과가 있다.
본 발명에 따른 컬럼 어드레스 제어 회로는 도 2에 도시된 바와 같이, 컬럼 어드레스 출력부(100), 및 제어부(200)를 포함한다.
상기 컬럼 어드레스 출력부(100)는 라이트 신호(WT), 리드 신호(RD),및 내부 어드레스 중 최하위 비트 어드레스(이하 어드레스, Add<2>)를 입력 받아 컬럼 어드레스중 최하위 비트 어드레스(이하, 컬럼 어드레스 Yadd<2>)를 출력한다. 또한 상기 컬럼 어드레스 출력부(100)는 상기 컬럼 어드레스(Yadd<2>)를 피드백(feedback)받아 제어 신호(ctrl)에 응답하여 반전된 상기 컬럼 어드레스(Yadd<2>)를 출력한다.
상기 제어부(200)는 테스트 신호(Test) 및 카운팅 인에이블 신호(icasp)를 입력 받아 상기 제어 신호(ctrl)를 출력한다.
상기 제어부(200)는 상기 테스트 신호(Test)가 인에이블되면 상기 제어 신호(ctrl)를 디스에이블시키고 상기 테스트 신호(Test)가 디스에이블되면 상기 카운팅 인에이블 신호(icasp)에 응답하여 상기 제어 신호(ctrl)를 인에이블 또는 디스에이블시킨다.
상기 컬럼 어드레스 출력부(100)는 도 3에 도시된 바와 같이, 출력부(110), 반전부(120), 및 래치부(130)를 포함한다.
상기 출력부(110)는 상기 라이트 신호(WT) 및 상기 리드 신호(RD)중 어느 하 나라도 인에이블되면 상기 어드레스(Add<2>)를 출력한다.
상기 출력부(110)는 제 1 스위칭부(111), 및 제 2 스위칭부(112)를 포함한다.
상기 제 1 스위칭부(111)는 상기 라이트 신호(WT)가 인에이블되면 상기 어드레스(Add<2>)를 상기 래치부(130)로 출력한다.
상기 제 1 스위칭부(111)는 제 1 인버터(IV11), 및 제 1 패스 게이트(PG11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 라이트 신호(WT)를 입력 받는다. 상기 제 1 패스 게이트(PG11)는 제 1 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력받고 상기 제 2 제어단에 상기 라이트 신호(WT)를 입력 받으며 입력단에 상기 어드레스(Add<2>)를 입력 받고 출력단에 상기 래치부(130)의 입력단이 연결된다.
상기 제 2 스위칭부(112)는 상기 리드 신호(RD)가 인에이블되면 상기 어드레스(Add<2>)를 상기 래치부(130)로 출력한다.
상기 제 2 스위칭부(112)는 제 2 인버터(IV12), 및 제 2 패스 게이트(PG12)를 포함한다. 상기 제 2 인버터(IV12)는 상기 리드 신호(RD)를 입력 받는다. 상기 제 2 패스 게이트(PG12)는 제 1 제어단에 상기 제 2 인버터(IV12)의 출력 신호를 입력 받고 제 2 제어단에 상기 리드 신호(RD)를 입력 받으며 입력단에 상기 어드레스(Add<2>)를 입력 받고 출력단에 상기 래치부(130)의 입력단이 연결된다.
상기 반전부(120)는 상기 제어 신호(ctrl)가 인에이블되면 상기 컬럼 어드레스(Yadd<2>)를 반전시켜 상기 래치부(130)에 출력한다.
상기 반전부(120)는 제 3 및 제 4 인버터(IV13, IV14), 및 제 3 패스 게이트(PG13)를 포함한다. 상기 제 3 인버터(IV13)는 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 컬럼 어드레스(Yadd<2>)를 입력 받는다. 상기 제 3 패스 게이트(PG13)는 제 1 제어단에 상기 제 3 인버터(IV13)의 출력 신호를 입력받고 제 2 제어단에 상기 제어 신호(ctrl)를 입력 받으며 입력단에 상기 제 4 인버터(IV14)의 출력 신호를 입력 받고 출력단에 상기 래치부(130)의 입력단이 연결된다.
상기 래치부(130)는 제 5 내지 제 7 인버터(IV15~IV17)를 포함한다. 상기 제 5 인버터(IV15)는 입력단에 상기 제 1 스위칭부(111), 상기 제 2 스위칭부(112), 및 상기 반전부(120)의 출력단이 공통 연결된 노드가 연결된다. 상기 제 6 인버터(IV16)는 입력단에 상기 제 5 인버터(IV15)의 출력단이 연결되고 출력단에 상기 제 5 인버터(IV15)의 입력단이 연결된다. 상기 제 7 인버터(IV17)는 상기 제 5 인버터(IV15)의 출력 신호를 입력 받아 상기 컬럼 어드레스(Yadd<2>)로서 출력한다.
상기 제어부(200)는 도 4에 도시된 바와 같이, 제 8 및 제 9 인버터(IV21, IV22), 및 낸드 게이트(ND21)를 포함한다. 상기 제 8 인버터(IV21)는 상기 테스트 신호(Test)를 입력 받는다. 상기 낸드 게이트(ND21)는 상기 제 8 인버터(IV21)의 출력 신호와 상기 카운팅 인에이블 신호(icasp)를 입력 받는다. 상기 제 9 인버터(IV22)는 상기 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 제어 신호(ctrl)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 컬럼 어드레스 제어 회로는 다음 과 같이 동작한다.
도 4를 참조하면, 테스트 동작일 경우 즉, 상기 테스트 신호(Test)가 인에이블된 경우 제어 신호(ctrl)는 디스에이블된다. 즉, 상기 테스트 신호(Test)가 하이 레벨로 인에이블될 경우 상기 제어 신호(ctrl)는 로우 레벨로 디스에이블된다.
도 3을 참조하면, 리드 동작일 경우 즉, 리드 신호(RD)가 하이 레벨로 인에이블되면 어드레스(Add<2>)의 레벨이 래치부(130)에 저장되고 상기 래치부(130)에 저장된 레벨이 컬럼 어드레스(Yadd<2>)로 출력된다. 예를 들어, 상기 어드레스(Add<2>)의 레벨이 하이 레벨이라고 가정한다. 상기 리드 신호(RD)가 인에이블되면 상기 래치부(130)는 하이 레벨을 저장하고 상기 컬럼 어드레스(Yadd<2>)를 하이 레벨로 출력한다. 이때, 상기 제어 신호(ctrl)는 로우 레벨로 디스에이블된 상태이므로 상기 반전부(120)는 오프 상태로 상기 래치부(130)에 아무런 영향을 주지 않는다.
결국, 본 발명에 따른 컬럼 어드레스 제어 회로는 테스트시 리드 신호(RD)가 인에이블되어 래치부(130)에 저장된 레벨이 상기 컬럼 어드레스(Yadd<2>)의 레벨로 고정되어 출력된다.
본 발명에 따른 컬럼 어드레스 제어 회로를 적용한 반도체 메모리 장치의 동작을 도 5를 참조하여 설명하면 다음과 같다. 이때 설명하는 반도체 메모리 장치는 버스트 랭스 8로 동작하여 한번의 리드 명령에 8비트 데이터를 출력한다.
본 발명에 따른 컬럼 어드레스 제어 회로를 적용한 반도체 메모리 장치의 동작을 설명함에 앞서서 도 1을 참조로 하여 종래 반도체 메모리 장치의 동작을 설명 한다.
도 1에 도시된 바와 같이 리드 명령(Read)이 입력되면 클럭(CLK)에 동기된 8비트 데이터(A,B,C,D,E,F,G,H)를 출력한다. 이때, 반도체 메모리 장치는 내부 어드레스를 카운팅하여 카운팅된 내부 어드레스에 해당하는 데이터를 출력한다. 8비트 데이터를 출력하는데 있어서 최소 3개의 카운팅되는 내부 어드레스가 필요하며 카운팅된 내부 어드레스를 3개의 컬럼 어드레스(Yadd<2:4>)로 한정하여 살펴보면 표 1과 같다. Yadd<4>는 컬럼 어드레스중 최상위 비트 어드레스이고 Yadd<2>는 컬럼 어드레스중 최하위 비트 어드레스이다.
표 1. 0:low, 1:high
Yadd<4> Yadd<3> Yadd<2> 데이터 출력
0 0 0 A
1 0 0 B
0 1 0 C
1 1 0 D
0 0 1 E
1 0 1 F
0 1 1 G
1 1 1 H
이와 같이 종래의 반도체 메모리 장치는 테스트시나 테스트가 아닐 경우 내부 어드레스를 카운팅하여 카운팅된 내부 어드레스를 컬럼 어드레스(Yadd<2:4>)로 출력하며 컬럼 어드레스(Yadd<2:4>)에 해당하는 데이터를 출력하였다.
본 발명에 따른 컬럼 어드레스 제어 회로를 구비한 반도체 메모리 장치는 테스트가 아닐 경우 표 1과 같은 동작을 통하여 데이터를 출력한다. 이때, 카운팅 신호(icasp)는 Yadd<4>의 레벨이 4번째 천이할 때 또는 Yadd<3>의 레벨이 두번째 천이할 때 인에이블된다. 결국, 인에이블된 카운팅 신호(icasp)는 인에이블된 제어 신호(ctrl)로서 반전부(120, 도 3참조)를 턴온시킨다. 따라서 피드백된 Yadd<2>의 로우 레벨(0으로 표시)은 반전되고 이에 따라 래치부(130)에서 출력되는 Yadd<2>의 레벨은 하이 레벨(1로 표시)이 된다. 한편 테스트시에는 표 2와 같은 동작을 통하여 데이터를 출력한다.
표 2. 0: low, 1: high
Yadd<4> Yadd<3> Yadd<2> 데이터 출력
0 0 0(1) A(E)
1 0 0(1) B(F)
0 1 0(1) C(G)
1 1 0(1) D(H)
0 0 0(1) A(E)
1 0 0(1) B(F)
0 1 0(1) C(G)
1 1 0(1) D(H)
본 발명에 따른 컬럼 어드레스 제어 회로는 리드 신호(RD)의 인에이블시 내부 어드레스(Add<2>)의 레벨을 테스트시에 고정시켜 컬럼 어드레스(Yadd<2>)로서 출력한다. 즉, 테스트 신호(Test)가 인에이블되어 카운팅 인에이블 신호(icasp)가 인에이블되어도 제어 신호(ctrl)를 인에이블시키지 못한다. 따라서 디스에이블된 제어 신호(ctrl)를 입력 받은 반전부(120)는 턴오프되어 피드백되는 Yadd<2>의 반전된 레벨을 래치부(130)에 출력하지 못한다. 결국, 래치부(130)는 리드 신호(RD)의 인에이블시에 정해진 레벨이 유지된다. 이와 같은 동작을 통하여 반도체 메모리 장치가 데이터를 출력할 경우 8비트 데이터는 4비트 데이터를 반복하여 출력하는 결과를 가져온다.
따라서 도 5에 도시된 것과 같이, 데이터를 감지하는데 있어서 점선으로 표시된 화살표에서 데이터를 감지하면 반도체 메모리 장치를 테스트할 수 있다.
본 발명에 따른 컬럼 어드레스 제어 회로를 구비한 반도체 메모리 장치는 테스트시 데이터를 지정하는 컬럼 어드레스중 최하위 비트 어드레스의 값을 고정시킴으로써 각 비트마다 다른 어드레스로 8비트 데이터(A,B,C,D,E,F,G,H)를 출력하는 동작을 동일한 어드레스의 4비트 데이터(Yadd<2>=0으로 고정되었을 경우 데이터 패턴은 A,B,C,D,A,B,C,D 또는 Yadd<2>=1로 고정되었을 경우 데이터 패턴은 E,F,G,H,E,F,G,H)를 반복하여 출력하는 동작으로 전환시킨다.
결국, 테스트시 본 발명과 같은 데이터 패턴으로 데이터를 출력하는 반도체 메모리 장치는 데이터를 출력하는 속도보다 더 낮은 속도로 데이터를 감지하는 테스트 장비를 사용하여도 테스트가 가능하다.
테스트 시가 아닐 경우 라이트 신호(WT)가 인에이블시 내부 어드레스(Add<2>)의 레벨이 컬럼 어드레스(Yadd<2>)의 레벨로 저장되고 출력된다. 카운팅 인에이블 신호(icasp)가 인에이블되면 상기 컬럼 어드레스(Yadd<2>)는 반전되어 출력된다. 또한 테스트시 라이트 신호(WT)가 인에이블되었을 대의 내부 어드레스(Add<2>)이 고정되어 상기 카운팅 인에이블 신호(icasp)가 인에이블되어도 상기 컬럼 어드레스(Yadd<2>)의 레벨은 변하지 않는다.
상기 상술한 것은 본 발명의 실시예로서 버스트 랭스 8인 동작(리드 명령 한번에 8비트 데이터 출력)을 예로하여 설명하였으나 이를 한정하는 것은 아니며, 컬럼 어드레스중 최하위 비트 어드레스를 테스트시 고정시켜 데이터 패턴을 결정하는 것이 본 발명의 원리이므로 이를 이용하여 버스트 랭스 4인 동작 또는 버스트 랭스 16 등의 동작에 쉽게 적용시킬 수 있음은 자명하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 타이밍도,
도 2는 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 제어 회로의 구성도,
도 3은 도 2의 컬럼 어드레스 출력부의 상세 구성도,
도 4는 도 2의 제어부의 상세 구성도,
도 5는 본 발명의 컬럼 어드레스 제어 회로를 적용한 반도체 메모리 장치의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 컬럼 어드레스 출력부 200: 제어부

Claims (14)

  1. 라이트 신호, 및 리드 신호에 응답하여 어드레스를 컬럼 어드레스로서 출력하며 제어 신호에 응답하여 상기 컬럼 어드레스의 레벨을 반전시켜 출력하는 컬럼 어드레스 출력부; 및
    테스트 신호 및 카운팅 인에이블 신호에 응답하여 상기 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  2. 제 1 항에 있어서,
    상기 컬럼 어드레스 출력부는
    상기 제어 신호가 인에이블되면 상기 컬럼 어드레스의 레벨을 반전시켜 출력하고, 상기 제어 신호가 디스에이블되면 상기 컬럼 어드레스의 레벨을 그대로 출력시키는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  3. 제 2 항에 있어서,
    상기 컬럼 어드레스 출력부는
    상기 라이트 신호, 및 상기 리드 신호중 어느 하나라도 인에이블되면 입력 받은 상기 어드레스를 출력하는 출력부,
    상기 제어 신호에 응답하여 상기 컬럼 어드레스를 반전시켜 출력하는 반전 부, 및
    상기 출력부와 상기 반전부의 출력을 저장하고 상기 컬럼 어드레스로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  4. 제 3 항에 있어서,
    상기 출력부는
    상기 라이트 신호에 응답하여 상기 어드레스를 출력하는 제 1 스위칭부, 및
    상기 리드 신호에 응답하여 상기 어드레스를 출력하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  5. 제 3 항에 있어서,
    상기 반전부는
    상기 제어 신호에 응답하여 상기 컬럼 어드레스를 반전시켜 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  6. 제 1 항에 있어서,
    상기 제어부는
    상기 테스트 신호가 인에이블되면 상기 제어 신호를 디스에이블시키고 상기 테스트 신호가 인에이블되면 상기 카운팅 인에이블 신호에 응답하여 상기 제어 신호를 인에이블 또는 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  7. 리드 명령 또는 라이트 명령이 입력되면 내부적으로 어드레스를 카운팅하여 카운팅된 어드레스에 해당하는 데이터를 입출력하는 데이터 입출력 회로; 및
    상기 카운팅된 어드레스중 최하위 비트 어드레스를 테스트 신호에 응답하여 일정한 레벨로 고정시키는 컬럼 어드레스 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 컬럼 어드레스 제어 회로는
    상기 테스트 신호가 디스에이블되면 카운팅된 상기 최하위 비트 어드레스를 출력하고 상기 테스트 신호가 인에이블되면 일정한 레벨로 고정된 상기 최하위 비트 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 컬럼 어드레스 제어 회로는
    상기 테스트 신호 및 카운팅 인에이블 신호에 응답하여 제어 신호를 생성하는 제어부, 및
    상기 제어 신호에 응답하여 상기 최하위 비트 어드레스를 반전시켜 출력하는 어드레스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어부는
    상기 테스트 신호가 인에이블되면 상기 제어 신호를 디스에이블시키고 상기 테스트 신호가 디스에이블되면 상기 카운팅 인에이블 신호에 응답하여 상기 제어 신호를 인에이블 또는 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 어드레스 출력부는
    상기 제어 신호가 인에이블되면 상기 최하위 비트 어드레스를 반전시켜 출력하고 상기 제어 신호가 디스에이블되면 상기 최하위 비트 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 어드레스 출력부는
    리드 또는 라이트 신호에 응답하여 상기 최하위 비트 어드레스를 입력 받아 출력하는 출력부,
    상기 제어 신호에 응답하여 상기 최하위 비트 어드레스를 입력 받고 입력 받 는 상기 최하위 비트 어드레스를 반전시켜 출력하는 반전부, 및
    상기 출력부 및 상기 반전부의 출력을 입력 받아 저장하고 상기 최하위 비트 어드레스로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 출력부는
    상기 라이트 신호에 응답하여 상기 최하위 비트 어드레스를 출력하는 제 1 스위칭부, 및
    상기 리드 신호에 응답하여 상기 최하위 비트 어드레스를 출력하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 반전부는
    상기 제어 신호에 응답하여 상기 최하위 비트 어드레스를 반전시켜 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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