KR102041372B1 - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 테스트인에이블신호에 응답하여 디코딩신호로부터 제1 비트 및 제2 비트를 포함하는 반전제어신호를 생성하는 반전제어신호생성부; 상기 반전제어신호의 제1 비트에 응답하여 입력데이터의 제1 비트를 반전하여 제1 내부데이터의 제1 비트를 생성하고, 상기 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 입력데이터의 위상을 제어하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치가 고집적화됨에 따라 신뢰성을 보증하기 위해서 테스트 장비로 장시간에 걸쳐 테스트를 수행하여야 하며, 설계 단계에서 미리 칩 내부에 셀프 테스트회로를 내장하여 테스트에 소요되는 시간과 비용을 감소시키고 있다.
이러한 셀프 테스트 방법 중 압축병렬테스트는 메모리코어에 동일한 데이터를 저장한 후 메모리코어에 저장된 데이터를 동시에 출력하는 동작을 통해 메모리코어에 포함된 다수의 셀어레이들의 불량 여부를 확인하는 방법이다. 압축병렬테스트를 사용하는 경우 최소한의 DQ 패드만을 사용하여 메모리코어에 포함된 다수의 셀어레이들의 불량 여부를 한번에 확인할 수 있으므로, 테스트시간을 크게 줄일 수 있다.
일반적으로 압축병렬테스트는 메모리코어에 동일한 데이터를 저장한다. 그런데, 압축병렬테스트 수행 중 메모리코어에 포함된 셀어레이들에 다른 위상(topolgogy)을 갖는 데이터를 입력해야 하는 경우가 있다. 이는 메모리코어에 포함된 셀어레이들 각각에 대해 다른 용도의 테스트를 수행하기 위함이다.
본 발명은 입력데이터의 위상을 제어하여 다양한 데이터를 셀어레이에 저장할 수 있는 테스트를 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 테스트인에이블신호에 응답하여 디코딩신호로부터 제1 비트 및 제2 비트를 포함하는 반전제어신호를 생성하는 반전제어신호생성부; 상기 반전제어신호의 제1 비트에 응답하여 입력데이터의 제1 비트를 반전하여 제1 내부데이터의 제1 비트를 생성하고, 상기 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 테스트인에이블신호가 인에이블되는 경우 디코딩신호로부터 생성되는 제1 반전제어신호의 제1 비트에 응답하여 입력데이터의 제1 비트를 반전하여 제1 내부데이터의 제1 비트를 생성하고, 상기 제1 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부; 제2 테스트인에이블신호가 인에이블되는 경우 디코딩신호로부터 생성되는 제2 반전제어신호의 제1 비트에 응답하여 상기 입력데이터의 제1 비트를 반전하여 제2 내부데이터의 제1 비트를 생성하고, 상기 제2 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제2 내부데이터의 제2 비트를 생성하는 제2 데이터입력부; 및 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제3 내부데이터의 제1 비트로 전달하고, 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제3 내부데이터의 제2 비트로 전달하는 제3 데이터입력부를 더 포함하는 반도체장치를 제공한다.
또한, 본 발명은 테스트카운팅신호, 제1 및 제2 테스트인에이블신호와 입력데이터를 인가하는 컨트롤러; 및 상기 제1 테스트인에이블신호가 인에이블되는 경우 테스트카운팅신호를 디코딩하여 생성된 디코딩신호로부터 생성되는 제1 반전제어신호에 응답하여 상기 입력데이터의 비트별로 반전 여부를 결정하여 제1 내부데이터를 생성하고, 상기 제2 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호로부터 생성되는 제2 반전제어신호에 응답하여 상기 입력데이터의 비트별로 반전 여부를 결정하여 제2 내부데이터를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 입력데이터의 위상을 비트(bit) 별로 반전하여 셀어레이들에 저장될 다양한 위상(topolgogy)의 내부데이터를 생성함으로써, 테스트시간을 절감할 수 있는 효과가 있다.
또한, 본 발명에 의하면 다양한 위상의 데이터를 외부에서 인가할 필요가 없어 데이터 처리에 필요한 회로를 작은 면적으로 구현할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 디코더의 동작을 설명하기 위한 표이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 반전제어신호생성부의 구성을 도시한 회로도이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 제1 데이터입력부의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 제2 데이터입력부의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 반도체시스템에 포함된 제3 데이터입력부의 구성을 도시한 회로도이다.
도 7 및 도 8은 도 1에 도시된 반도체시스템의 테스트 동작을 위한 내부데이터 생성동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 컨트롤러(1) 및 반도체장치(2)으로 구성된다. 반도체장치(2)는 디코더(21), 반전제어신호생성부(22), 내부데이터생성부(23) 및 코어부(24)로 구성된다. 내부데이터생성부(23)는 제1 데이터입력부(231), 제2 데이터입력부(232) 및 제3 데이터입력부(233)로 구성된다.
컨트롤러(1)는 제1 및 제2 테스트인에이블신호(TM_EN<1:2>), 테스트카운팅신호(TM_CNT<1:2>), 리셋신호(RSTB) 및 입력데이터(DIN<1:4>)를 인가한다. 컨트롤러(1)는 특정 레벨을 갖는 제1 및 제2 테스트카운팅신호(TM_CNT<1:2>) 및 입력데이터(DIN<1:4>)가 인가되는 구간동안 순차적으로 인에이블되는 제1 및 제2 테스트인에이블신호(TM_EN<1:2>)를 인가한다. 컨트롤러(1)는 순차적으로 인에이블되는 제1 및 제2 테스트카운팅신호(TM_CNT<1:2>)를 인가한 후 인에이블된 리셋신호(RSTB)를 인가한다.
디코더(21)는 테스트카운팅신호(TM_CNT<1:2>)를 디코딩하여 디코딩신호(BLCS<1:4>)를 생성한다. 좀 더 구체적으로 도 2에 도시된 바와 같이, 테스트카운팅신호(TM_CNT<1:2>)가 'L, L'인 경우 디코딩신호의 제1 비트(BLCS<1>)가 'H'로 인에이블되고, 'L,H'인 경우 디코딩신호의 제2 비트(BLCS<2>)가 'H'로 인에이블되며, 테스트카운팅신호(TM_CNT<1:2>)가 'H, L'인 경우 디코딩신호의 제3 비트(BLCS<3>)가 'H'로 인에이블되고, 'H,H'인 경우 디코딩신호의 제4 비트(BLCS<4>)가 'H'로 인에이블된다. 여기서, 'L'는 로직로우레벨이고, 'H'는 로직하이레벨이다. 테스트카운팅신호(TM_CNT<1:2>)의 논리레벨에 따른 디코딩신호(BLCS<1:4>)의 논리레벨의 조합은 실시예에 따라 다양하게 설정할 수 있다.
반전제어신호생성부(22)는 제1 테스트인에이블신호(TM_EN<1>)가 인에이블되는 경우 디코딩신호(BLCS<1:4>)를 제1 반전제어신호(DQ1B<1:4>)로 전달하고, 제2 테스트인에이블신호(TM_EN<2>)가 인에이블되는 경우 디코딩신호(BLCS<1:4>)를 제2 반전제어신호(DQ2B<1:4>)로 전달한다. 반전제어신호생성부(22)는 인에이블된 리셋신호(RSTB)가 인가되는 경우 제1 반전제어신호(DQ1B<1:4>) 및 제2 반전제어신호(DQ2B<1:4>)를 리셋한다. 반전제어신호생성부(22)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
제1 데이터입력부(231)는 제1 반전제어신호(DQ1B<1:4>)를 입력받아 입력데이터(DIN<1:4>)의 각각의 비트를 반전시키거나 버퍼링하여 제1 내부데이터(ID1<1:4>)로 전달한다. 제2 데이터입력부(232)는 제2 반전제어신호(DQ2B<1:4>)를 입력받아 입력데이터(DIN<1:4>)의 각각의 비트를 반전시키거나 버퍼링하여 제2 내부데이터(ID2<1:4>)로 전달한다. 제3 데이터입력부(233)는 입력데이터(DIN<1:4>)를 버퍼링하여 제3 내부데이터(ID3<1:4>)로 전달한다. 제1 데이터입력부(231), 제2 데이터입력부(232) 및 제3 데이터입력부(233)의 보다 구체적인 구성 및 동작은 도 4 내지 도 6을 참고하여 후술한다.
코어부(24)는 테스트가 수행되는 동안 라이트동작 시 제1 내부데이터(ID1<1:4>), 제2 내부데이터(ID2<1:4>) 및 제3 내부데이터(ID3<1:4>)를 입력받아 저장한다. 본 실시예에서 제1 내부데이터(ID1<1:4>), 제2 내부데이터(ID2<1:4>) 및 제3 내부데이터(ID3<1:4>)가 코어부(24)에 저장되는 라이트동작은 종래의 테스트에서 수행되는 라이트동작과 동일하므로 이를 위한 구체적인 회로의 구성 및 동작에 대한 설명은 생략한다.
도 3을 참고하면 반전제어신호생성부(22)는 제1 전달부(221) 및 제2 전달부(222)로 구성된다. 제1 전달부(221)는 제1 내지 제4 앤드게이트(AND1~AND4), 제1 내지 제4 플립플럽(FF1~FF4)으로 구성되고, 제2 전달부(222)는 제5 내지 제8 앤드게이트(AND5~AND8), 제5 내지 제8 플립플럽(FF5~FF8)으로 구성된다. 제1 전달부(221)는 제1 테스트인에이블신호(TM_EN<1>)가 로직하이레벨로 인에이블되고, 리셋신호(RSTB)가 로직하이레벨로 디스에이블된 상태에서 디코딩신호(BLCS<1:4>)를 제1 반전제어신호(DQ1B<1:4>)로 전달한다. 즉, 디코딩신호(BLCS<1:4>)가 'L, L, H, L'인 경우 제1 내부신호(IN1), 제2 내부신호(IN2), 제3 내부신호(IN3) 및 제4 내부신호(IN4)의 순서로 'L, L, H, L'가 되어 제1 반전제어신호(DQ1B<1:4>)는 'L, L, H, L'가 된다. 제2 전달부(222)는 제2 테스트인에이블신호(TM_EN<2>)가 로직하이레벨로 인에이블되고, 리셋신호(RSTB)가 로직하이레벨로 디스에이블된 상태에서 디코딩신호(BLCS<1:4>)를 제2 반전제어신호(DQ2B<1:4>)로 전달한다. 즉, 디코딩신호(BLCS<1:4>)가 'L, L, H, L'인 경우 제5 내부신호(IN5), 제6 내부신호(IN6), 제7 내부신호(IN7) 및 제8 내부신호(IN8)의 순서로 'L, L, H, L'가 되어 제2 반전제어신호(DQ2B<1:4>)는 'L, L, H, L'가 된다.
도 4를 참고하면 제1 데이터입력부(231)는 제1 선택전달부(2311), 제2 선택전달부(2312), 제3 선택전달부(2313) 및 제4 선택전달부(2314)로 구성된다. 제1 선택전달부(2311)는 제1 반전제어신호의 제1 비트(DQ1B<1>)가 로직하이레벨인 경우 턴온되는 전달게이트(T231)와 인버터(IV231)를 포함하여 입력데이터의 제1 비트(DIN<1>)를 반전시켜 제1 내부데이터의 제1 비트(ID1<1>)로 전달한다. 제1 선택전달부(2311)는 제1 반전제어신호의 제1 비트(DQ1B<1>)가 로직로우레벨인 경우 턴온되는 전달게이트(T232)를 포함하여 입력데이터의 제1 비트(DIN<1>)를 버퍼링하여 제1 내부데이터의 제1 비트(ID1<1>)로 전달한다. 제2 선택전달부(2312)는 제1 반전제어신호의 제2 비트(DQ1B<2>)가 로직하이레벨인 경우 턴온되는 전달게이트(T233)와 인버터(IV232)를 포함하여 입력데이터의 제2 비트(DIN<2>)를 반전시켜 제1 내부데이터의 제2 비트(ID1<2>)로 전달한다. 제2 선택전달부(2312)는 제1 반전제어신호의 제2 비트(DQ1B<2>)가 로직로우레벨인 경우 턴온되는 전달게이트(T234)를 포함하여 입력데이터의 제2 비트(DIN<2>)를 버퍼링하여 제1 내부데이터의 제2 비트(ID1<2>)로 전달한다. 제3 선택전달부(2313)는 제1 반전제어신호의 제3 비트(DQ1B<3>)가 로직하이레벨인 경우 턴온되는 전달게이트(T235)와 인버터(IV233)를 포함하여 입력데이터의 제3 비트(DIN<3>)를 반전시켜 제1 내부데이터의 제3 비트(ID1<3>)로 전달한다. 제3 선택전달부(2313)는 제1 반전제어신호의 제3 비트(DQ1B<3>)가 로직로우레벨인 경우 턴온되는 전달게이트(T236)를 포함하여 입력데이터의 제3 비트(DIN<3>)를 버퍼링하여 제1 내부데이터의 제3 비트(ID1<3>)로 전달한다. 제4 선택전달부(2314)는 제1 반전제어신호의 제4 비트(DQ1B<4>)가 로직하이레벨인 경우 턴온되는 전달게이트(T237)와 인버터(IV234)를 포함하여 입력데이터의 제4 비트(DIN<4>)를 반전시켜 제1 내부데이터의 제4 비트(ID1<4>)로 전달한다. 제4 선택전달부(2314)는 제1 반전제어신호의 제4 비트(DQ1B<4>)가 로직로우레벨인 경우 턴온되는 전달게이트(T238)를 포함하여 입력데이터의 제4 비트(DIN<4>)를 버퍼링하여 제1 내부데이터의 제4 비트(ID1<4>)로 전달한다.
도 5를 참고하면 제2 데이터입력부(232)는 제5 선택전달부(2321), 제6 선택전달부(2322), 제7 선택전달부(2323) 및 제8 선택전달부(2324)로 구성된다. 제5 선택전달부(2321)는 제2 반전제어신호의 제1 비트(DQ2B<1>)가 로직하이레벨인 경우 턴온되는 전달게이트(T241)와 인버터(IV241)를 포함하여 입력데이터의 제1 비트(DIN<1>)를 반전시켜 제2 내부데이터의 제1 비트(ID2<1>)로 전달한다. 제5 선택전달부(2321)는 제2 반전제어신호의 제1 비트(DQ2B<1>)가 로직로우레벨인 경우 턴온되는 전달게이트(T242)를 포함하여 입력데이터의 제2 비트(DIN<2>)를 버퍼링하여 제2 내부데이터의 제1 비트(ID2<1>)로 전달한다. 제6 선택전달부(2322)는 제2 반전제어신호의 제2 비트(DQ2B<2>)가 로직하이레벨인 경우 턴온되는 전달게이트(T243)와 인버터(IV242)를 포함하여 입력데이터의 제2 비트(DIN<2>)를 반전시켜 제2 내부데이터의 제2 비트(ID2<2>)로 전달한다. 제6 선택전달부(2322)는 제2 반전제어신호의 제2 비트(DQ2B<2>)가 로직로우레벨인 경우 턴온되는 전달게이트(T244)를 포함하여 입력데이터의 제2 비트(DIN<2>)를 버퍼링하여 제2 내부데이터의 제2 비트(ID2<2>)로 전달한다. 제7 선택전달부(2323)는 제2 반전제어신호의 제3 비트(DQ2B<3>)가 로직하이레벨인 경우 턴온되는 전달게이트(T245)와 인버터(IV243)를 포함하여 입력데이터의 제3 비트(DIN<3>)를 반전시켜 제2 내부데이터의 제3 비트(ID2<3>)로 전달한다. 제7 선택전달부(2323)는 제2 반전제어신호의 제3 비트(DQ1B<3>)가 로직로우레벨인 경우 턴온되는 전달게이트(T246)를 포함하여 입력데이터의 제3 비트(DIN<3>)를 버퍼링하여 제2 내부데이터의 제3 비트(ID2<3>)로 전달한다. 제8 선택전달부(2324)는 제2 반전제어신호의 제4 비트(DQ2B<4>)가 로직하이레벨인 경우 턴온되는 전달게이트(T247)와 인버터(IV244)를 포함하여 입력데이터의 제4 비트(DIN<4>)를 반전시켜 제2 내부데이터의 제4 비트(ID2<4>)로 전달한다. 제8 선택전달부(2324)는 제2 반전제어신호의 제4 비트(DQ2B<4>)가 로직로우레벨인 경우 턴온되는 전달게이트(T248)를 포함하여 입력데이터의 제4 비트(DIN<4>)를 버퍼링하여 제2 내부데이터의 제4 비트(ID2<4>)로 전달한다.
도 6을 참고하면 제3 데이터입력부(233)는 제1 버퍼부(2331), 제2 버퍼부(2332), 제3 버퍼부(2333) 및 제4 버퍼부(2334)로 구성된다. 제1 버퍼부(2331)는 입력데이터의 제1 비트(DIN<1>)를 버퍼링하여 제3 내부데이터의 제1 비트(ID3<1>)로 전달한다. 제2 버퍼부(2332)는 입력데이터의 제2 비트(DIN<2>)를 버퍼링하여 제3 내부데이터의 제2 비트(ID3<2>)로 전달한다. 제3 버퍼부(2333)는 입력데이터의 제3 비트(DIN<3>)를 버퍼링하여 제3 내부데이터의 제3 비트(ID3<3>)로 전달한다. 제4 버퍼부(2334)는 제1 입력데이터의 제4 비트(DIN<4>)를 버퍼링하여 제3 내부데이터의 제4 비트(ID3<4>)로 전달한다.
이상 살펴본 본 실시예에 따른 반도체시스템의 동작을 도 7 및 도 8을 참고하여 살펴보면 다음과 같다.
도 7에 도시된 바와 같이, t11~t12 구간에서 테스트카운팅신호(TM_CNT<1:2>)가 'H,L'의 레벨 조합이면 디코딩신호(BLCS<1:4>)는 'L, H, L, L'로 생성된다. 테스트카운팅신호(TM_CNT<1:2>)가 'H,L'의 레벨 조합 t11~t12 구간에서 제1 테스트인에이블신호(TM_EN<1>)가 로직하이레벨로 인에이블된 상태이므로, 디코딩신호(BLCS<1:4>)는 제1 반전제어신호(DQ1B<1:4>)로 전달된다. 따라서, 제1 반전제어신호(DQ1B<1:4>)는 'L, H, L, L'로 생성된다. t12~t13 구간에서 테스트카운팅신호(TM_CNT<1:2>)가 'L,H'의 레벨 조합이면 디코딩신호(BLCS<1:4>)는 'L, L, H, L'로 생성된다. t12~t13 구간에서 제2 테스트인에이블신호(TM_EN<2>)가 로직하이레벨로 인에이블된 상태이므로, 디코딩신호(BLCS<1:4>)는 제2 반전제어신호(DQ2B<1:4>)로 전달된다. 따라서, 제2 반전제어신호(DQ2B<1:4>)는 'L, L, H, L'로 생성된다. t13 이후 구간에서 제1 테스트인에이블신호(TM_EN<1>) 및 제2 테스트인에이블신호(TM_EN<2>)가 모두 로직로우레벨로 디스에이블되고, 리셋신호(RSTB)가 로직로우레벨로 인에이블되므로, 제1 반전제어신호(DQ1B<1:4>) 및 제2 반전제어신호(DQ2B<1:4>)가 리셋된다. 리셋된 제1 반전제어신호(DQ1B<1:4>) 및 제2 반전제어신호(DQ2B<1:4>)의 레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨이 될 수 있다. 테스트카운팅신호(TM_CNT<1:2>)가 'H,L'의 레벨 조합이라는 의미는 TM_CNT<1>이 로직하이레벨, TM_CNT<2>가 로직로우레벨임을 의미한다. 디코딩신호(BLCS<1:4>)가 'L, H, L, L'의 레벨 조합이라는 의미는 BLCS<1>, BLCS<3> 및 BLCS<4>는 로직로우레벨이고, BLCS<2>만 로직하이레벨임을 의미한다.
앞서 살펴본 바와 같이, t11~t12 구간에서 제1 반전제어신호(DQ1B<1:4>)는 'L, H, L, L'로 생성되고, t12~t13 구간에서 제2 반전제어신호(DQ2B<1:4>)는 'L, L, H, L'로 생성되며, t13 이후 구간에서 제1 반전제어신호(DQ1B<1:4>) 및 제2 반전제어신호(DQ2B<1:4>)는 리셋된다. 이와 같은 설정된 상태에서 제1 내부데이터(ID1<1:4>), 제2 내부데이터(ID2<1:4>) 및 제3 내부데이터(ID3<1:4>)의 생성동작을 도 8을 참고하여 구체적으로 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, t11~t13 구간에서 입력데이터(DIN<1:4>)는 모두 로직하이레벨로 입력된다. t11~t12 구간에서 제1 반전제어신호(DQ1B<1:4>)는 'L, H, L, L'로 생성되므로, 입력데이터(DIN<1:4>)의 제2 비트만 반전되어 제1 내부데이터(ID1<1:4>)로 전달된다. 따라서, 제1 내부데이터(ID1<1:4>)는 'H, L, H, H'로 생성된다. t12~t13 구간에서 제2 반전제어신호(DQ2B<1:4>)는 'L, L, H, L'로 생성되므로, 입력데이터(DIN<1:4>)의 제3 비트만 반전되어 제2 내부데이터(ID2<1:4>)로 전달된다. 따라서, 제2 내부데이터(ID2<1:4>)는 'H, H, L, H'로 생성된다. 제3 내부데이터(ID2<1:4>)는 입력데이터(DIN<1:4>)와 동일하게 모두 로직하이레벨로 생성된다. t11~t12 구간에서 'H, L, H, H'로 위상(topology)이 결정된 제1 내부데이터(ID1<1:4>), t12~t13 구간에서 'H, H, L, H'로 위상(topology)이 결정된 제2 내부데이터(ID2<1:4>) 및 입력데이터(DIN<1:4>)와 동일한 위상(topology)을 갖는 제3 내부데이터(ID2<1:4>)는 코어부(24)에 저장된다. 제1 내부데이터(ID1<1:4>), 제2 내부데이터(ID2<1:4>) 및 제3 내부데이터(ID3<1:4>)가 코어부(24)에 저장되는 방식은 실시예에 따라서 동시에 저장되거나 순차적으로 저장되도록 구현될 수 있다.
본 실시예의 경우 입력데이터(DIN<1:4>)를 1 비트씩 반전시켜 제1 내부데이터(ID1<1:4>) 및 제2 내부데이터(ID2<1:4>)의 위상(topology)을 결정하였지만, 실시예에 따라서, 입력데이터(DIN<1:4>)의 2 비트 이상을 반전시키는 방식으로도 구현이 가능하다. 즉, 디코더(21)의 구성을 변경하여 제1 반전제어신호(DQ1B<1:4>) 및 제2 반전제어신호(DQ2B<1:4>)의 2 비트 이상이 인에이블되도록 구현할 수도 있다.
또한, 본 실시예의 경우 컨트롤러(1) 및 반도체장치(2)로 구성된 반도체시스템을 구현하였지만 실시예에 따라 컨트롤러 대신 테스트장치를 포함한 반도체시스템으로 구현하여 다른 위상(topology)을 갖는 내부데이터들을 저장하는 테스트가 수행되도록 할 수도 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 입력데이터(DIN<1:4>)의 비트별로 반전 여부를 결정하여 서로 다른 위상(topology)을 갖는 내부데이터들을 생성할 수 있다. 따라서, 코어부에 포함된 셀어레이 별로 다른 위상(topology)을 갖는 내부데이터들을 저장하는 테스트가 수행되는 경우 본 실시예의 반도체시스템을 이용하여 구현할 수 있다. 본 실시예의 경우 입력데이터(DIN<1:4>)의 비트별로 반전 여부를 결정하여 서로 다른 위상(topology)을 갖는 내부데이터들을 생성하므로, 서로 다른 위상(topology)의 입력데이터(DIN<1:4>)를 별도로 입력받아 내부데이터를 생성할 필요가 없어 테스트시간을 절감할 수 있다. 또한, 내부데이터들의 다양한 위상(topology)을 구현하는데 입력데이터(DIN<1:4>)의 비트별 반전으로 간단하게 구현할 수 있으므로, 필요한 회로의 면적을 감소시킬 수 있다.
1: 컨트롤러 2: 반도체장치
21: 디코더 22: 반전제어신호생성부
23: 내부데이터생성부 24: 코어부
231: 제1 데이터입력부 232: 제2 데이터입력부
233: 제3 데이터입력부 221: 제1 전달부
222: 제2 전달부 2311: 제1 선택전달부
2312: 제2 선택전달부 2313: 제3 선택전달부
2314: 제4 선택전달부 2321: 제5 선택전달부
2322: 제6 선택전달부 2323: 제7 선택전달부
2324: 제8 선택전달부 2331: 제1 버퍼부
2332: 제2 버퍼부 2333: 제3 버퍼부
2334: 제4 버퍼부

Claims (27)

  1. 테스트인에이블신호에 응답하여 디코딩신호로부터 제1 비트 및 제2 비트를 포함하는 반전제어신호를 생성하는 반전제어신호생성부;
    상기 반전제어신호의 제1 비트에 응답하여 입력데이터의 제1 비트를 반전하여 제1 내부데이터의 제1 비트를 생성하고, 상기 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부를 포함하되, 상기 디코딩신호는 외부에서 인가되는 테스트카운팅신호를 디코딩하여 생성되는 반도체장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 반전제어신호생성부는 상기 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호의 제1 비트를 상기 반전제어신호의 제1 비트로 전달하고, 상기 디코딩신호의 제2 비트를 상기 반전제어신호의 제2 비트로 전달하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 데이터입력부는
    상기 반전제어신호의 제1 비트가 제1 레벨인 경우 상기 입력데이터의 제1 비트를 반전하여 상기 제1 내부데이터의 제1 비트로 전달하고, 상기 반전제어신호의 제1 비트가 제2 레벨인 경우 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제1 내부데이터의 제1 비트로 전달하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 제1 데이터입력부는
    상기 반전제어신호의 제2 비트가 제1 레벨인 경우 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트로 전달하고, 상기 반전제어신호의 제2 비트가 제2 레벨인 경우 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제1 내부데이터의 제2 비트로 전달하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 입력데이터의 제1 비트를 버퍼링하여 제2 내부데이터의 제1 비트로 전달하고, 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제2 내부데이터의 제2 비트로 전달하는 제2 데이터입력부를 더 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    테스트를 위해 라이트동작이 수행되는 경우 상기 제1 내부데이터 및 상기 제2 내부데이터가 저장되는 셀어레이들을 포함하는 코어부를 더 포함하는 반도체장치.
  8. 제1 테스트인에이블신호가 인에이블되는 경우 디코딩신호로부터 생성되는 제1 반전제어신호의 제1 비트에 응답하여 입력데이터의 제1 비트를 반전하여 제1 내부데이터의 제1 비트를 생성하고, 상기 제1 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부;
    제2 테스트인에이블신호가 인에이블되는 경우 디코딩신호로부터 생성되는 제2 반전제어신호의 제1 비트에 응답하여 상기 입력데이터의 제1 비트를 반전하여 제2 내부데이터의 제1 비트를 생성하고, 상기 제2 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제2 내부데이터의 제2 비트를 생성하는 제2 데이터입력부; 및
    상기 입력데이터의 제1 비트를 버퍼링하여 제3 내부데이터의 제1 비트로 전달하고, 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제3 내부데이터의 제2 비트로 전달하는 제3 데이터입력부를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호의 제1 비트를 상기 제1 반전제어신호의 제1 비트로 전달하고, 상기 디코딩신호의 제2 비트를 상기 제1 반전제어신호의 제2 비트로 전달하는 반전제어신호생성부를 더 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 반전제어신호생성부는 상기 제2 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호의 제1 비트를 상기 제2 반전제어신호의 제1 비트로 전달하고, 상기 디코딩신호의 제2 비트를 상기 제2 반전제어신호의 제2 비트로 전달하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제1 데이터입력부는
    상기 제1 반전제어신호의 제1 비트가 제1 레벨인 경우 상기 입력데이터의 제1 비트를 반전하여 상기 제1 내부데이터의 제1 비트로 전달하고, 상기 제1 반전제어신호의 제1 비트가 제2 레벨인 경우 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제1 내부데이터의 제1 비트로 전달하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 데이터입력부는
    상기 제1 반전제어신호의 제2 비트가 제1 레벨인 경우 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트로 전달하고, 상기 제1 반전제어신호의 제2 비트가 제2 레벨인 경우 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제1 내부데이터의 제2 비트로 전달하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제2 데이터입력부는
    상기 제2 반전제어신호의 제1 비트가 제1 레벨인 경우 상기 입력데이터의 제1 비트를 반전하여 상기 제2 내부데이터의 제1 비트로 전달하고, 상기 제2 반전제어신호의 제1 비트가 제2 레벨인 경우 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제2 내부데이터의 제1 비트로 전달하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제2 데이터입력부는 상기 제2 반전제어신호의 제2 비트가 제1 레벨인 경우 상기 입력데이터의 제2 비트를 반전하여 상기 제2 내부데이터의 제2 비트로 전달하고, 상기 제2 반전제어신호의 제2 비트가 제2 레벨인 경우 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제2 내부데이터의 제2 비트로 전달하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 테스트를 위해 라이트동작이 수행되는 경우 상기 제1 내부데이터, 상기 제2 내부데이터 및 상기 제3 내부데이터가 저장되는 셀어레이들을 포함하는 코어부를 더 포함하는 반도체장치.
  16. 테스트카운팅신호, 제1 및 제2 테스트인에이블신호와 입력데이터를 인가하는 컨트롤러; 및
    상기 제1 테스트인에이블신호가 인에이블되는 경우 테스트카운팅신호를 디코딩하여 생성된 디코딩신호로부터 생성되는 제1 반전제어신호에 응답하여 상기 입력데이터의 비트별로 반전 여부를 결정하여 제1 내부데이터를 생성하고, 상기 제2 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호로부터 생성되는 제2 반전제어신호에 응답하여 상기 입력데이터의 비트별로 반전 여부를 결정하여 제2 내부데이터를 생성하는 반도체장치를 포함하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 컨트롤러는 상기 테스트카운팅신호 및 상기 입력데이터를 인가하는 구간동안 순차적으로 인에이블되는 상기 제1 및 제2 테스트인에이블신호를 상기 반도체장치에 인가하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 컨트롤러는 상기 제1 및 제2 테스트인에이블신호가 순차적으로 인에이블된 후 모두 디스에이블되는 경우 상기 제1 및 제2 반전제어신호를 리셋하기 위한 리셋신호를 상기 반도체장치에 인가하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 반도체장치는
    상기 제1 테스트인에이블신호가 인에이블되는 경우 상기 제1 반전제어신호의 제1 비트에 응답하여 상기 입력데이터의 제1 비트를 반전하여 상기 제1 내부데이터의 제1 비트를 생성하고, 상기 제1 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트를 생성하는 제1 데이터입력부; 및
    상기 제2 테스트인에이블신호가 인에이블되는 경우 상기 제2 반전제어신호의 제1 비트에 응답하여 상기 입력데이터의 제1 비트를 반전하여 제2 내부데이터의 제1 비트를 생성하고, 상기 제2 반전제어신호의 제2 비트에 응답하여 상기 입력데이터의 제2 비트를 반전하여 상기 제2 내부데이터의 제2 비트를 생성하는 제2 데이터입력부를 포함하는 반도체시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제1 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호의 제1 비트를 상기 제1 반전제어신호의 제1 비트로 전달하고, 상기 디코딩신호의 제2 비트를 상기 제1 반전제어신호의 제2 비트로 전달하는 반전제어신호생성부를 더 포함하는 반도체시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 반전제어신호생성부는 상기 제2 테스트인에이블신호가 인에이블되는 경우 상기 디코딩신호의 제1 비트를 상기 제2 반전제어신호의 제1 비트로 전달하고, 상기 디코딩신호의 제2 비트를 상기 제2 반전제어신호의 제2 비트로 전달하는 반도체시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제1 데이터입력부는
    상기 제1 반전제어신호의 제1 비트가 제1 레벨인 경우 상기 입력데이터의 제1 비트를 반전하여 상기 제1 내부데이터의 제1 비트로 전달하고, 상기 제1 반전제어신호의 제1 비트가 제2 레벨인 경우 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제1 내부데이터의 제1 비트로 전달하는 반도체시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 제1 데이터입력부는
    상기 제1 반전제어신호의 제2 비트가 제1 레벨인 경우 상기 입력데이터의 제2 비트를 반전하여 상기 제1 내부데이터의 제2 비트로 전달하고, 상기 제1 반전제어신호의 제2 비트가 제2 레벨인 경우 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제1 내부데이터의 제2 비트로 전달하는 반도체시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제2 데이터입력부는
    상기 제2 반전제어신호의 제1 비트가 제1 레벨인 경우 상기 입력데이터의 제1 비트를 반전하여 상기 제2 내부데이터의 제1 비트로 전달하고, 상기 제2 반전제어신호의 제1 비트가 제2 레벨인 경우 상기 입력데이터의 제1 비트를 버퍼링하여 상기 제2 내부데이터의 제1 비트로 전달하는 반도체시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 제2 데이터입력부는 상기 제2 반전제어신호의 제2 비트가 제1 레벨인 경우 상기 입력데이터의 제2 비트를 반전하여 상기 제2 내부데이터의 제2 비트로 전달하고, 상기 제2 반전제어신호의 제2 비트가 제2 레벨인 경우 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제2 내부데이터의 제2 비트로 전달하는 반도체시스템.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 입력데이터의 제1 비트를 버퍼링하여 제3 내부데이터의 제1 비트로 전달하고, 상기 입력데이터의 제2 비트를 버퍼링하여 상기 제3 내부데이터의 제2 비트로 전달하는 제3 데이터입력부를 더 포함하는 반도체시스템.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 테스트를 위해 라이트동작이 수행되는 경우 상기 제1 내부데이터, 상기 제2 내부데이터 및 상기 제3 내부데이터가 저장되는 셀어레이들을 포함하는 코어부를 더 포함하는 반도체시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021043909A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム、コントローラおよびデータ転送方法
KR20210080987A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작방법
KR20210104498A (ko) * 2020-02-17 2021-08-25 에스케이하이닉스 주식회사 반도체장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935598B1 (ko) * 2008-02-14 2010-01-07 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245411B1 (ko) * 1997-12-20 2000-02-15 윤종용 반도체 장치의 병렬 테스트 회로
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6941232B2 (en) * 2003-01-28 2005-09-06 Texas Instruments Incorporated Method and apparatus for performing multi-site integrated circuit device testing
KR100821571B1 (ko) 2005-12-26 2008-04-14 주식회사 하이닉스반도체 반도체 메모리 장치를 위한 입력 데이터 생성 장치
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007226711A (ja) 2006-02-27 2007-09-06 Hitachi Ltd 集積回路装置、集積回路装置の診断方法、および診断回路
KR100851989B1 (ko) * 2006-10-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 온도정보 출력회로 및 방법
KR100791348B1 (ko) * 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법
KR100897274B1 (ko) * 2007-06-28 2009-05-14 주식회사 하이닉스반도체 테스트 제어 회로 및 이를 포함하는 기준 전압 생성 회로
US8391097B2 (en) * 2010-05-25 2013-03-05 Taiwan Semiconductor Manufacturing Co. Ltd. Memory word-line driver having reduced power consumption
KR20130015940A (ko) * 2011-08-05 2013-02-14 에스케이하이닉스 주식회사 온도센서 테스트회로를 포함하는 반도체메모리장치
KR20130046767A (ko) * 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 테스트회로를 포함하는 반도체장치 및 번인테스트 방법
KR20140002135A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 메모리 및 메모리의 테스트 방법
US9411750B2 (en) * 2012-07-30 2016-08-09 International Business Machines Corporation Efficient calibration of a low power parallel data communications channel
KR20140080382A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 파라미터를 제어할 수 있는 테스트를 수행하는 반도체메모리장치 및 반도체시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935598B1 (ko) * 2008-02-14 2010-01-07 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리장치

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