KR102035108B1 - 반도체 시스템 - Google Patents

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Abstract

본 기술은 리드 데이터에 대한 연산을 수행하여 생성한 제 1 오류 검출 코드와 제 2 오류 검출 코드를 비교하여 데이터 전송 오류를 판단하도록 구성된 반도체 회로; 및 상기 리드 데이터를 기준으로 한 기대 데이터에 대한 연산을 수행하여 생성한 상기 제 2 오류 검출 코드를 상기 반도체 회로에 제공하도록 구성된 컨트롤러를 포함한다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 시스템에 관한 것이다.
제 1 기기(예를 들어, 반도체 회로)와 제 2 기기(예를 들어, 반도체 회로를 제어하는 컨트롤러 또는 반도체 회로를 테스트하기 위한 테스터) 사이에서 전송되는 데이터는 전송 라인의 노이즈 유입 등을 포함하는 다양한 원인으로 오류가 발생될 수 있다.
따라서 두 기기 사이의 데이터 전송이 정상적으로 이루어졌는지 확인 및 검출하기 위한 방법이 필요하다.
본 발명의 실시예는 정상적인 데이터 전송 여부 및 오류 어드레스 검출이 가능한 반도체 시스템을 제공한다.
본 발명의 실시예는 리드 데이터에 대한 연산을 수행하여 생성한 제 1 오류 검출 코드와 제 2 오류 검출 코드를 비교하여 데이터 전송 오류를 판단하도록 구성된 반도체 회로; 및 상기 리드 데이터를 기준으로 한 기대 데이터에 대한 연산을 수행하여 생성한 상기 제 2 오류 검출 코드를 상기 반도체 회로에 제공하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시예에서 반도체 회로는 상기 데이터 전송 오류를 판단한 결과, 오류로 판단되면 상기 리드 데이터에 해당하는 오류 어드레스 신호를 외부로 출력하도록 구성될 수 있다.
본 발명의 실시예는 공통적으로 제공된 기대 데이터에 대한 연산을 수행하여 생성한 제 1 오류 검출 코드와 리드 데이터에 대한 연산을 수행하여 생성한 제 2 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 각각 출력하도록 구성되는 복수의 반도체 회로; 및 상기 기대 데이터 제공 이전의 라이트 동작 시 상기 복수의 반도체 회로에 제공한 라이트 데이터를 상기 기대 데이터로서 상기 복수의 반도체 회로에 공통적으로 제공하도록 구성되는 테스터를 포함할 수 있다.
본 발명의 실시예에서 상기 복수의 반도체 회로는 각각 상기 제 1 오류 검출 코드와 상기 제 2 오류 검출 코드를 비교한 결과에 따라 데이터 전송 오류를 판단하고, 오류로 판단되면 상기 리드 데이터에 해당하는 오류 어드레스 신호를 외부로 출력하도록 구성될 수 있다.
본 기술은 정상적인 데이터 전송 여부 및 오류 어드레스 검출이 가능하며, 또한 테스트 시간을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(100)의 구성을 나타낸 블록도,
도 2는 본 발명의 실시예에 따른 반도체 시스템(200)의 구성을 나타낸 블록도,
도 3은 도 2에 따른 동작 타이밍도,
도 4는 본 발명의 실시예에 따른 반도체 시스템(300)의 구성을 나타낸 블록도,
도 5는 도 4에 따른 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(100)의 구성을 나타낸 블록도이다.
도 1은 반도체 회로(110)와 컨트롤러(120)를 기본으로 한 반도체 시스템(100)의 예를 든 것이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(100)은 반도체 회로(110) 및 컨트롤러(120)를 포함할 수 있다.
반도체 회로(110)와 컨트롤러(120)는 각각의 입/출력 핀들(PIN<0:k>)이 서로 연결된다.
이때 입/출력 핀들(PIN<0:k>) 중에서 어느 하나 예를 들어, 입/출력 핀(PIN<k>)을 통해 오류 정보 전송이 이루어질 수 있고, 다른 입/출력 핀들(PIN<0:j>)을 통해 데이터 전송이 이루어질 수 있다.
반도체 회로(110)는 데이터 입/출력부(111) 및 오류 검출 코드 생성 로직(113)을 포함할 수 있다.
데이터 입/출력부(111)는 라이트 명령 또는 리드 명령에 따라 자신의 메모리 영역(도시 생략, 설명의 편의상 제 1 메모리 영역)과 컨트롤러(120) 및 오류 검출 코드 생성 로직(113) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
데이터 입/출력부(111)는 라이트 명령에 따라 컨트롤러(120)로부터 입/출력 핀들(PIN<0:j>)을 통해 전송된 데이터를 오류 검출 코드 생성 로직(113) 또는 제 1 메모리 영역에 전송할 수 있다.
데이터 입/출력부(111)는 리드 명령에 따라 제 1 메모리 영역에서 출력된 데이터를 오류 검출 코드 생성 로직(113)으로 전송하거나, 입/출력 핀들(PIN<0:j>)을 통해 컨트롤러(120)로 전송할 수 있다.
데이터 입/출력부(111)는 직/병렬화기(SERDES: Serializer/Deserializer)를 포함할 수 있다.
이때 도시되지는 않았지만, 라이트 명령 및 리드 명령을 포함한 각종 명령, 어드레스, 클럭 신호 등은 컨트롤러(120)에서 제공될 수 있다.
오류 검출 코드 생성 로직(113)은 데이터 입/출력부(111)로부터 제공된 데이터에 대한 오류 검출 코드(설명의 편의상, 제 1 오류 검출 코드)를 생성하도록 구성될 수 있다.
이때 본 발명의 실시예는 오류 검출 코드 생성 로직(113)으로서, CRC(Cyclic Redundancy Check)를 사용한 예를 든 것이다.
그리고 제 1 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
한편, 컨트롤러(120)는 데이터 입/출력부(121) 및 오류 검출부(122)를 포함할 수 있다.
데이터 입/출력부(121)는 시스템 외부 또는 자신의 메모리 영역(도시 생략, 설명의 편의상 제 2 메모리 영역)과, 반도체 회로(110) 및 오류 검출부(122) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
오류 검출부(122)는 데이터 입/출력부(121)로부터 제공된 데이터에 대한 오류 검출 코드(설명의 편의상, 제 2 오류 검출 코드)를 생성하고 이를 반도체 회로(110)에서 제공된 제 1 오류 검출 코드와 비교하여 정상적인 데이터 전송을 정의하는 경우(Pass)와 그렇지 않은 경우(Fail)를 판단할 수 있다.
또한 오류 검출부(122)는 패일로 판단하면 라이트 명령 또는 리드 명령을 반도체 회로(110)에 다시 전송할 수 있다.
오류 검출부(122)는 오류 검출 코드 생성 로직(123), 비교부(124) 및 검출부(125)를 포함할 수 있다.
이때 본 발명의 실시예는 오류 검출 코드 생성 로직(123)으로서, CRC를 사용한 예를 든 것이다.
CRC(123)는 데이터 입/출력부(121)에서 제공된 데이터에 대하여 정해진 연산을 수행하여 제 2 오류 검출 코드를 생성하도록 구성될 수 있다.
이때 제 2 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
비교부(124)는 제 2 오류 검출 코드와 반도체 회로(110)에서 제공된 제 1 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 순차적으로 출력하도록 구성될 수 있다.
검출부(125)는 비교부(124)의 순차적인 출력이 정상적인 데이터 전송을 정의하는 경우(Pass)와 그렇지 않은 경우(Fail)를 판단할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 시스템(200)의 구성을 나타낸 블록도이다.
도 2는 반도체 회로(210)와 컨트롤러(220)를 기본으로 한 반도체 시스템(200)의 예를 든 것으로서, 반도체 회로(210)가 시스템에 실장된 상태에서 컨트롤러(220)와 연계에 의해 데이터 전송 테스트가 가능하도록 한 것이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(200)은 반도체 회로(210), 컨트롤러(220) 및 오류 어드레스 저장부(230)를 포함할 수 있다.
반도체 회로(210)와 컨트롤러(220)는 각각의 입/출력 핀들(PIN<0:k>)이 서로 연결된다.
이때 입/출력 핀들(PIN<0:k>) 중에서 어느 하나 예를 들어, 입/출력 핀(PIN<k>)을 통해 오류 정보 전송이 이루어질 수 있고, 다른 입/출력 핀들(PIN<0:j>)을 통해 데이터 전송이 이루어질 수 있다.
반도체 회로(210)는 데이터 입/출력부(211), 오류 검출부(212) 및 저장 제어부(216)를 포함할 수 있다.
데이터 입/출력부(211)는 라이트 명령 또는 리드 명령에 따라 자신의 메모리 영역(도시 생략, 설명의 편의상 제 1 메모리 영역)과 컨트롤러(220) 및 오류 검출부(212) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
데이터 입/출력부(211)는 라이트 명령에 따라 컨트롤러(220)로부터 입/출력 핀들(PIN<0:j>)을 통해 전송된 데이터를 오류 검출부(212) 또는 제 1 메모리 영역에 전송할 수 있다.
데이터 입/출력부(211)는 리드 명령에 따라 제 1 메모리 영역에서 출력된 데이터를 오류 검출부(212)로 전송하거나, 입/출력 핀들(PIN<0:j>)을 통해 컨트롤러(220)로 전송할 수 있다.
데이터 입/출력부(211)는 직/병렬화기(SERDES)를 포함할 수 있다.
이때 도시되지는 않았지만, 라이트 명령 및 리드 명령을 포함한 각종 명령, 어드레스, 클럭 신호 등은 컨트롤러(220)에서 제공될 수 있다.
오류 검출부(212)는 데이터 입/출력부(211)로부터 제공된 데이터에 대한 오류 검출 코드(설명의 편의상, 제 1 오류 검출 코드)를 생성하도록 구성될 수 있다.
또한 오류 검출부(212)는 컨트롤러(220)에서 제공된 오류 검출 코드(설명의 편의상, 제 2 오류 검출 코드)와 제 1 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 입/출력 핀(PIN<k>)을 통해 컨트롤러(220)로 전송하도록 구성될 수 있다.
오류 검출부(212)는 오류 검출 코드 생성 로직(213), 비교부(214) 및 검출부(215)를 포함할 수 있다.
이때 본 발명의 실시예는 오류 검출 코드 생성 로직(213)으로서, CRC를 사용한 예를 든 것이다.
CRC(213)는 데이터 입/출력부(211)에서 제공된 데이터에 대하여 정해진 연산을 수행하여 제 1 오류 검출 코드를 생성하도록 구성될 수 있다.
이때 제 1 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
비교부(214)는 제 1 오류 검출 코드와 컨트롤러(220)에서 제공된 제 2 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 순차적으로 출력하도록 구성될 수 있다.
검출부(215)는 비교부(214)의 순차적인 출력이 정상적인 데이터 전송을 정의하는 경우(Pass)와 그렇지 않은 경우(Fail)에 따라 서로 다른 논리값을 갖는 오류 검출 신호를 생성하여 저장 제어부(216)에 제공하거나, 입/출력 핀(PIN<k>)을 통해 컨트롤러(120)로 전송하도록 구성될 수 있다.
저장 제어부(216)는 검출부(215)에서 출력된 오류 검출 신호가 페일인 경우, 오류 어드레스 신호 즉, 페일에 해당하는 어드레스 신호(ADD)가 입/출력 핀(PIN<k>)을 통해 오류 어드레스 저장부(230)에 저장되도록 구성될 수 있다.
저장 제어부(216)는 테스트 모드 시 동작하도록 구성될 수 있다.
이때 반도체 회로(210)는 컨트롤러(220)에 의해 테스트 모드로 진입할 수 있으며, 테스트 모드 진입에 따라 저장 제어부(216)를 활성화시킬 수 있다.
오류 어드레스 저장부(230)는 입/출력 핀(PIN<k>)을 통해 전송되는 오류 어드레스 신호를 저장하도록 구성될 수 있다.
오류 어드레스 저장부(230)는 테스트 모드 신호(TM)가 활성화된 경우, 오류 어드레스 신호를 저장하도록 구성될 수 있다.
이때 테스트 모드 신호(TM)는 컨트롤러(220) 또는 반도체 회로(210)에서 제공될 수 있다.
한편, 컨트롤러(220)는 데이터 입/출력부(221) 및 오류 검출부(222)를 포함할 수 있다.
데이터 입/출력부(221)는 시스템 외부 또는 자신의 메모리 영역(도시 생략, 설명의 편의상 제 2 메모리 영역)과, 반도체 회로(210) 및 오류 검출부(222) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
데이터 입/출력부(221)는 컨트롤러(220)의 제어에 따라 시스템 외부 또는 제 2 메모리 영역에서 제공된 데이터를 오류 검출부(222)로 전송하도록 구성된다.
이때 추후 설명에 앞서, 컨트롤러(220)는 반도체 회로(210) 테스트 과정에서 라이트 명령과 함께 특정 어드레스를 지정하여 특정 데이터를 반도체 회로(210)에 기록하는 작업을 선행한다.
따라서 컨트롤러(220)는 기대 데이터 즉, 반도체 회로(210)에 라이트 명령 시 지정한 어드레스와 동일한 어드레스를 지정하여 리드 명령을 출력함에 따라 반도체 회로(210)에서 출력될 데이터를 알 수 있다.
오류 검출부(222)는 기대 데이터에 따라 생성한 제 2 오류 검출 코드를 반도체 회로(210)에 제공하도록 구성될 수 있다.
오류 검출부(222)는 제 2 오류 검출 코드를 반도체 회로(210)에서 제공된 제 1 오류 검출 코드와 비교하여 정상적인 데이터 전송을 정의하는 경우(Pass)와 그렇지 않은 경우(Fail)를 판단할 수 있다.
또한 오류 검출부(222)는 패일로 판단하면 라이트 명령 또는 리드 명령을 반도체 회로(110)에 다시 전송할 수 있다.
오류 검출부(222)는 오류 검출 코드 생성 로직(223), 비교부(224) 및 검출부(225)를 포함할 수 있다.
이때 본 발명의 실시예는 오류 검출 코드 생성 로직(223)으로서, CRC를 사용한 예를 든 것이다.
CRC(223)는 기대 데이터에 대하여 정해진 연산을 수행하여 제 2 오류 검출 코드를 생성하도록 구성될 수 있다.
이때 제 2 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
비교부(224)는 제 2 오류 검출 코드와 반도체 회로(210)에서 제공된 제 1 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 순차적으로 출력하도록 구성될 수 있다.
검출부(225)는 비교부(224)의 순차적인 출력이 정상적인 데이터 전송을 정의하는 경우(Pass)와 그렇지 않은 경우(Fail)에 따라 서로 다른 논리값을 갖는 오류 검출 신호를 생성할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 시스템(200)의 데이터 전송 테스트 방법을 설명하기로 한다.
도 3은 도 2에 따른 동작 타이밍도이다.
먼저, 컨트롤러(220)는 반도체 회로(210)를 테스트 모드로 진입시킨다.
이어서 라이트 명령과 함께 특정 어드레스를 지정하여 특정 데이터를 반도체 회로(210)에 기록하는 작업을 수행한다.
따라서 컨트롤러(220)는 기대 데이터 즉, 반도체 회로(210)에 라이트 명령 시 지정한 어드레스와 동일한 어드레스를 지정하여 리드 명령을 출력함에 따라 반도체 회로(210)에서 출력될 데이터를 알 수 있다.
컨트롤러(220)는 기대 데이터를 데이터 입/출력부(221)를 통해 오류 검출부(222)에 제공한다.
이후, 도 3과 같이, 컨트롤러(220)는 리드 명령(RD0)과 함께 오류 검출부(222)에서 생성된 제 2 오류 검출 코드를 입/출력 핀(PIN<k>)을 통해 반도체 회로(210)에 제공한다.
한편, 반도체 회로(210)는 컨트롤러(220)에 의해 테스트 모드로 진입한 상태에서, 리드 명령(RD0)에 해당하는 데이터를 데이터 입/출력부(211)를 통해 오류 검출부(212)에 제공한다.
오류 검출부(212)는 리드 명령(RD0)에 해당하는 데이터에 대한 제 1 오류 검출 코드를 생성하고, 이를 제 2 오류 검출 코드와 비교하여 오류 검출 신호를 생성한다.
저장 제어부(216)는 오류 검출부(212)에서 출력된 오류 검출 신호가 패일을 정의하는 레벨(예를 들어, 로직 로우 'L')이면, 오류 검출 신호와 오류 어드레스 신호 즉, 리드 명령에 해당하는 어드레스 신호(A0 - A6)를 입/출력 핀(PIN<k>)을 통해 오류 어드레스 저장부(230)로 출력한다.
이때 오류 검출 신호와 오류 어드레스 신호의 전송은 카스 레이턴시(CL) 이후에 이루어질 수 있다.
오류 어드레스 저장부(230)는 테스트 모드 신호(TM)가 활성화된 경우, 오류 어드레스 신호를 저장한다.
도 4는 본 발명의 실시예에 따른 반도체 시스템(300)의 구성을 나타낸 블록도이다.
도 4는 복수의 반도체 회로(310 - 330)와 테스터(340)를 기본으로 한 반도체 시스템(300)의 예를 든 것으로서, 복수의 반도체 회로(310 - 330)를 시스템에 실장하기 이전에 테스터(340)를 통해 데이터 전송 테스트가 가능하도록 한 것이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(300)은 복수의 반도체 회로(310 - 330) 및 테스터(340)를 포함한다.
테스터(340)의 입/출력 핀들(PIN<0:j>)은 복수의 반도체 회로(310 - 330)의 입/출력 핀들(PIN<0:j>)과 공통 연결된다.
테스터(340)의 입/출력 핀들(PIN<k, l, m>)은 각각 반도체 회로(310)의 입/출력 핀(PIN<k>), 반도체 회로(320)의 입/출력 핀(PIN<l>), 그리고 반도체 회로(330)의 입/출력 핀(PIN<m>)과 독립적으로 연결된다.
복수의 반도체 회로(310 - 330)는 동일하게 구성될 수 있으며, 그 중에서 어느 하나(310)의 예를 들면, 데이터 입/출력부(311), 오류 검출부(312) 및 저장 제어부(316)를 포함할 수 있다.
데이터 입/출력부(311)는 라이트 명령 또는 리드 명령에 따라 자신의 메모리 영역(도시 생략, 설명의 편의상 제 1 메모리 영역)과 테스터(340) 및 오류 검출부(312) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
데이터 입/출력부(311)는 라이트 명령에 따라 테스터(340)로부터 입/출력 핀들(PIN<0:j>)을 통해 전송된 데이터를 오류 검출부(312) 또는 제 1 메모리 영역에 전송할 수 있다.
데이터 입/출력부(311)는 리드 명령에 따라 제 1 메모리 영역에서 출력된 데이터를 오류 검출부(312)로 전송하거나, 입/출력 핀들(PIN<0:j>)을 통해 테스터(340)로 전송할 수 있다.
데이터 입/출력부(311)는 직/병렬화기(SERDES)를 포함할 수 있다.
이때 도시되지는 않았지만, 라이트 명령 및 리드 명령을 포함한 각종 명령, 어드레스, 클럭 신호 등은 테스터(340)에서 제공될 수 있다.
오류 검출부(312)는 데이터 입/출력부(311)를 통해 제공된 라이트 데이터와 리드 데이터 각각에 대한 제 1 오류 검출 코드와 제 2 오류 검출 코드를 생성하도록 구성될 수 있다.
또한 오류 검출부(312)는 제 1 오류 검출 코드와 제 2 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 입/출력 핀(PIN<k>)을 통해 테스터(340)로 전송하도록 구성될 수 있다.
오류 검출부(312)는 오류 검출 코드 생성 로직(313), 비교부(314) 및 검출부(315)를 포함할 수 있다.
이때 본 발명의 실시예는 오류 검출 코드 생성 로직(313)으로서, CRC를 사용한 예를 든 것이다.
오류 검출 코드 생성 로직(313)은 WCRC 블록 및 RCRC 블록을 포함할 수 있다.
WCRC 블록은 테스터(340)로부터 데이터 입/출력부(211)를 통해 제공된 라이트 데이터에 대하여 정해진 연산을 수행하여 제 1 오류 검출 코드를 생성하도록 구성될 수 있다.
이때 제 1 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
RCRC 블록은 제 1 메모리 영역 즉, 자신의 메모리 영역에서 출력된 리드 데이터에 대하여 정해진 연산을 수행하여 제 2 오류 검출 코드를 생성하도록 구성될 수 있다.
이때 제 2 오류 검출 코드는 복수의 신호 비트를 포함할 수 있다.
비교부(314)는 제 1 오류 검출 코드와 제 2 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 순차적으로 출력하도록 구성될 수 있다.
검출부(315)는 비교부(314)의 순차적인 출력이 원하는 값인 경우, 패스(Pass)와 그렇지 않은 경우, 페일(Fail)에 따라 서로 다른 논리값을 갖는 오류 검출 신호를 생성하도록 구성될 수 있다.
검출부(315)는 오류 검출 신호를 저장 제어부(316)에 제공하거나, 입/출력 핀(PIN<k>)을 통해 테스터(340)로 전송하도록 구성될 수 있다.
저장 제어부(316)는 검출부(315)에서 출력된 오류 검출 신호가 페일을 정의하는 값인 경우, 오류 어드레스 신호 즉, 페일에 해당하는 어드레스 신호(ADD)를 입/출력 핀(PIN<k>)을 통해 테스터(340)로 전송하도록 구성될 수 있다.
한편, 테스터(340)는 데이터 입/출력부(341) 및 오류 정보 저장부(342)를 포함할 수 있다.
데이터 입/출력부(341)는 외부 또는 자신의 메모리 영역(도시 생략, 설명의 편의상 제 2 메모리 영역)과 복수의 반도체 회로(310 - 330) 사이의 데이터 인터페이스 동작을 수행하도록 구성될 수 있다.
데이터 입/출력부(341)는 테스터(340)의 제어에 따라 라이트 데이터를 복수의 반도체 회로(310 - 330)로 제공하도록 구성될 수 있다.
오류 정보 저장부(342)는 반도체 회로(310)에서 제공되는 오류 검출 신호 및 오류 어드레스 신호를 저장하도록 구성된다.
이하, 본 발명의 실시예에 따른 반도체 시스템(300)의 데이터 전송 테스트 방법을 설명하기로 한다.
도 5는 도 4에 따른 동작 타이밍도이다.
테스터(340)는 라이트 명령과 함께 특정 어드레스를 지정한 라이트 데이터를 복수의 반도체 회로(310 - 330)에 동시에 전송한다.
따라서 복수의 반도체 회로(310 - 330)에는 특정 어드레스에 동일한 데이터가 기록된다.
이어서 테스터(340)는 도 5와 같이, 리드 명령(RD0)과 함께 기대 데이터를 복수의 반도체 회로(310 - 330)로 전송한다.
이때 기대 데이터는 이전 라이트 명령과 함께 복수의 반도체 회로(310 - 330)에 동시에 전송한 데이터로서, 리드 명령(RD0)에 따라 복수의 반도체 회로(310 - 330)에서 출력될 것으로 기대되는 데이터이다.
한편, 복수의 반도체 회로(310 - 330)는 각각 리드 명령(RD0)에 해당하는 데이터를 데이터 입/출력부(311)를 통해 오류 검출부(312)에 제공한다.
오류 검출부(312)는 WCRC 블록을 이용하여 테스터(340)에서 전송된 기대 데이터에 대한 제 1 오류 검출 코드를 생성하고, RCRC 블록을 이용하여 리드 명령(RD0)에 해당하는 리드 데이터에 대한 제 2 오류 검출 코드를 생성한다.
오류 검출부(312)는 제 1 오류 검출 코드와 제 2 오류 검출 코드와 비교하여 오류 검출 신호를 생성한다.
저장 제어부(316)는 오류 검출부(312)에서 출력된 오류 검출 신호가 데이터 전송 패일을 정의하는 레벨(예를 들어, 로직 로우 'L')이면, 오류 검출 신호와 오류 어드레스 신호 즉, 리드 명령에 해당하는 어드레스 신호(ADD)를 입/출력 핀(PIN<k>)으로 출력한다.
이때 복수의 반도체 회로(310 - 330) 중에서 반도체 회로(310)의 오류 검출 신호가 로직 로우이고, 다른 반도체 회로들(320, 330)의 오류 검출 신호는 로직 하이인 것으로 가정한다.
카스 레이턴시(CL) 이후에 테스터(340)의 입/출력 핀(PIN<k>)을 통해서는 로직 로우의 오류 검출 신호와 오류 어드레스 신호가 전송되고, 나머지 입/출력 핀들(PIN<l, m>)을 통해서는 로직 하이의 오류 검출 신호가 전송된다.
복수의 반도체 회로(310 - 330)에서 전송된 오류 검출 신호들과 오류 어드레스 신호는 오류 정보 저장부(342)에 저장된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 리드 명령에 따라 리드 데이터를 생성하고, 상기 리드 데이터에 대한 오류 검출 연산을 수행하여 제 1 오류 검출 코드를 생성하며, 상기 제 1 오류 검출 코드와 제 2 오류 검출 코드를 비교하여 데이터 전송 오류를 판단하도록 구성된 반도체 회로; 및
    특정 어드레스와 라이트 명령 및 특정 데이터를 상기 반도체 회로에 제공하고, 상기 리드 명령을 상기 반도체 회로에 제공하며, 기대 데이터에 대한 상기 오류 검출 연산을 수행하여 제 2 오류 검출 코드를 생성하고, 상기 제 2 오류 검출 코드를 상기 반도체 회로의 오류 검출부에 제공하도록 구성된 컨트롤러를 포함하며,
    상기 기대 데이터는 상기 컨트롤러가 상기 리드 명령을 상기 반도체 회로에 제공함에 따라 상기 반도체 회로에서 출력될 것으로 예상되는 데이터인 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 반도체 회로는
    상기 데이터 전송 오류를 판단한 결과, 오류로 판단되면 상기 리드 데이터에 해당하는 오류 어드레스 신호를 외부로 출력하도록 구성되는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 오류 어드레스 신호를 저장하기 위한 오류 어드레스 저장부를 더 포함하는 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 오류 어드레스 저장부는
    상기 반도체 회로 내부 또는 외부에 구성되는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 오류 어드레스 저장부는
    테스트 모드 신호에 응답하여 상기 오류 어드레스 신호를 저장하도록 구성되는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 반도체 회로는
    상기 오류 어드레스 신호를 입/출력 핀들 중에서 어느 하나를 통해 외부로 출력하도록 구성되는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 반도체 회로는
    상기 반도체 회로의 메모리 영역과 상기 컨트롤러 사이의 데이터 인터페이스 동작을 수행하도록 구성된 데이터 입/출력부, 및
    상기 데이터 입/출력부를 통해 제공된 상기 리드 데이터에 대하여 상기 오류 검출 연산을 수행하여 상기 제 1 오류 검출 코드를 생성하고, 상기 제 2 오류 검출 코드와 상기 제 1 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 상기 컨트롤러로 전송하도록 구성된 상기 오류 검출부를 포함하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 오류 검출부는
    상기 리드 데이터에 대하여 상기 오류 검출 연산을 수행하여 상기 제 1 오류 검출 코드를 생성하도록 구성되는 오류 검출 코드 생성 로직,
    상기 제 1 오류 검출 코드와 상기 제 2 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 출력하도록 구성되는 비교부, 및
    상기 비교부의 순차적인 출력에 따라 서로 다른 논리값을 갖는 상기 오류 검출 신호를 생성하도록 구성되는 검출부를 포함하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 반도체 회로는
    상기 반도체 회로의 메모리 영역과 상기 컨트롤러 사이의 데이터 인터페이스 동작을 수행하도록 구성된 데이터 입/출력부,
    상기 리드 데이터에 대한 상기 오류 검출 연산을 수행하여 상기 제 1 오류 검출 코드를 생성하고, 상기 제 2 오류 검출 코드와 상기 제 1 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 상기 컨트롤러로 전송하도록 구성된 오류 검출부, 및
    상기 오류 검출 신호가 데이터 전송 오류에 해당하는 값을 가지는 경우, 상기 오류 어드레스 신호를 상기 반도체 회로 외부로 출력하도록 구성되는 저장 제어부를 포함하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는
    상기 컨트롤러의 메모리 영역과 상기 반도체 회로 사이의 데이터 인터페이스 동작을 수행하도록 구성된 데이터 입/출력부, 및
    상기 기대 데이터에 대한 상기 오류 검출 연산을 수행하여 생성한 상기 제 2 오류 검출 코드를 상기 반도체 회로로 전송하도록 구성된 상기 오류 검출부를 포함하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 반도체 회로는
    리드 명령이 입력된 시점부터 카스 레이턴시(CL: CAS Latency) 이후에 상기 데이터 전송 오류를 판단한 결과에 따른 오류 검출 신호를 상기 컨트롤러에 전송하도록 구성되는 반도체 시스템.
  12. 리드 명령에 따라 제 1 오류 검출 코드와 제 2 오류 검출 코드를 비교하여 오류 검출 신호를 생성하도록 구성된 복수의 반도체 회로; 및
    상기 리드 명령에 따른 리드 동작 이전의 라이트 동작 시 상기 복수의 반도체 회로에 제공한 라이트 데이터를 기대 데이터로서 상기 복수의 반도체 회로에 공통적으로 제공하도록 구성되는 테스터를 포함하며,
    상기 복수의 반도체 회로는 상기 기대 데이터에 대한 오류 검출 연산을 수행하여 상기 제 1 오류 검출 코드를 생성하고, 상기 리드 명령에 상응하는 리드 데이터에 대한 상기 오류 검출 연산을 수행하여 상기 제 2 오류 검출 코드를 생성하도록 구성되는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 회로는 각각
    상기 제 1 오류 검출 코드와 상기 제 2 오류 검출 코드를 비교한 결과에 따라 데이터 전송 오류를 판단하고, 오류로 판단되면 상기 리드 데이터에 해당하는 오류 어드레스 신호를 상기 반도체 회로의 외부로 출력하도록 구성되는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 복수의 반도체 회로는
    각각의 오류 어드레스 신호를 각각의 입/출력 핀들 중에서 어느 하나를 통해 외부로 출력하도록 구성되는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 회로는 각각
    자신의 메모리 영역과 상기 테스터 사이의 데이터 인터페이스 동작을 수행하도록 구성되는 데이터 입/출력부, 및
    상기 제 2 오류 검출 코드와 상기 제 1 오류 검출 코드를 비교하여 생성한 상기 오류 검출 신호를 상기 테스터로 전송하도록 구성되는 오류 검출부를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 오류 검출부는
    상기 데이터 입/출력부를 통해 제공된 상기 기대 데이터에 대하여 상기 오류 검출 연산을 수행하여 상기 제 1 오류 검출 코드를 생성하고, 상기 데이터 입/출력부를 통해 제공된 상기 리드 데이터에 대하여 정해진 연산을 수행하여 상기 제 2 오류 검출 코드를 생성하도록 구성되는 오류 검출 코드 생성 로직,
    상기 제 1 오류 검출 코드와 상기 제 2 오류 검출 코드 각각의 복수의 신호 비트를 순차적으로 비교하여 그 비교 결과를 출력하도록 구성되는 비교부, 및
    상기 비교부의 순차적인 출력에 따라 상기 오류 검출 신호를 생성하도록 구성되는 검출부를 포함하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 반도체 회로는
    자신의 메모리 영역과 상기 테스터 사이의 데이터 인터페이스 동작을 수행하도록 구성되는 데이터 입/출력부,
    상기 제 2 오류 검출 코드와 상기 제 1 오류 검출 코드를 비교하여 생성한 오류 검출 신호를 상기 테스터로 전송하도록 구성되는 오류 검출부 및
    상기 오류 검출 신호가 데이터 전송 오류에 해당하는 값을 가지는 경우, 상기 오류 어드레스 신호를 상기 반도체 회로 외부로 출력하도록 구성되는 저장 제어부를 포함하는 반도체 시스템.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 테스터는
    자신의 메모리 영역과 상기 복수의 반도체 회로 사이의 데이터 인터페이스 동작을 수행하도록 구성된 데이터 입/출력부, 및
    상기 오류 검출 신호를 저장하도록 구성된 오류 정보 저장부를 포함하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 테스터는
    자신의 메모리 영역과 상기 복수의 반도체 회로 사이의 데이터 인터페이스 동작을 수행하도록 구성된 데이터 입/출력부, 및
    상기 오류 검출 신호 및 상기 오류 어드레스 신호를 저장하도록 구성된 오류 정보 저장부를 포함하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
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    상기 리드 명령이 입력된 시점부터 카스 레이턴시(CL: CAS Latency) 이후에 상기 오류 검출 신호를 상기 테스터에 전송하도록 구성되는 반도체 시스템.
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