JP2006227674A - 信号検出装置 - Google Patents
信号検出装置 Download PDFInfo
- Publication number
- JP2006227674A JP2006227674A JP2005037142A JP2005037142A JP2006227674A JP 2006227674 A JP2006227674 A JP 2006227674A JP 2005037142 A JP2005037142 A JP 2005037142A JP 2005037142 A JP2005037142 A JP 2005037142A JP 2006227674 A JP2006227674 A JP 2006227674A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- storage
- signal level
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
【課題】マイクロコンピュータを用いたシステムにおいて、設計ミスや接触不良などによる不具合動作の修正に時間がかかっている状況を解決し、特定の状況に対してのみ発生し発見が困難なデータバス上のデータ衝突による不具合動作の検出を容易にする信号検出装置を提供することを目的とする。
【解決手段】中間信号レベル検出手段2によって検出された中間信号レベル発生信号により記憶手段4の番地を変更することで、特定の状況に対してのみ発生する不具合の記録を記憶手段4に順次保存することで、発見が困難な不具合の検出を容易にするものである。
【選択図】図1
【解決手段】中間信号レベル検出手段2によって検出された中間信号レベル発生信号により記憶手段4の番地を変更することで、特定の状況に対してのみ発生する不具合の記録を記憶手段4に順次保存することで、発見が困難な不具合の検出を容易にするものである。
【選択図】図1
Description
本発明は、複数のデバイスが接続されるマイクロコンピュータ(以下マイコン)を用いたシステムなどにおいて、データバス上でのデータ衝突などの不具合を容易に発見することの可能な信号検出装置に関するものである。
近年、マイコンを用いたシステムは、携帯電話や、テレビ、カメラ、VTR,DVDなどのオーディオビデオ関連製品、洗濯機などの家電製品、産業用制御機器にいたるまで、様々な分野で用いられている。このようなマイコンを用いたシステムにおいては、例えば、Static Random Access Memory(以下SRAM)や、プログラミングが可能なLSIであるField Programmable Gate Array(以下FPGA)や専用LSIなど複数のデバイスがマイコンのデータバス、アドレスバスに接続されている。マイコンは、自身が制御可能なアドレス空間内にそれぞれのデバイスを制御するアドレス空間を割り当てることにより、データバス、アドレスバスを介して読み出しや書き込み動作をおこない、全体のシステムを制御している。
従って、例えばデバイスの破壊、設計ミス、アドレスバスの接触不良などの原因による誤動作によって、異なる2つのデバイスが同じアドレス空間で動作するような場合は、マイコンが読み出し動作をおこなうと2つの異なるデバイスより同時にデータが出力され、データバス上でデータ衝突が発生する。
このような場合、従来においてはロジックアナライザやオシロスコープなどの各種の計測器を用いて、技術者自身が信号波形などを詳細に調査することで不具合原因を究明していた。
またマイコンの暴走監視装置としては、特許文献1に示されるように、2つのマイコンを用いて異常検出をおこない、異常発生時にはリセット信号を発することにより異常動作を防止する方法が提案されている。
またマイコンの1つの入力端子で3通りの状態を判別する方法に関しては、特許文献2に示されるように、1つの入力端子に互いに異なるスレッショルド電圧を有するインバータを接続し、そのインバータの出力の組み合わせによって入力端子に印加された3種類の信号レベルを検出する回路や、特許文献1に示されるように、所定期間に第1の電位レベルを保持している場合、第2の電位レベルを保持している場合、あるいは第1の電位レベルと第2の電位レベルの間で変化する場合を判別する方法が提案されている。
特開平3−217364号公報
特開昭55−147039号公報
特公平8−12988号公報
しかしながら、このようなデータバス上のデータ衝突による動作不具合は、ある特定のアドレスに対してのみ発生し、他のほとんどのアドレスに対しては発生しない。さらに、データ衝突が発生しても、2つの異なるデバイスとも“0”もしくは、“1”を出力している場合は、データバス上においても“0”もしくは“1”の電位レベルとなり、この場合動作不具合も発生しない。2つの異なるデバイスから同時に異なるレベルを出力する場合に“0”と“1”の中間的な電位レベルがデータバスに発生するため、動作不具合が発生する。従って、システムの状態により、動作不具合が発生したり、しなかったりするため、再現性に乏しく上記の従来の技術者自身が詳細に調査する方法では、原因の究明が非常に困難であるという問題点を有していた。
また、上記従来の暴走監視装置では、車載用制御装置などの異常動作防止に対する信頼性および安全性を確保することを目的に、マイコンのリセット信号を発生するもので、データバス上のデータ衝突による動作不具合の原因を究明するためのものではない。
また、上記従来のマイコンの1つの入力端子で3通りの状態を判別する方法では、入力端子数を少なくすることを目的に、互いに異なるスレッショルド電圧を用いる場合と、所定期間の電位レベルを検出することで3種類の状態を検出するもので、いずれもデータバス上のデータ衝突による動作不具合の原因を究明するためのものではない。
本発明は上記従来の問題点を解決するもので、マイコンを用いたシステムにおけるデータバス上でのデータ衝突の原因を究明するための情報を容易に提供可能な信号検出装置を提供することを目的とする。
本発明の請求項1に記載の信号検出装置は、2つの異なるデバイスから同時に異なるレベルを出力する場合に“0”と“1”の中間的な電位レベルが発生することに着目し、
中間信号レベル判定用入出力手段に印加された信号の電位レベルを検出する中間信号レベル検出手段と、記憶信号用出力手段の信号を記憶する記憶手段と、前記中間信号レベル検出手段の出力に従い、記憶手段の動作を制御する記憶制御手段と、を備え、前記中間信号レベル判定用入出力手段に印加された信号をトリガ信号のタイミングに従って取り込んだ際、その電位レベルが中間レベルである場合の記憶信号用出力手段の信号を記憶手段に順次記憶しておくことを特徴としたものであり、特定の状況に対してのみ発生し、状況によっては衝突が発生しても正常に動作する場合があるような非常に発見が困難な不具合の検出を容易にするという作用を有する。
中間信号レベル判定用入出力手段に印加された信号の電位レベルを検出する中間信号レベル検出手段と、記憶信号用出力手段の信号を記憶する記憶手段と、前記中間信号レベル検出手段の出力に従い、記憶手段の動作を制御する記憶制御手段と、を備え、前記中間信号レベル判定用入出力手段に印加された信号をトリガ信号のタイミングに従って取り込んだ際、その電位レベルが中間レベルである場合の記憶信号用出力手段の信号を記憶手段に順次記憶しておくことを特徴としたものであり、特定の状況に対してのみ発生し、状況によっては衝突が発生しても正常に動作する場合があるような非常に発見が困難な不具合の検出を容易にするという作用を有する。
本発明の請求項2に記載の信号検出装置は、中間信号レベル判定用入力手段に印加された信号の電位レベルを検出する中間信号レベル検出手段と、記憶信号用入力手段の信号を記憶する記憶手段と、前記中間信号レベル検出手段の出力に従い、記憶手段の動作を制御する記憶制御手段と、を備え、前記中間信号レベル判定用入力手段に印加された信号をトリガ信号用入力手段のタイミングに従って取り込んだ際、その電位レベルが中間レベルである場合の記憶信号用入力手段の信号を記憶手段に順次記憶しておくことを特徴としたものであり、特定の状況に対してのみ発生し、状況によっては衝突が発生しても正常に動作する場合があるような非常に発見が困難な不具合の検出を容易にし、さらにマイコンを用いたシステムに不具合検出をおこなう場合のみ接続可能であるため、通常動作時には余分な電力などが必要ないという作用を有する。
以上のように本発明は、特定の状況に対してのみ発生し、状況によっては衝突が発生しても正常に動作する場合があるような非常に発見が困難な不具合の検出を容易にするという優れた効果が得られる。
また以上のように本発明は、特定の状況に対してのみ発生し、状況によっては衝突が発生しても正常に動作する場合があるような非常に発見が困難な不具合の検出を容易にし、さらに、通常動作時には余分な電力などが必要ないという優れた効果が得られる。
以下、本発明の実施の形態について図1から図6を用いて説明する。
(実施の形態1)
図1は本発明の実施の形態1による信号検出装置をマイコンに内蔵した場合の構成を示すブロック図である。
図1は本発明の実施の形態1による信号検出装置をマイコンに内蔵した場合の構成を示すブロック図である。
図1において、1は中間信号レベル判定用入出力手段で、2は印加された信号の電位レベルが中間レベルであるかどうかを検出する中間信号レベル検出手段、3は中間信号レベル検出手段2の出力に従って記憶手段を制御する記憶制御手段、4は記憶制御手段の出力に従って信号を記憶する記憶手段、5は記憶信号用出力手段、6は中間信号レベル検出手段2、記憶制御手段3、記憶手段4で構成された信号検出手段である。
例えば、前記中間信号レベル判定用入出力手段1はマイコンにおけるデータバスに、記憶信号用出力手段5はアドレスバスに相当し、それぞれマイコン内部のデータバス、アドレスバスに接続されている。またトリガ信号は、マイコンが読み出し動作をおこなった場合の取込みタイミング信号に相当し、従来のマイコンに対し信号検出手段6が追加になっている。
図2は、本発明の信号検出装置を内蔵したマイコンを用いたシステムの1例の構成を示すブロック図である。
図2において101は本発明の信号処理装置を内蔵したマイコン、102、103はマイコンで制御する外部デバイス1、2でSRAMやFPGAや専用LSIなどであり、データバス、アドレスバス、読み出し用制御信号などで接続されている。また図2において、1は中間信号レベル判定用入出力手段、5は記憶信号用出力手段で、図1におけるものと同じである。
図3は、本発明の信号検出装置を内蔵したマイコンを用いたシステムにおいて、誤動作によりデータバス上のデータ衝突が発生した場合の各端子の様子を表した模式図である。
図3は、横軸を時間軸とし、アドレス1〜4に対して読み出し動作をおこなった場合のタイミングチャートを模式的に表現したもので、アドレス1、2、4に対して外部デバイス1が出力し、アドレス2、3、4に対して外部デバイス2が出力するという不具合動作を行なうとする。
図4は、中間信号レベルの検出の模様を説明する模式図である。
図4は異なる2つのスレッショルド電圧で信号の電位レベルを個別に判定した結果の組み合わせで、中間信号レベル領域の入力を検出する方法を説明している。
以上のように構成された信号検出装置について、図1から4を用いて読み出し動作時にデータ衝突が発生した場合の動作を説明する。
信号検出手段6は、中間信号レベル判定用入出力手段1に中間信号レベルが発生した場合の記憶信号用出力手段5の信号を記憶手段4に順次保存するように動作する。
すなわち、記憶制御手段3は、記憶手段4にトリガ信号に従って、常に記憶信号用出力手段5の信号、すなわちアドレスバスの信号を記憶するように制御する。現在記憶手段4に書き込んでいる番地をNとする。記憶制御手段3は、中間信号レベル検出手段2より中間信号レベル発生信号を検出した場合には記憶手段4の番地をN+1に増やし、また検出していない場合には記憶手段4の番地を増やさないように制御する。これにより中間信号レベルが発生したときのアドレスバスの信号が、記憶手段4の番地Nに保存され、次のトリガ信号に従ってアドレスバスの信号を記憶する番地はN+1となる。中間信号レベル発生信号を検出していない場合には記憶手段4の番地を増やさないため、常に同じN番地にアドレスバスの信号を上書きすることになる。
図3に示す場合についてさらに詳細に説明する。
現在、記憶手段4のM番地にトリガ信号に従って中間信号レベルを検知しない時にはアドレスバスの信号を常に上書きしているものとする。
まずアドレス1に対する読み出し動作を行なった場合には、外部デバイス1のみが出力するため、データバスの信号の電位レベルは、図4における低信号レベル領域か、もしくは高信号レベル領域になり、中間信号レベルは検出されない。同時にアドレス1は、記憶手段4のM番地に一時保存されるが、中間信号レベル検出手段2より中間信号レベル発生信号は送信されないため、記憶制御手段3は記憶手段4の番地を増やさない。デバイス1の出力はデータバスを介して読み込まれ、“0”か、もしくは“1”としてマイコンに正常に解釈される。
次にアドレス2に対する読み出し動作を行なった場合には、誤動作により外部デバイス1および2が同時に出力するため、データバス上でのデータ衝突が発生する。例えば、外部デバイス1が出力した電位レベルが“0”で、外部デバイス2が出力した電位レベルが“1”の場合、データバス上には、図4に示す中間信号レベル領域の電位レベルとなる。同時にアドレス2は、記憶手段4のM番地に一時保存されており、中間信号レベル検出手段2は中間信号レベル発生信号を記憶制御手段3へ送信し、記憶制御手段3は記憶手段4の番地MをM+1に増やす。
次にアドレス3に対する読み出し動作を行なった場合には、外部デバイス2のみが出力するため、データバスの信号の電位レベルは、図4における低信号レベル領域か、もしくは高信号レベル領域になり、中間信号レベルは検出されない。同時にアドレス3は、記憶手段4のM+1番地に一時保存されるが、中間信号レベル検出手段2より中間信号レベル発生信号は送信されないため、記憶制御手段3は記憶手段4の番地を増やさない。デバイス2の出力はデータバスを介して読み込まれ、“0”から、もしくは“1”としてマイコンに正常に解釈される。
次にアドレス4に対する読み出し動作を行なった場合には、誤動作により外部デバイス1および2が同時に出力するため、データバス上でのデータ衝突が発生する。同様に、外部デバイス1が出力した電位レベルが“0”で、外部デバイス2が出力した電位レベルが“1”の場合、データバス上には、図4に示す中間信号レベル領域の電位レベルとなる。同時にアドレス4は、記憶手段4のM+1番地に一時保存されており、中間信号レベル検出手段2は中間信号レベル発生信号を記憶制御手段3へ送信し、記憶制御手段3は記憶手段4の番地M+1をM+2に増やす。
従って、中間信号レベルが発生した場合のアドレスバスの信号を、記憶手段4に順次保存することができる。
以上のように本実施の形態によれば、中間信号レベル検出手段2によって検出された中間信号レベル発生信号により記憶手段4の番地を変更することで、特定の状況に対してのみ発生する不具合の記録を記憶手段4に順次保存できるため、発見が困難な不具合の検出を容易にするという優れた効果が得られる。
なお、記憶手段4の容量は有限であるため、最終番地になった場合にはそれ以上動作しないようにしてもよいし、記憶手段4をリングバッファのように使用してもかまわない。
また、記憶手段4は電源を切っても保存した値を保持しているほうが望ましいが、電源が入っているときのみ有効なメモリでもかまわない。
また、中間信号レベル検出手段2は、所定の中間信号レベル領域に電位レベルがあることが検出できればどのような手段であってもよく、例えば図4に示すように異なる2つのスレッショルド電圧で個別に判断した結果の組み合わせによって検出する方法でもよいし、AD変換器などを用いてもよい。
また、中間信号レベル判定用入出力手段1は、マイコンのデータバスとして説明したが、それに限るものではない。
また、記憶信号用出力手段5は、マイコンのアドレスバスとして説明したが、それに限るものではない。
また、中間信号レベル判定用入出力手段1および記憶信号用出力手段5は複数あっても構わず、その場合は中間信号レベル検出手段2は、複数の中間信号レベル判定用入出力手段1のどれかに中間信号レベルが発生した場合に、中間信号レベル発生信号を発生させるのが望ましい。
また、記憶手段4に保存された情報は取り出して表示してもよいし、他のマイコンなどからシリアル通信やデュアルポートRAMなどを介して取り出して、不具合の修正に役立てるものとしてもよい。
また、本実施の形態では信号検出装置をマイコンに内蔵した場合の構成であり、通常動作時にはマイコン内部の指令、あるいは外部の指令により信号検出装置の動作を停止、電源供給を停止することで余分な電力を削減することも可能である。
(実施の形態2)
図5は本発明の実施の形態2による信号検出装置の構成を示すブロック図である。
図5は本発明の実施の形態2による信号検出装置の構成を示すブロック図である。
図5において、2は印加された信号の電位レベルが中間レベルであるかどうかを検出する中間信号レベル検出手段、3は中間信号レベル検出手段2の出力に従って記憶手段を制御する記憶制御手段、4は記憶制御手段の出力に従って信号を記憶する記憶手段、6は中間信号レベル検出手段2、記憶制御手段3、記憶手段4で構成された信号検出手段で、以上は図1の構成と同様なものである。
図1の構成と異なるのは、中間信号レベル判定用入出力手段1を入力手段に変更した中間信号レベル判定用入力手段7、記憶信号用出力手段5を入力手段に変更した記憶信号用入力手段8、トリガ信号を入力手段に変更したトリガ信号用入力手段9で、信号検出装置を既存のマイコンを用いたシステムに追加して使用するように構成した点である。
図6は、本発明の信号検出装置を、既存のマイコンを用いたシステムに適用した構成を示すブロック図である。
図6において105は本発明の信号検出装置、104は従来のマイコン、106は既存のマイコンを用いたシステムへ本発明の信号検出装置を接続するコネクタ、7は中間信号レベル判定用入力手段、8は記憶信号用入力手段、9はトリガ信号用入力手段であり、データバス、アドレスバス、読み出し用制御信号などで接続されている。また図6において、102、103はマイコンで制御する外部デバイス1、2でメモリやFPGAや専用LSIなどであり、図2におけるものと同様のものである。
以上のように構成された信号検出装置について、その動作に関しては、中間信号レベル判定用入出力手段1を中間信号レベル判定用入力手段7に、記憶信号用出力手段5を記憶信号用入力手段8に、トリガ信号をトリガ信号用入力手段9におきかえると、前記図1から4で説明した動作と同様で、中間信号レベル判定用入力手段7に中間信号レベルが発生した場合の記憶信号用入力手段8の信号を記憶手段4に順次保存されるように動作するものであるため、詳細な説明は省略する。
実施の形態2による信号検出装置の実施の形態1との相違点は、既存のマイコンを用いたシステムに追加、削除できる点である。
すなわち、不具合動作の検証を行なう場合にのみコネクタ106を介して接続し、例えばマイコンが制御可能な全てのアドレスに対してテストデータの読み書き動作を行ない、その時の不具合動作を記憶手段4に保存し、保存された情報によりシステムの不具合を修正する。通常の場合は本発明の信号検出装置をはずして使用する。
以上のように本実施の形態によれば、不具合動作検証時にのみ中間信号レベル検出手段2によって検出された中間信号レベル発生信号により記憶手段4の番地を変更することで、特定の状況に対してのみ発生する不具合の記録を記憶手段4に順次保存できるため、発見が困難な不具合の検出を容易にすると同時に、通常使用時にはシステムから削除することにより、システム全体の消費電力、コスト、大きさを小さくできるという優れた効果が得られる。
本発明にかかる信号検出装置は、特定の状況に対してのみ発生する不具合の記録を記憶手段に順次保存できるため、発見が困難な不具合の検出を容易にする効果を有し、マイコンなどを用いたシステム等として有用である。
1 中間信号レベル判定用入出力手段
2 中間信号レベル検出手段
3 記憶制御手段
4 記憶手段
5 記憶信号用出力手段
6 信号検出手段
7 中間信号レベル判定用入力手段
8 記憶信号用入力手段
9 トリガ信号用入力手段
101 本発明の信号検出装置を内蔵したマイコン
102 外部デバイス1
103 外部デバイス2
104 従来のマイコン
105 本発明の信号検出装置
106 コネクタ
2 中間信号レベル検出手段
3 記憶制御手段
4 記憶手段
5 記憶信号用出力手段
6 信号検出手段
7 中間信号レベル判定用入力手段
8 記憶信号用入力手段
9 トリガ信号用入力手段
101 本発明の信号検出装置を内蔵したマイコン
102 外部デバイス1
103 外部デバイス2
104 従来のマイコン
105 本発明の信号検出装置
106 コネクタ
Claims (2)
- 中間信号レベル判定用入出力手段に印加された信号の電位レベルを検出する中間信号レベル検出手段と、
記憶信号用出力手段の信号を記憶する記憶手段と、
前記中間信号レベル検出手段の出力に従い、記憶手段の動作を制御する記憶制御手段と、
を備え、
前記中間信号レベル判定用入出力手段に印加された信号をトリガ信号のタイミングに従って取り込んだ際、その電位レベルが中間レベルである場合の記憶信号用出力手段の信号を記憶手段に順次記憶しておくことを特徴とする信号検出装置。 - 中間信号レベル判定用入力手段に印加された信号の電位レベルを検出する中間信号レベル検出手段と、
記憶信号用入力手段の信号を記憶する記憶手段と、
前記中間信号レベル検出手段の出力に従い、記憶手段の動作を制御する記憶制御手段と、
を備え、
前記中間信号レベル判定用入力手段に印加された信号をトリガ信号用入力手段のタイミングに従って取り込んだ際、その電位レベルが中間レベルである場合の記憶信号用入力手段の信号を記憶手段に順次記憶しておくことを特徴とする信号検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005037142A JP2006227674A (ja) | 2005-02-15 | 2005-02-15 | 信号検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005037142A JP2006227674A (ja) | 2005-02-15 | 2005-02-15 | 信号検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006227674A true JP2006227674A (ja) | 2006-08-31 |
Family
ID=36989038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005037142A Pending JP2006227674A (ja) | 2005-02-15 | 2005-02-15 | 信号検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006227674A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010134677A (ja) * | 2008-12-04 | 2010-06-17 | Renesas Electronics Corp | マイクロコンピュータ及び組み込みソフトウェア開発システム |
-
2005
- 2005-02-15 JP JP2005037142A patent/JP2006227674A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010134677A (ja) * | 2008-12-04 | 2010-06-17 | Renesas Electronics Corp | マイクロコンピュータ及び組み込みソフトウェア開発システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9583216B2 (en) | MBIST device for use with ECC-protected memories | |
JP2015118468A (ja) | プログラマブルコントローラ | |
KR102035108B1 (ko) | 반도체 시스템 | |
US20140063999A1 (en) | Non-volatile memory device and electronic apparatus | |
US11037648B2 (en) | Memory system for improving memory reliability and memory management method for the same | |
WO2007110926A1 (ja) | 半導体メモリおよびテストシステム | |
JP2011232031A (ja) | 自己診断システム及び検査回路判定方法 | |
US9818494B2 (en) | Operation recording circuit and operation method thereof | |
US20050102595A1 (en) | Method and apparatus for testing semiconductor memory device and related testing methods | |
JP5413595B2 (ja) | 集積回路装置、電子機器 | |
US9082513B2 (en) | Semiconductor devices and semiconductor systems including the same | |
JP2006227674A (ja) | 信号検出装置 | |
CN102591762A (zh) | 一种自诊断plc存储芯片的方法、自诊断plc | |
US20080082874A1 (en) | FBM generation device and FBM generation method | |
CN114333959A (zh) | 内存自检装置及方法 | |
US8201035B2 (en) | Testing system and method thereof | |
US7340313B2 (en) | Monitoring device for monitoring internal signals during initialization of an electronic circuit | |
JP4985462B2 (ja) | 集積回路、集積回路の動作試験方法および動作試験プログラム | |
JP2018128280A (ja) | 検査回路、半導体記憶素子、半導体装置、および接続検査方法 | |
JP2011504579A (ja) | 論理モジュール内のアドレスバスを検査する方法 | |
JP2000322330A (ja) | 記憶装置の故障診断回路 | |
JPH06110721A (ja) | メモリ制御装置 | |
KR100564361B1 (ko) | 시스템 메모리의 결함 억제회로 | |
KR100388976B1 (ko) | 메모리용 비아이에스티 회로 | |
KR100538486B1 (ko) | 시스템 메모리의 결함 검출회로 |