JP4985462B2 - 集積回路、集積回路の動作試験方法および動作試験プログラム - Google Patents

Description

本発明は集積回路の動作試験に関し、特に半導体メモリ素子と接続されることによって半導体記憶装置を構成する集積回路の動作試験に関する。

従来のＬＳＩ（大規模集積回路）のテスト、特にセルフテストに係る技術について、次に述べるような文献がある。特許文献１には、ドライバからケーブルによってレシーバ回路にループバックして正常であるか否かをテストする高速シリアル伝送ＬＳＩが開示されている。特許文献２には、テストパターンから所定の条件でのエラー検知機能を有するコード情報を記憶してコードメモリに記憶するＥＣＣ回路を内蔵する半導体装置が開示されている。

特許文献３には、メモリＬＳＩとロジックＬＳＩとを同一のパッケージに搭載し、ロジックＬＳＩのテストを内蔵のＳＣＡＮ回路とＢＩＳＴ回路によって駆動するという半導体装置が開示されている。特許文献４には、内蔵のテストＥＣＣ生成装置によって生成されたテストＥＣＣを用いてデータセルアレイと検査ビットセルアレイとを同時にテストする半導体装置が開示されている。

特開２００４−３２８６３９号公報 特開２００５−２２８０３９号公報 特開２００６−１３８６４５号公報 特開平１１−０２５６８９号公報

メモリ制御回路やＥＣＣ回路などを含むＬＳＩと、半導体メモリ素子とを合わせて組み立てられる半導体記憶装置の場合、組み立てられた後でないとＬＳＩの動作試験、たとえばライト動作およびリード動作の試験、またＥＣＣ回路の試験などを行うことはできない。そのため、ＬＳＩに製造上などの原因で不良があったとしても、組み立てられた後でないとその不良を知ることはできない。

ＬＳＩに不良があると、組み立てられた後の半導体記憶装置全体が不良品として廃棄されるため、正常に動作可能な半導体メモリ素子やその他のデバイスまで同時に廃棄されることとなり、製造コストや支損金額に悪影響がある。

前述の特許文献１〜４は、いずれも組み立てられた後の装置、もしくは同一ＬＳＩ内に最初から半導体メモリ素子とメモリ制御回路とを備えたもの（特許文献３）を対象としているため、上記の問題を解決することができない。

本発明の目的は、集積回路単体で動作試験を行うことのできる集積回路、集積回路の動作試験方法および動作試験プログラムを提供することにある。

上記目的を達成するため、本発明に係る集積回路は、外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能な集積回路であって、外部から起動信号を与えられるとダミーデータを含むライトリクエストを生成するＢＩＳＴ（Built-In Self-Test）回路と、ライトリクエストに反応してダミーデータをライトデータとして出力するメモリ制御回路と、ライトデータをメモリ制御回路にループバックするリードデータ選択回路とを有し、メモリ制御回路が、リードデータ選択回路によってループバックされてきたライトデータを保持するレジスタを含み、メモリ制御回路自らの通常動作に関する障害の検出を行って第１の障害検出信号を出力することを特徴とする。

上記目的を達成するため、本発明に係る集積回路の動作試験方法は、レジスタを有し、外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能なメモリ制御回路を有する集積回路にあって、外部からの起動信号に反応してダミーデータを含むライトリクエストを生成するライトリクエスト生成工程と、ライトリクエストに反応してダミーデータをライトデータとして出力するライトデータ出力工程と、ライトデータをループバックしてレジスタに保持するレジスタ保持工程と、メモリ制御回路自らの通常動作に関する障害の検出を行って第１の障害検出信号を出力する第１のエラー検出工程とを有することを特徴とする。

上記目的を達成するため、本発明に係る集積回路の動作試験プログラムは、レジスタを有し、外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能なメモリ制御回路を有する集積回路にあって、集積回路を構成するコンピュータに、外部からの起動信号に反応してダミーデータを含むライトリクエストを生成するライトリクエスト生成処理と、ライトリクエストに反応してダミーデータをライトデータとして出力するライトデータ出力処理と、ライトデータをメモリ制御回路にループバックしてレジスタに保持するレジスタ保持処理と、メモリ制御回路自らの通常動作に関する障害の検出を行って障害検出信号を出力するエラー検出処理とを実行させることを特徴とする。

本発明は、ＢＩＳＴ回路によって発行したライトリクエストに含まれるダミーデータを、レジスタに保存して動作試験を行うように構成したので、半導体メモリ素子を接続しなくてもダミーデータのライトリクエストとリードリクエストについてのテストを行うことができる。これによって、集積回路単体で動作試験を行うことのできるという、従来にない優れた集積回路、集積回路の動作試験方法および動作試験プログラムを提供することができる。

図１は、本発明の実施の形態に係るＬＳＩ１および半導体記憶装置１００の構成を示すブロック図である。図１において、ＬＳＩ１は、入力回路２、ＢＩＳＴ回路３、リクエスト選択回路４、チェックビット生成回路５、メモリ制御回路６、出力回路７、双方向回路８、リードデータ選択回路１０、ＥＣＣ回路１１、出力回路１２、ＯＲ回路１３からなる。ＬＳＩ１に半導体メモリ素子９が接続されることにより、半導体記憶装置１００が構成される。

入力回路２は、ＣＰＵ（図示せず）からのメモリリクエストを受け付ける。ＢＩＳＴ回路３は、ＬＳＩ１の機能試験で使用されるテストパターンを生成する。リクエスト選択回路４は、ＬＳＩ１の外部ピンから与えられるＴＥＳＴモード信号に応じて、入力回路２からの出力信号とＢＩＳＴ回路３からの出力信号のうちのいずれかを選択し、チェックビット生成回路５に入力する。

チェックビット生成回路５は、リクエスト選択回路４からの出力信号に対してチェックビットを生成し、メモリ制御回路６に出力する。メモリ制御回路６は、チェックビット生成回路５からの出力を受けて、半導体メモリ素子９に対しライトおよびリード制御信号を生成し、また半導体メモリ素子９のライトデータおよびリードデータを制御する。出力回路７は、半導体メモリ素子９に対し、アドレスおよびコマンド信号を送出する。双方向回路８は、半導体メモリ素子９に対し、ライトデータおよびリードデータを送受信する。

リードデータ選択回路１０は、双方向回路８からの出力信号とメモリ制御回路６からの出力信号のうちのいずれかを選択し、メモリ制御回路６に入力する。ＥＣＣ回路１１は、メモリ制御回路６から出力されたリードデータに対して、１ビットエラー訂正、および訂正不能エラー検出を行って出力回路１２に出力する。出力回路１２は、ＥＣＣ回路１１から出力されたリードデータを、ＣＰＵへのリプライデータとして送出する。ＯＲ回路１３は、ＥＣＣ回路１１からのエラー信号（１ビットエラーおよび訂正不能エラー）と、メモリ制御回路６からの障害検出信号とをＯＲ演算する。

なお、半導体記憶装置１００を構成するにはＬＳＩ１および半導体メモリ素子９以外にも必要なデバイスがある。また、ＬＳＩ１には図１で示した以外の構成要素もある。しかし、それらは当業者には公知であるので、本発明を説明するにあたって特に必要と思われないものについては記載を省略している。

図２は、図１で示されるメモリ制御回路６の構成をより詳しく示すブロック図である。メモリ制御回路６は、ライトデータ制御回路２１とリードデータ制御回路２２とからなる。ライトデータ制御回路２１は、チェックビット生成回路５から受け取ったライトリクエストに対し、ライトデータおよびライトデータストローブ信号を生成して、双方向回路８に出力する。リードデータ制御回路２２は、さらにレジスタ３１と、ＡＮＤ回路３２とからなる。

ＬＳＩ１の外部ピンからＴＥＳＴモード信号＝「０」が与えられた状態では、半導体記憶装置１００は、ＬＳＩ１と半導体メモリ素子９とが接続された状態での通常の動作を行う。この状態では、リクエスト選択回路４は入力回路２からの出力信号をチェックビット生成回路５に入力するパスを選択している。また、リードデータ選択回路１０は、双方向回路８からの出力信号をメモリ制御回路６に入力するパスを選択している。

ＣＰＵから発行されたリクエストがライトリクエストである場合、該ライトリクエストは入力回路２で受け付けられ、リクエスト選択回路４を介しチェックビット生成回路５に送出される。チェックビット生成回路５ではデータ訂正に必要なチェックビットがライトデータに付与され、アドレスおよびライトコマンド信号と共にメモリ制御回路６に送出される。

メモリ制御回路６では、アドレスおよびライトコマンド信号が、出力回路７を介し半導体メモリ素子９へ送出される。また、メモリ制御回路６内のライトデータ制御回路２１によってライトデータおよびライトデータストローブ信号が生成され、双方向回路８を介して半導体メモリ素子９へ送出される。半導体メモリ素子９では、受信したアドレスに対応した番地に対してデータが書き込まれて、ライト動作が完了する。

ＣＰＵから発行されたリクエストがリードリクエストである場合、該リードリクエストは入力回路２で受け付けられ、ライトリクエストと同様にリクエスト選択回路４を介しチェックビット生成回路５を通じて、アドレスおよびライトコマンド信号と共にメモリ制御回路６に送出される。

メモリ制御回路６では、アドレスおよびリードコマンド信号が、出力回路７を介し半導体メモリ素子９へ送出される。半導体メモリ素子９では、受信したアドレスに対応した番地からリードデータ、およびリードデータストローブ信号を出力し、双方向回路８を介してメモリ制御回路６に対し送出される。

メモリ制御回路６内のリードデータ制御回路２２においては、レジスタ３１がリードデータをリードデータストローブで取り込み、次のリードデータが取り込まれるまでその値を保持する。ＡＮＤ回路３２は、リードタイミング信号とレジスタ３１からの出力をＡＮＤ演算するので、リードタイミング信号が有効になった時点でレジスタ３１に保持されたリードデータが出力され、ＥＣＣ回路１１に送出される。

ＥＣＣ回路１１では、１ビットエラーを検出した場合にはデータ訂正、２ビットエラーを検出した場合には訂正不能エラー検出を行い、出力回路１２を介してＣＰＵへリプライデータを送出する。

図３は、図１および２で示されるＬＳＩ１が行う単体試験（ＢＩＳＴ，Built-In Self-Test）の動作を示すフローチャートである。ＬＳＩ１が半導体メモリ素子９に接続されていない状態で、ＬＳＩ１の外部ピンからＴＥＳＴモード信号＝「１」が与えられると、ＬＳＩ１は単体試験の動作を行うＢＩＳＴモードとなる（ステップＳ２０１）。

ＢＩＳＴモードで、リクエスト選択回路４はＢＩＳＴ回路３からの出力信号をチェックビット生成回路５に入力するパスを選択する。また、リードデータ選択回路１０は、メモリ制御回路６からの出力信号をループバックさせてメモリ制御回路６に入力するパスを選択する。ここで、ループバックとは自分自身に対してデータを送信すること、あるいはそのような機能をいう。

この状態で、ＬＳＩ１の外部ピンからＢＩＳＴ起動信号＝「１」がＢＩＳＴ回路３に与えられると、ＢＩＳＴ回路３はＬＳＩ内機能試験パターン３００を発行する。

図４は、図１および２で示されるＢＩＳＴ回路３が発行するＬＳＩ内機能試験パターン３００の構成を示す概念図である。ＬＳＩ内機能試験パターン３００は、ライトリクエスト３０１と、リードリクエスト３０２とを連続してＢＩＳＴ回路３が発行するものである。

当業者には公知であるので詳しくは説明しないが、ＬＳＩ１は半導体メモリ素子９へのアクセスに対するビジー管理を実施しており、ＢＩＳＴ回路３が発行するリクエストはシステム運用時に上位装置（図示せず）から発行されるリクエストのフォーマットおよび発行制限を遵守するようになっている。従って、ライトリクエスト３０１とリードリクエスト３０２とを連続して発行しても特に問題は生じない。ただし、必ずリードリクエスト３０２よりも前にライトリクエスト３０１を実行する必要はある。

ライトリクエスト３０１は、１ワード分のダミーデータ３０３を半導体メモリ素子９に書き込むというリクエストであり、リードリクエスト３０２は半導体メモリ素子９からデータを読み込むというリクエストである。なお、ダミーデータ３０３はＢＩＳＴ回路３によってアトランダムに生成される。

ただし、前述のようにＢＩＳＴモードの動作では、実際にはＬＳＩ１が半導体メモリ素子９に接続されていない。実際にこれらのリクエストを発行された場合のＬＳＩ１の各部分の挙動について、これから説明する。

ＢＩＳＴ回路３がライトリクエスト３０１を発行すると（ステップＳ２０２）、該ライトリクエスト３０１がリクエスト選択回路４を介してチェックビット生成回路５に送出される。チェックビット生成回路５ではデータ訂正に必要なチェックビットがライトデータ（ダミーデータ３０３）に付与され、アドレスおよびライトコマンド信号と共にメモリ制御回路６に送出される。

メモリ制御回路６では、アドレスおよびライトコマンド信号が、出力回路７を介し外部ピンへ送出される。また、メモリ制御回路６内のライトデータ制御回路２１によってライトデータ（ダミーデータ３０３）およびライトデータストローブ信号が生成されるが、出力されたライトデータおよびライトデータストローブ信号は、リードデータ選択回路１０によってメモリ制御回路６にループバックされる。ループバックされたライトデータ（ダミーデータ３０３）がレジスタ３１に保持され（ステップＳ２０３）、ライト動作が完了する。

ＢＩＳＴ回路３がリードリクエスト３０２を発行すると（ステップＳ２０４）、該リードリクエスト３０２がライトリクエスト３０１と同様にリクエスト選択回路４を介しチェックビット生成回路５を通じて、アドレスおよびリードコマンド信号と共にメモリ制御回路６に送出される。

メモリ制御回路６では、アドレスおよびリードコマンド信号が、出力回路７を介し外部ピンへ送出される。その後、リードタイミング信号が有効になった時点でライト動作時にレジスタ３１に書き込まれたデータ（ダミーデータ３０３）が出力され、リードデータとしてＥＣＣ回路１１に送出される（ステップＳ２０５）。

ＥＣＣ回路１１では、１ビットエラーを検出した場合にはデータ訂正、２ビットエラーを検出した場合には訂正不能エラー検出を行い、出力回路１２を介してＬＳＩ外部ピンへリプライデータを送出する。

単体試験の結果は、ＥＣＣ回路１１からのエラー信号（１ビットエラーおよび訂正不能エラー）の有無（ステップＳ２０６）と、メモリ制御回路６からの障害検出信号（パリティチェック結果信号等の通常動作に関する障害検出信号）の有無（ステップＳ２０７）とを、ＯＲ回路１３でＯＲ演算した信号をＬＳＩ外部ピンに出力し、この信号によって判定する。

ＯＲ回路１３からの出力が「０」であれば、ＥＣＣ回路１１におけるエラーとメモリ制御回路６における障害が、いずれも検出されていないことを意味するので、試験成功とすることができる（ステップＳ２０８）。ＯＲ回路１３からの出力が「１」であれば、ＥＣＣ回路１１におけるエラーとメモリ制御回路６における障害のうちの一方もしくは両方が検出されたことを意味するので、試験失敗とすることができる（ステップＳ２０９）。

ＬＳＩ１を論理回路として構成して以上の各ステップに係る動作を行うように構成してもよい。またＬＳＩ１をコンピュータによって制御されるものとして、該コンピュータで動作するプログラムによって以上の各ステップに係る動作を行うように構成してもよい。

以上で述べたように、本実施の形態では、ＬＳＩ１が半導体メモリ素子９に接続されていない状態であっても、ＬＳＩ１に含まれるＥＣＣ回路、およびＬＳＩ１のライトおよびリードの通常動作をテストすることができる。その際、ＬＳＩ１に付加されるのは、１ワード分のレジスタ３１と、ＢＩＳＴ回路３と、リクエスト選択回路４と、リードデータ選択回路１０だけである。従って、これに伴うコストアップは小さい。

これにより、ＬＳＩ１が半導体メモリ素子９に接続される前に、ＬＳＩ１単体で動作試験を行い、不良の有無を判別することができる。そのため、ＬＳＩ１に不良品があっても、不良の生じたＬＳＩ１のみを廃棄すればよいので、半導体記憶装置１００全体としての歩留まりが向上し、製造コストおよび支損金額を低減することができる。同時に、半導体記憶装置１００の製造工程における産業廃棄物の削減という効果もある。

これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることは言うまでもないことである。

集積回路と半導体メモリ素子とを接続することによって構成される半導体記憶装置に適用することができる。

本発明の実施の形態に係るＬＳＩおよび半導体記憶装置の構成を示すブロック図である。 図１で示されるメモリ制御回路の構成をより詳しく示すブロック図である。 図１および２で示されるＬＳＩが行う単体試験（ＢＩＳＴ，Built-In Self-Test）の動作を示すフローチャートである。 図１および２で示されるＢＩＳＴ回路が発行するＬＳＩ内機能試験パターンの構成を示す概念図である。

符号の説明

１ ＬＳＩ
２ 入力回路
３ ＢＩＳＴ回路
４ リクエスト選択回路
５ チェックビット生成回路
６ メモリ制御回路
７ 出力回路
８ 双方向回路
９ 半導体メモリ素子
１０ リードデータ選択回路
１１ ＥＣＣ回路
１２ 出力回路
１３ ＯＲ回路
２１ ライトデータ制御回路
２２ リードデータ制御回路
３１ レジスタ
３２ ＡＮＤ回路
１００ 半導体記憶装置
３００ ＬＳＩ内機能試験パターン
３０１ ライトリクエスト
３０２ リードリクエスト
３０３ ダミーデータ

Claims (11)

1. 外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能な集積回路であって、
   外部から起動信号を与えられるとダミーデータを含むライトリクエストを生成するＢＩＳＴ（Built-In Self-Test）回路と、前記ライトリクエストに反応して前記ダミーデータをライトデータとして出力するメモリ制御回路と、前記ライトデータを前記メモリ制御回路にループバックするリードデータ選択回路とを有し、
   前記メモリ制御回路が、前記リードデータ選択回路によってループバックされてきた前記ライトデータを保持するレジスタを含み、前記メモリ制御回路自らの通常動作に関する障害の検出を行って第１の障害検出信号を出力することを特徴とする集積回路。
2. 前記ＢＩＳＴ回路が前記ライトリクエストの後にリードリクエストを生成し、
   前記メモリ制御回路が前記リードリクエストに反応して前記レジスタに保持された前記ライトデータを出力することを特徴とする、請求項１に記載の集積回路。
3. 前記メモリ制御回路が前記リードリクエストに反応して出力した前記ライトデータに対してエラーの検出を行い、第２の障害検出信号を出力するＥＣＣ回路を有することを特徴とする、請求項２に記載の集積回路。
4. 前記第１の障害検出信号および前記第２の障害検出信号をＯＲ演算して判定用信号を出力するＯＲ回路を有することを特徴とする、請求項３に記載の集積回路。
5. 前記メモリ制御回路が、リードタイミング信号が有効になった時点で前記レジスタに保持された前記ライトデータを出力するＡＮＤ回路を有することを特徴とする、請求項２に記載の集積回路。
6. レジスタを有し、外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能なメモリ制御回路を有する集積回路にあって、
   外部からの起動信号に反応してダミーデータを含むライトリクエストを生成するライトリクエスト生成工程と、
   前記ライトリクエストに反応して前記ダミーデータをライトデータとして出力するライトデータ出力工程と、
   前記ライトデータをループバックして前記レジスタに保持するレジスタ保持工程と、
   前記メモリ制御回路自らの通常動作に関する障害の検出を行って第１の障害検出信号を出力する第１のエラー検出工程とを有することを特徴とする動作試験方法。
7. 前記ライトリクエストの後にリードリクエストを生成するリードリクエスト生成工程と、
   前記リードリクエストに反応して前記レジスタに保持された前記ライトデータを出力するレジスタ出力工程とを有することを特徴とする、請求項６に記載の動作試験方法。
8. 前記レジスタから出力された前記ライトデータに対してエラーの検出を行い、第２の障害検出信号を出力する第２のエラー検出工程を有することを特徴とする、請求項７に記載の動作試験方法。
9. 前記第１の障害検出信号および前記第２の障害検出信号をＯＲ演算して判定用信号を出力する判定用信号出力工程を有することを特徴とする、請求項８に記載の動作試験方法。
10. レジスタを有し、外部からテストモードに設定されることにより単体で自身の動作試験を行うことが可能なメモリ制御回路を有する集積回路にあって、前記集積回路を構成するコンピュータに、
    外部からの起動信号に反応してダミーデータを含むライトリクエストを生成するライトリクエスト生成処理と、
    前記ライトリクエストに反応して前記ダミーデータをライトデータとして出力するライトデータ出力処理と、
    前記ライトデータを前記メモリ制御回路にループバックして前記レジスタに保持するレジスタ保持処理と、
    前記メモリ制御回路自らの通常動作に関する障害の検出を行って障害検出信号を出力するエラー検出処理とを実行させることを特徴とする動作試験プログラム。
11. 前記ライトリクエストの後にリードリクエストを生成するリードリクエスト生成処理と、
    前記リードリクエストに反応して前記レジスタに保持された前記ライトデータを出力するレジスタ出力処理とを実行させることを特徴とする、請求項１０に記載の動作試験プログラム。

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