KR20070031556A - 동기식 디디알 메모리 소자의 병렬 비트 테스트 방법 - Google Patents

Abstract

반도체 메모리 장치의 병렬 비트 테스트 방법은 읽기 명령 시에 예상 데이터를 데이터 핀에 인가하는 단계 및 상기 반도체 메모리 장치로부터 읽어낸 읽기 데이터와 상기 예상 데이터를 비교 연산하는 단계를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로는 입력 수신부, 입출력 센스 증폭기 및 병렬 비트 테스트 비교회로를 포함하며, 상기 병렬 비트 테스트 비교회로는 상기 입출력 센스 증폭기로부터 읽기 데이터를 입력받고, 상기 입력 수신부로부터 예상 데이터를 입력받으며, 상기 읽기 데이터와 상기 예상 데이터를 비교 연산한다.

Description

동기식 디디알 메모리 소자의 병렬 비트 테스트 방법{PARALLEL BIT TEST FOR SYNCHRONOUS DDR DRAM}

도 1은 종래의 PBT 시의 타이밍도이다.

도 2는 종래의 PBT 회로의 블록도이다.

도 3은 종래의 PBT 시 병렬 비트 비교 연산에 관한 개념도이다.

도 4는 본 발명의 일 실시예에 따른 PBT 시의 타이밍도를 예시한 것이다.

도 5는 본 발명의 일 실시예에 따른 PBT 회로의 블록도를 예시한 것이다.

도 6은 본 발명의 일 실시예에 따른 PBT 시 병렬 비트 비교 연산을 예시한 것이다.

도 7은 본 발명의 일 실시예에 따른 PBT 회로를 가지는 반도체 메모리 장치를 예시한 것이다.

<도면의 주요 부분에 대한 부호의 설명>

21 : 병렬 비트 테스트 비교기 22 : 쓰기 드라이버

23 : 입출력 센스 증폭기 24, 24a : 입력 수신부

51 : 병렬 비트 테스트 비교회로

본 발명은 메모리 장치의 테스트 방법 및 회로에 관한 것으로, 더욱 상세하게는 메모리 장치의 병렬 비트 테스트 방법 및 회로에 관한 것이다.

반도체 메모리 장치의 테스트 중 병렬 비트 테스트 (Parallel Bit Test, PBT)는 반도체 메모리 장치의 셀, 비트 라인 등에 오류가 발생하였는지를 테스트하는 것이 주목적이다. 병렬 비트 테스트는 셀에 데이터 패턴을 써넣은 후에, 읽어낸 데이터들을 논리 조합하여 오류가 발생하였는지 여부를 판단하려는 것이다.

도 1은 종래의 PBT의 타이밍도이다. 도 1을 참조하면, PBT 모드는 MRS (Mode Register Set) 코드를 이용하여 활성화되고 소정의 테스트 패턴이 셀에 기록된다. 읽기 명령(READ CMD)이 인가되고 일정한 시간이 지난 후에 읽어낸 데이터들을 비교한 결과인 PASS/FAIL이 DQ핀을 통해 출력된다.

도 2는 종래 기술의 PBT 회로의 블록도이다. 도 2를 참조하면, PBT 활성화 신호(PBT)에 의해 상기 PBT 비교회로(21)와 MUX(25)가 활성화된 후, 입력 수신부(Input Receiver)(24)가 테스트 패턴(Test Pattern)을 입력받아 쓰기 드라이버(Write Driver)(22)에 전송한다. 상기 쓰기 드라이버(22)는 상기 테스트 패턴을 해당하는 메모리 셀에 기록한다. 소정의 시간이 지난 다음, 읽기 명령에 따라 입출력 센스 증폭기(I/O Sense Amplifier, S/A)(23)를 통해 상기 메모리 셀에 기록되었던 데이터를 읽어들이고, 읽어들인 읽기 데이터(READ DATA)는 PBT 비교회로(21)에 입력된다. 상기 PBT 비교회로(21)는 상기 읽기 데이터에 대해 소정의 PBT 비교 연산하고, 그 연산 결과(PASS/FAIL)를 상기 MUX(25)를 거쳐 데이터 핀(DQ)으로 출력된 다.

도 3은 종래의 PBT 시 병렬 비트 비교에 관한 개념도이다. 도 3을 참조하면, 상기 소정의 PBT 비교 연산은 데이터 중 셀이 서로 인접하는 일부 비트들을 서로 비교하는 방법으로 수행될 수 있다. 예를 들어, 0번 비트(DO0)와 2번 비트(DO2)를 XOR하고, 1번 비트(DO1)와 3번 비트(DO3)를 XOR할 수 있다. 어느 한 비트가 다르다면 그 비트가 저장되었던 셀의 오류를 검출할 수 있다. 그러나, XOR 연산으로 오류를 검출하는 종래의 PBT에서는 두 셀이 동시에 오류를 가지고 있다면, 오류를 검출할 수 없다. 또, 읽어낸 비트끼리 비교하므로 쓸 수 있는 테스트 패턴에도 제약이 따른다.

본 발명의 목적은 테스트 패턴의 제약이 없는 병렬 비트 테스트 방법을 제공하는 것이다.

본 발명의 목적은 테스트 패턴의 제약이 없는 병렬 비트 테스트 회로를 제공하는 것이다.

본 발명의 일 실시예에 따른 병렬 비트 테스트 방법은 읽기 명령 시에 예상 데이터를 데이터 핀에 인가하는 단계 및 상기 반도체 메모리 장치로부터 읽어낸 읽기 데이터와 상기 예상 데이터를 비교 연산하는 단계를 포함한다. 이때, 상기 비교 연산하는 단계는 상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산하는 단계일 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 셀 어레이로부터 읽힌 읽기 데이터와, 입력 수신부로부터 제공받은 예상 데이터를 비교 연산한다. 이때, 상기 병렬 비트 테스트 비교회로는 상기 읽기 데이터를 저장하기 위한 제1레지스터, 상기 예상 데이터를 저장하기 위한 제2레지스터 및 상기 읽기 데이터와 상기 예상 데이터를 비트 별로 비교 연산하는 비교기를 포함할 수 있다. 또, 상기 병렬 비트 테스트 비교회로는 상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산할 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 어레이, 상기 셀 어레이에 외부로부터 제공된 테스트 패턴을 기입하기 위한 기입회로, 읽기 명령에 응답하여 상기 테스트 패턴이 기입된 셀 어레이의 셀 데이터를 센싱하기 위한 입출력 센싱회로 및 상기 입출력 센싱회로를 통하여 읽힌 읽기 데이터와 상기 읽기 명령시 입력되는 예상 데이터를 각각 비트별로 비교하기 위한 병렬 비트 테스트 비교회로를 포함한다. 이때, 상기 병렬 비트 테스트 비교회로는 상기 읽기 데이터를 저장하기 위한 제1레지스터, 상기 예상 데이터를 저장하기 위한 제2레지스터 및 상기 읽기 데이터와 상기 예상 데이터를 비트 별로 비교 연산하는 비교기를 포함할 수 있다. 또, 상기 병렬 비트 테스트 비교회로는 상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 4은 본 발명의 일 실시예에 따른 PBT의 타이밍도를 예시한 것이다. 도 4을 참조하면, MRS로 PBT 모드를 세팅한 후, 테스트 패턴이 셀에 기록된다. 읽기 명령(READ CMD)이 인가될 때, 동시에 다시 한번 상기 테스트 패턴이 DQ 핀에 인가된다. 이때, DQ 핀에 실린 상기 테스트 패턴은 정상적인 읽기 동작시 예상되는 예상 데이터(Expected Data)이다. PBT 연산 단계는 읽기 시에 이뤄지므로 상기 예상 데이터는 셀에 기록되지 않는다. 일정한 시간이 지난 후에 읽어낸 데이터들과 상기 예상 데이터를 상호 비교한 PBT 결과인 PASS/FAIL이 DQ핀을 통해 출력된다.

도 5는 본 발명의 일 실시예에 따른 PBT 회로의 블록도를 예시한 것이다. 도 5를 참조하면, 도 2와 비교하였을 때, PBT 활성화 신호(PBT)에 의해 상기 PBT 비교회로(21)와 MUX(25)가 활성화된 후, 입력 수신부(24a)가 테스트 패턴을 입력받아 쓰기 드라이버(22)에 전송한다. 상기 쓰기 드라이버(22)는 상기 테스트 패턴을 해당하는 메모리 셀에 기록한다. 소정의 시간이 지난 다음, 읽기 명령에 따라 센스 증폭기(23)를 통해 상기 메모리 셀에 기록되었던 데이터를 읽어들이고, 읽어들인 읽기 데이터(READ DATA)는 PBT 비교회로(51)에 입력된다. 이때, 상기 읽기 명령이 있을 때에 상기 입력 수신부(24a)는 DQ핀에 실린 상기 예상 데이터(EXPECTED DATA)를 상기 PBT 비교회로(51)로 전송한다. 실시예에 따라, 상기 읽기 데이터는 제1레지스터(REGISTER) (52)에 저장되고, 상기 예상데이터는 제2레지스터(53)에 저장될 수 있다.

상기 PBT 비교회로(51)는 입력된 읽기 데이터와 예상 데이터를 비교 연산하는 비교기(54)를 포함하며, 그 연산 결과(PASS/FAIL)를 상기 MUX(25)를 거쳐 데이터 핀(DQ)으로 출력한다. 즉, 종래 기술에서 읽기 데이터만 가지고 PBT 연산하던 것과는 달리, 읽기 데이터와 예상 데이터를 서로 PBT 연산한다. 상기 MUX(25)는 PBT 모드가 아닐 때에는 정상 동작시의 입출력 신호(Normal I/O)를 전달한다.

도 6은 본 발명의 일 실시예에 따른 PBT 시 병렬 비트 비교 연산을 예시한 것이다. 도 6을 참조하면 상기 PBT 비교 연산은 같은 순번의 읽기 데이터의 비트와 예상 데이터의 비트를 서로 XOR 비교하는 방법으로 수행될 수 있다. 예를 들어, 읽 기 데이터의 0번 비트(DO0)와 예상 데이터의 0번 비트(EXP0)를 XOR하고, 읽기 데이터의 1번 비트(DO1)와 예상 데이터의 1번 비트(EXP1)를 서로 XOR한다. XOR 연산 결과 비트끼리 서로 같다면 오류가 없고, 서로 다르다면 오류가 발생한 것으로 판단할 수 있다.

종래 기술에서 테스트 패턴에 제약이 따르던 것과는 달리, 읽기 데이터와 예상 데이터를 비트별로 1대 1 비교하므로 테스트 패턴에 제약이 따르지 않는다. 또, 읽기 명령이 인가될 때 예상 데이터를 PBT 비교회로에 전송하므로 별도의 시간이 필요하지 않다.

도 7은 본 발명의 일 실시예에 따른 PBT 회로를 가지는 반도체 메모리 장치를 예시한 것이다. 도 7을 참조하면, 모드 레지스터 셋 (MRS) 코드에 따라 PBT 모드가 설정되면 PBT 신호에 의해 PBT 비교회로(PBT COMPARATOR)(51) 및 MUX(25)가 활성화된다. 입력 수신부(INPUT RECEIVER)(24a)는 데이터 핀(DQ)으로부터 테스트 패턴(TEST PATTERN)을 수신하여 쓰기 드라이버(WRITE DRIVER)(22)에 전송한다. 상기 쓰기 드라이버(22)는 입출력 센스 증폭기(I/O S/A)(23)를 구동하여 메모리 셀 어레이(MEMORY CELL ARRAY)(71)에 기록한다. 소정의 타이밍에 읽기 명령이 인가되면 상기 메모리 셀 어레이(71)로부터 상기 입출력 센스 증폭기(23)를 통해 읽혀진 읽기 데이터(READ DATA)가 상기 PBT 비교회로(51)에 입력된다. 한편, 상기 읽기 명령이 인가될 때 상기 데이터 핀(DQ)에는 예상 데이터(EXPECTED DATA)가 인가되고, 상기 입력 수신부(24)는 상기 예상 데이터를 상기 PBT 비교회로(51)에 출력한다. 상기 PBT 비교회로(51)는 상기 읽기 데이터와 예상 데이터를 병렬 비트 비교 연산 한 뒤, 그 결과(PASS/FAIL)를 상기 MUX(25)를 통해 데이터 핀(DQ)으로 출력한다.

MRS 값이 PBT 모드가 아니고 정상 동작 모드일 때에는 상기 PBT 비교회로(51)는 비활성화되고, 정상 동작 시의 출력 데이터(NORMAL OUTPUT)는 데이터 버퍼(DATA BUFFER)(74), 상기 MUX(25)를 통과하여 출력 버퍼(OUTPUT BUFFER)(75)로 전송된다.

상기와 같은 본 발명의 일 실시예에 따른 병렬 비트 테스트는 한 번의 테스트 패턴으로 테스트할 수 있는 셀에 여러 개의 오류가 있는 경우에도 오류를 검출 할 수 있으며, 테스트 패턴에 제약이 따르지 않는다. 또, 읽기 명령이 인가될 때 예상 데이터를 PBT 비교회로에 전송하므로 별도의 시간이 필요하지 않다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

1. 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서,

   읽기 명령 시에 예상 데이터를 데이터 핀에 인가하는 단계; 및

   상기 반도체 메모리 장치로부터 읽어낸 읽기 데이터와 상기 예상 데이터를 비교 연산하는 단계를 포함하는 것을 특징으로 하는 병렬 비트 테스트 방법.
2. 제1항에 있어서, 상기 비교 연산하는 단계는

   상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산하는 단계인 것을 특징으로 하는 병렬 비트 테스트 방법.
3. 반도체 메모리 장치의 병렬 비트 테스트 회로에 있어서,

   셀 어레이로부터 읽힌 읽기 데이터와, 입력 수신부로부터 제공받은 예상 데이터를 비교 연산하는 병렬 비트 테스트 비교회로를 포함하는 것을 특징으로 하는 병렬 비트 테스트 회로.
4. 제3항에 있어서, 상기 병렬 비트 테스트 비교회로는

   상기 읽기 데이터를 저장하기 위한 제1레지스터;

   상기 예상 데이터를 저장하기 위한 제2레지스터; 및

   상기 읽기 데이터와 상기 예상 데이터를 비트 별로 비교 연산하는 비교기를 포함하는 것을 특징으로 하는 병렬 비트 테스트 회로.
5. 제4항에 있어서, 상기 비교기는

   상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산하는 것을 특징으로 하는 병렬 비트 테스트 회로.
6. 셀 어레이;

   상기 셀 어레이에 외부로부터 제공된 테스트 패턴을 기입하기 위한 기입회로;

   읽기 명령에 응답하여 상기 테스트 패턴이 기입된 셀 어레이의 셀 데이터를 센싱하기 위한 입출력 센싱회로; 및

   상기 입출력 센싱회로를 통하여 읽힌 읽기 데이터와 상기 읽기 명령시 입력되는 예상 데이터를 각각 비트별로 비교하기 위한 병렬 비트 테스트 비교회로를 포함한 것을 특징으로 하는 반도체 메모리 장치.
7. 제6항에 있어서, 상기 병렬 비트 테스트 비교회로는

   상기 읽기 데이터를 저장하기 위한 제1레지스터;

   상기 예상 데이터를 저장하기 위한 제2레지스터; 및

   상기 읽기 데이터와 상기 예상 데이터를 비트 별로 비교 연산하는 비교기를 포함하는 것을 특징으로 하는 병렬 비트 테스트 회로.
8. 제7항에 있어서, 상기 비교기는

   상기 읽기 데이터의 비트와 상기 예상 데이터의 상응하는 비트를 서로 XOR 연산하는 것을 특징으로 하는 병렬 비트 테스트 회로.

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