KR20040002116A - 반도체 테스트 회로 - Google Patents

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KR20040002116A
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logic circuit
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오명규
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주식회사 하이닉스반도체
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    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

Abstract

디램 테스트(DRAM Test)회로에서 기능(Function) 테스트시 테스트 시간의 단축과 테스트에 사용하는 핀(pin)을 줄여 테스트의 효율성을 높일 수 있는 반도체 테스트 회로를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 테스트 회로는 /RAS(Row Address Strobe)와 /CAS(Column Address Strobe) 및 어드레스 제어신호를 받아 동작하는 컨트롤부와, 상기 컨트롤부의 컨트롤신호를 받아 선택적으로 셀이 선택되는 복수개의 메모리 셀로 형성된 디램셀부와, 상기 디램셀부의 선택된 셀의 데이터를 리드하여 출력하기 위한 출력버퍼부와,특정 개수의 데이타를 저장하는 래치부와, 상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이타를 비교하여 상기 디램 셀부에서 리드한 값과 상기 래치부에 저장된 값을 비교하여 출력하는 제1논리회로부와, 상기 제1논리회로부의 출력을 입력으로 하여 상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이터를 비교하여 한 개의 외부 핀으로 출력하는 제2논리회로부로 구성됨을 특징으로 한다.

Description

반도체 테스트 회로{circuit for testing semiconductor}
본 발명은 반도체 테스트 회로에 대한 것으로, 좀 더 자세하게는 디램 테스트(DRAM TEST)회로에서 기능(Function) 테스트시 테스트 시간의 단축과 테스트에 사용하는 핀(pin)을 줄여 테스트의 효율성을 높일 수 있는 반도체 테스트 회로에 관한 것이다.
이하, 첨부 도면을 참조하여 종래의 반도체 테스트 회로에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체 테스트 회로를 나타낸 블록 구성도이다.
종래 기술에 따른 반도체 테스트 회로는 도 1에 도시한 바와 같이 /RAS(Row Address Strobe)와 /CAS(Column Address Strobe) 및 기타 컨트롤 신호 및 어드레스 신호를 받아 구동하는 컨트롤부(10)와, 상기 컨트롤부(10)의 제어신호를 받아 선택된 셀의 데이터를 출력할 수 있도록 복수개의 메모리 셀이 매트릭스 형태로 형성된 디램셀부(11)와, 상기 디램셀부(11)의 선택된 셀의 데이터를 리드하여 출력하기 위한 출력버퍼부(12)로 구성된다.
종래의 디램(DRAM) 기능(Function) 테스트 방법은 /RAS, /CAS, 어드레스 핀(address pin)의 조합으로 어드레스를 선택하여 디램셀부(11)의 선택된 셀에 특정 데이터를 라이트(WRITE)하고 라이트(WRITE)한 데이타(DATA)를 외부 핀(PIN)을 이용하여 리드(READ)하여 리드(READ)한 데이타(DATA)와 라이트(WRITE)한 데이타(DATA)를 비교하여 디램 셀이 제대로 동작하는지 검증하는 방법을 사용한다.
이때 ×8일 경우에는 8개의 외부 핀(pin)을 데이터 출력 핀으로 사용하고 ×16개의 외부 핀을 데이터 출력 핀으로 사용하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 디램 테스트(DRAM Test)회로에서 기능(Function) 테스트시 테스트 시간의 단축과 테스트에 사용하는 핀(pin)을 줄여 테스트의 효율성을 높일 수 있는 반도체 테스트 회로를 제공하는데 있다.
도 1은 종래 반도체 테스트 회로를 나타낸 블록 구성도
도 2는 본 발명의 일실시예에 따른 반도체 테스트 회로를 나타낸 블록 구성도
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 컨트롤부 21 : 디램셀부
22 : 출력버퍼부 23 : 래치부
24 : 제1논리회로부 25 : 제2논리회로부
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 테스트 회로는 /RAS(Row Address Strobe)와 /CAS(Column Address Strobe) 및 어드레스 제어신호를 받아 동작하는 컨트롤부와, 상기 컨트롤부의 컨트롤신호를 받아 선택적으로 셀이 선택되는 복수개의 메모리 셀로 형성된 디램셀부와, 상기 디램셀부의 선택된 셀의 데이터를 리드하여 출력하기 위한 출력버퍼부와,특정 개수의 데이타를 저장하는 래치부와, 상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이타를 비교하여 상기 디램 셀부에서 리드한 값과 상기 래치부에 저장된 값을 비교하여 출력하는 제1논리회로부와, 상기 제1논리회로부의 출력을 입력으로 하여 상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이터를 비교하여 한 개의 외부 핀으로 출력하는 제2논리회로부로 구성됨을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 테스트 회로에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 반도체 테스트 회로를 나타낸 블록 구성도이다.
본 발명의 실시예에 따른 반도체 테스트 회로는 도 2에 도시한 바와 같이 /RAS(Row Address Strobe)와 /CAS(Column Address Strobe) 및 기타 컨트롤 신호와 어드레스 신호를 받아 동작하는 컨트롤부(20)와, 상기 컨트롤부(20)의 컨트롤신호를 받아 선택적으로 셀을 선택하며, 복수개의 메모리 셀로 형성된 디램셀부(21)와, 상기 디램셀부(21)의 선택된 셀의 데이터를 리드하여 출력하기 위한 출력버퍼부(22)와, 8개 또는 16개의 특정 데이타를 저장하는 래치(Latch)부(23)와,디램 셀(DRAM Cell)의 리드(Read)값과 래치(Latch)부(23)에 저장된 데이타를 비교하여 디램셀(DRAM Cell)에서 리드(Read)한 값과 래치(Latch)부(23)에 저장된 값이 같으면 '1'의 데이타를 출력하고, 값이 틀리면 '0'의 데이타를 출력하는 베타적 노아 (Exclusive NOR : XNOR) 게이트로 구성된 제1논리회로부(24)와, 제1논리회로부(24)의 출력을 입력으로 하여 오직 하나의 외부 출력 핀(pin)으로 출력하는 앤드 게이트로 구성된 제2논리회로부(25)로 구성된다.
이때 제2논리회로부(25)는 제1논리회로부(24)의 XNOR 게이트의 출력이 모두 '1'일 경우에만 '1'을 출력한다.
또한 상기 래치부(23)는 래치쌍으로써, ×8일 경우에는 8개의 래치쌍(latch쌍)을 사용하고 ×16일 경우에는 16개의 래치쌍(latch쌍)을 사용하게 된다.
상기에서 래치부(23)는 DRAM의 테스트(test)에 사용하는 테스트 패턴(pattern)의 수에 따라서 8개 혹은 16개로 구성된 래치쌍을 테스트 패턴수에 따라서 사용하면 된다.
본 발명의 테스트 회로는 종래의 테스트와는 달리 DRAM 내부에서 리드(Read)한 테이터값을 비교할 수 있으므로, 외부 핀(Pin)을 통해서 테스트할 때보다 테스트 시간이 단축될 뿐만 아니라 테스트에 사용하는 핀(Pin)을 줄일 수 있으므로 테스트의 효율성도 높일 수 있다.
상기에서와 같이 본 발명은 기능(Function) 테스트시 리드(Read)한 데이타를 외부 핀(Pin)을 통하여 검증하지 않고 내부에 래치(Latch)를 이용하여 미리 특정 패턴(Pattern)을 래치(Latch)부에 저장하고 래치(Latch)부에 저장된 데이타와 디램셀(DRAM Cell)에서 리드(Read)한 데이타를 비교하여, 비교한 값이 같으면 '1'의 데이터를 외부 출력 핀(Pin)을 통해 출력하게 된다.
즉, ×8 또는 ×16에 상관없이 오직 1개의 외부 출력 핀(Pin)만을 데이터 비교값의 패스/페일(Pass/Fall)을 판단하는데 사용하게 된다.
본 발명은 상기 실시예에 한정되는 것이 아니라, 상기 실시예로부터 당업자라면 용이하게 도출할 수 있는 여러 가지 형태를 포함한다.
상기와 같은 본 발명의 반도체 테스트 회로는 다음과 같은 효과가 있다.
첫째, 본 발명은 디램 셀의 리드값을 디램 내부에서 비교하기 때문에 종래의 디램의 기능 테스트시 테스트 시간이 단축된다.
둘째, 테스트의 결과 값을 1개의 외부핀을 사용하여 출력하기 때문에 테스트에 사용하는 핀을 줄이는 효과를 가져오기 때문에 테스트의 효율성을 높일 수 있다.

Claims (3)

  1. /RAS(Row Address Strobe)와 /CAS(Column Address Strobe) 및 어드레스 제어신호를 받아 동작하는 컨트롤부와,
    상기 컨트롤부의 컨트롤신호를 받아 선택적으로 셀이 선택되는 복수개의 메모리 셀로 형성된 디램셀부와,
    상기 디램셀부의 선택된 셀의 데이터를 리드하여 출력하기 위한 출력버퍼부와,
    특정 개수의 데이타를 저장하는 래치부와,
    상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이타를 비교하여 상기 디램 셀부에서 리드한 값과 상기 래치부에 저장된 값을 비교하여 출력하는 제1논리회로부와,
    상기 제1논리회로부의 출력을 입력으로 하여 상기 디램 셀부로 부터 리드한 값과 상기 래치부에 저장된 데이터를 비교하여 한 개의 외부 핀으로 출력하는 제2논리회로부로 구성됨을 특징으로 하는 반도체 테스트 회로.
  2. 제1항에 있어서,
    상기 제1논리회로부는 상기 디램 셀부에서 리드한 값과 상기 래치부에 저장된 값을 비교하여 같으면 '1'의 데이타를 출력하고, 값이 틀리면 '0'의 데이타를 출력하는 베타적 노아(XNOR: Exclusive NOR) 게이트로 구성됨을 특징으로 하는 반도체 테스트 회로.
  3. 제1항에 있어서,
    상기 제2논리회로부는 앤드게이트로 구성됨을 특징으로 하는 반도체 테스트 회로.
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* Cited by examiner, † Cited by third party
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KR100716733B1 (ko) * 2005-05-30 2007-05-14 삼성전자주식회사 반도체 장치 및 그 테스트 방법
KR100892633B1 (ko) * 2006-06-09 2009-04-09 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 테스트 회로 및 방법
CN115881206A (zh) * 2023-03-03 2023-03-31 长鑫存储技术有限公司 存储器

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