KR20010083784A

KR20010083784A - 메모리 모듈

Info

Publication number: KR20010083784A
Application number: KR1020000056577A
Authority: KR
Inventors: 야마가타타다토
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 2000-01-24
Filing date: 2000-09-27
Publication date: 2001-09-01
Also published as: JP2001210095A; US6515922B1

Abstract

본 발명은 염가인 테스터로 메모리 장치의 전기적인 어셈블리 체크(assembly check)와 간단한 데이터의 기록 및 판독 동작의 검사를 실행하여, 검사용 입출력핀수가 적고, 메모리 장치의 데이터의 입출력 특성을 악화시키지 않는 메모리 모듈을 실현하는 것이다.

본 발명은 메모리 장치 MD0∼MD7에 각각 접속된 데이터선 DQ0∼DQ63에 스위치군 SD0a∼SD7a를 마련한다. 스위치군 SD0a∼SD7a는 데이터선 DQ0∼DQ63 모두를, 메모리 동작시에는 메모리 모듈 MMa의 외부에 접속하고, 검사 동작시에는 각 메모리 장치 MD0∼MD7에 공통의 1 비트 데이터가 기록된 후에 배타적 NOR 회로 EXa의 입력단에 접속한다. 그리고, 배타적 NOR 회로 EXa의 출력 신호 TMSa에 의해 메모리 장치 MD0∼MD7의 오동작을 검출한다.

Description

메모리 모듈{MEMORY MODULE}

본 발명은 SDRAM(Synchronous Dynmnic Random Access Memory) 등의 메모리 장치를 기판상에 다수 포함한 메모리 모듈에 관한 것이다.

종래의 메모리 모듈을 도 13에 나타낸다. 이 메모리 모듈 MMc은, 예로서 8개의 메모리 장치 MD0∼MD7를 포함하며, 각각이 메모리 모듈 기판상에 배치되어 있다. 또, 여기서 말하는 메모리 장치란 칩(chip)화된 기억 소자인 것이다. 또한, 메모리 장치 MD0에는 예로서 8개의 데이터선 DQ0∼DQ7이, 메모리 장치 MD1에는 데이터선 DQ8∼DQ15이 각각 접속되며, 이하 마찬가지로 다른 메모리 장치 MD2∼MD7에도 각각 데이터선이 접속되어 있다. 이 데이터선 DQ0∼DQ63은, 각 메모리 장치 MD0∼MD7내의 메모리 셀에 대한 1 비트 단위로 데이터의 기록, 판독이나 리프레쉬 동작 등의 메모리 동작이 실행될 때에, 데이터를 메모리 모듈 MMc의 외부와 송수신하기 위한 전송로이다. 또, 도시하진 않았지만, 각 메모리 장치 MD0∼MD7에는 데이터선 DQ0∼DQ63이외에도 메모리 동작을 실행하기 위한 기록 인에이블 신호나 어드레스 신호 등의 동작 신호를 전송하기 위한 신호선이 접속되어 있다.

이와 같이, 메모리 모듈은 메모리 장치에 접속되는 다수의 신호선을 갖고, 이들의 신호선은 메모리 모듈 기판상에 마련된 입출력핀을 거쳐서 외부와 접속된다.

메모리 모듈은 통상적으로 제조된 후에, 배선 형성의 양부(良否)를 판정하는 전기적인 어셈블리 체크나, 데이터의 기록 및 판독 동작의 검사, 기타, 기억 유지 동작의 확인 등 몇 개의 검사에 의해 검품(檢品)된다.

그러나, 메모리 모듈의 입출력핀의 수가 상기한 바와 같이 많으면, 전기적인 어셈블리 체크, 및 간단한 데이터의 기록 및 판독 동작의 검사(예컨대, 모든 데이터선에 1 또는 0을 부여하는 기록 동작을 실행하고, 그 후에 판독함)를 실행하는 경우이더라도, 입출력핀수가 다수이고 고가인 테스터가 필요하였다. 또, 입출력핀수가 다수인 테스터는 입출력핀마다 데이터 기록용 드라이버와 데이터 판독용 비교기를 포함하기 때문에 고가이다.

따라서, 염가인 테스터로 메모리 장치의 전기적인 어셈블리 체크와 간단한데이터의 기록 및 판독 동작의 검사를 실행할 수 있는 메모리 모듈이 요구된다.

그리고, 메모리 모듈이 아니지만, 메모리 장치 단체(single device)로 상기의 검사를 실행할 수 있는 기술이, 예컨대 일본 특허 공개 소하 제 61-261895 호 공보나 일본 특허 공개 소하 제 61-292300 호 공보에 개시되어 있다.

도 14는 일본 특허 공개 소하 제 61-261895 호 공보에 기재된 기술을 나타낸 것이다. 이 기술에 따르면, 데이터선(111)에 의해 메모리 셀 어레이(101)와 멀티플렉서(102)가 접속되어, 메모리 셀 어레이(101)로부터의 데이터가 멀티플렉서(102)를 거쳐서 출력된다. 그리고, 멀티플렉서(102)로부터의 출력은, 메모리 동작과 검사 동작을 전환하는 전환 회로(103), 출력 버퍼(104) 및 출력 패드(105)를 거쳐서 외부에 출력된다. 메모리 셀 어레이(101)에는 데이터선(112)에 의해 배타적 OR 회로(106)가 또한 접속되어 있다. 이 배타적 OR 회로(106)가 메모리 셀 어레이(101)의 검사를 실행한다.

이 기술의 동작에 대해 설명한다. 우선, 메모리 동작시에는 전환 회로(103)로의 신호 Φ₁로서 "0"이 입력되어, 배타적 OR 회로(106)의 출력의 여하(如何)에 관계없이 멀티플렉서(102)의 출력이 출력 버퍼(104)로 인가된다.

한편, 검사 동작시에는 전환 회로(103)로의 신호 Φ₁로서 "1"이 입력된다. 그리고, 메모리 셀 어레이(101) 중 검사해야 할 메모리 셀 전체에 동일한 1 비트 데이터(예컨대, "1"로 함)가 기록된다. 배타적 OR 회로(106)에는 메모리 셀 어레이(101)에 기록된 데이터와 동일한 1 비트 데이터의 신호 Φ₂와 데이터선(112)의 출력이 인가되어, 이들의 배타적 논리합이 연산된다.

만약, 메모리 셀 어레이(101)에 있어서, 배선 형성에 어려움이 있거나, 데이터의 기록 및 판독 동작의 불량이 있던 경우에는 데이터선(112)중 어느 하나에 "1"이외의 데이터가 나타날 가능성이 높다. 따라서, 배타적 OR 회로(106)의 출력이 "0"이면, 즉, 배타적 OR 회로(106)로의 모든 입력이 동일한 1 비트 데이터이면, 정상으로 판단한다. 반대로, 배타적 OR 회로(106)의 출력이 "1"이면, 불량으로 판단한다. 이렇게 하여, 메모리 장치의 양부를 검사할 수 있다.

따라서, 이 기술을 이용하면, 하나의 비교기만을 포함하는, 염가인 테스터로 메모리 장치에 대한 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작의 검사를 실행할 수 있다.

그래서, 이 기술을 메모리 모듈에 응용하면, 염가인 테스터로 상기의 검사를 실행 가능한 메모리 모듈을 실현할 수 있다. 즉, 메모리 모듈에 탑재하는 소자로서 도 14에 나타낸 메모리 장치를 채용해도 무방하다.

단, 이 메모리 장치를 그대로 탑재만 해서는, 예컨대 도 15에 나타내는 메모리 모듈 MMd와 같이 각 메모리 장치 MD0∼MD7 각각에 검사 신호선 TMS0∼TMS7이 접속될 필요가 있으므로, 입출력핀수보다 적고 염가인 테스터를 이용하는데에는 한계가 있다.

또한, 이 기술과 같이 메모리 장치내에 검사용 회로를 마련했으면, 메모리동작시에 통과하는 회로를 경유하지 않고 검사가 실행되는 경우가 있으므로, 반드시 완전한 검사를 실행할 수 있는 것은 아니다. 예컨대, 도 14에 있어서는, 검사 동작시에는 멀티플렉서(102)를 경유하지 않기 때문에, 멀티플렉서(102)의 동작을 포함한 장치 전체의 검사를 수행하는 것은 가능하지 않다.

또한, 도 14에 나타내는 메모리 장치와 같이, 검사를 실행하는 배타적 OR 회로(106)를 메모리 셀 어레이(101)에 그대로 접속했으면, 메모리 동작시에 메모리 셀 어레이(101)에 배타적 OR 회로(106)의 입력 부하가 발생하므로, 메모리 셀 어레이(101)의 데이터 출력시의 구동 능력이 쓸데없게 필요하게 된다. 또한, 데이터선(111)에 있어서 신호의 반사도 발생하기 쉽고, 데이터의 입출력 특성이 악화되기 쉽다.

그 외에도, 메모리 장치내에 검사용 회로를 마련하면, 메모리 장치 자체의 칩 사이즈가 커져 비용 상승을 초래하는 문제도 있다.

또, 일본 특허 공개 소하 제 61-292300 호 공보에 기재된 기술도 상기와 마찬가지의 문제를 포함하고 있다.

본 발명은, 이상의 과제를 해결하기 위해서 이루어진 것으로, 염가인 테스터로 메모리 장치의 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작의 검사를 실행하고, 검사용 입출력핀수가 적으며, 메모리 장치의 데이터의 입출력 특성을 악화시키지 않는 메모리 모듈을 실현한다.

도 1은 실시예 1에 따른 메모리 모듈을 나타내는 도면,

도 2는 실시예 2에 따른 메모리 모듈을 나타내는 도면,

도 3은 실시예 3에 따른 메모리 모듈을 나타내는 도면,

도 4는 실시예 3에 따른 메모리 모듈의 스위치군 SD0b의 동작을 나타내는 도면,

도 5는 실시예 3에 따른 메모리 모듈의 스위치군 SD0b의 동작을 나타내는 도면,

도 6은 SDRAM의 모드 레지스터 세트 기능을 설명하는 도면,

도 7은 실시예 4에 따른 메모리 모듈을 나타내는 도면,

도 8은 실시예 5에 따른 메모리 모듈을 나타내는 도면,

도 9는 실시예 6에 따른 메모리 모듈을 나타내는 도면,

도 10은 실시예 6에 따른 메모리 모듈의 스위치군 SD0a의 동작을 나타내는 도면,

도 11은 실시예 6에 따른 메모리 모듈의 스위치군 SD0a의 동작을 나타내는 도면,

도 12는 실시예 7에 따른 메모리 모듈을 나타내는 도면,

도 13은 종래의 메모리 모듈을 나타내는 도면,

도 14는 종래의 검사 기구를 갖는 메모리 장치를 나타내는 도면,

도 15는 종래의 검사 기구를 갖는 메모리 장치를 그대로 탑재한 메모리 모듈을 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

MMa, MMb : 메모리 모듈 MD0~MD7 : 메모리 장치

DQ0~DQ63 : 데이터선 EXa, EX0~EX7 : 배타적 NOR 회로

SD0a~SD7a, SD0b~SD7b : 스위치군 OR0a~OR7a : OR 회로

본 발명의 제 1 특징에 따르면, 본 발명은 외부와 1 비트 단위로 데이터를 송수신하기 위한 적어도 하나의 데이터선이 접속된 적어도 하나의 메모리 장치와, 상기 적어도 하나의 데이터선의 각각에 대응하는 적어도 하나의 입력단을 갖는 배타적 논리합 연산 소자와, 상기 데이터선을 상기 외부 또는 대응하는 상기 배타적 논리합 연산 소자의 상기 입력단 중 어느 하나와 접속하는 적어도 하나의 스위치를 구비하며, 상기 스위치에 대하여, 검사 동작시에는 상기 데이터선을 대응하는 상기 배타적 논리합 연산 소자의 상기 입력단에 접속시키고, 메모리 동작시에는 상기 데이터선을 상기 외부에 접속시키는 제 1 명령이 인가되는 메모리 모듈을 포함한다.

본 발명의 제 2 특징에 따르면, 제 1 특징에 따른 메모리 모듈에 있어서, 검사 동작시에, 상기 제 1 명령에 따라서 상기 스위치가 상기 데이터선을 대응하는 상기 배타적 논리합 연산 소자의 상기 입력단에 접속하기 전에, 상기 데이터선의 전체에 공통의 1 비트 데이터가 인가되어 상기 메모리 장치에 기억되고, 그 후에, 상기 배타적 논리합 연산 소자의 출력이 검사됨으로써, 상기 메모리 장치가 오동작하고 있는지 여부를 판단하는 메모리 모듈이다.

본 발명의 제 3 특징에 따르면, 제 1 특징에 따른 메모리 모듈에 있어서, 상기 메모리 장치가 복수개이며, 상기 배타적 논리합 연산 소자는 상기 메모리 장치의 각각에 대응하여 마련되는 메모리 모듈이다.

본 발명의 제 4 특징에 따르면, 제 1 특징 또는 제 3 특징에 따른 메모리 모듈에 있어서, 상기 스위치는 메모리 동작시에 또한 상기 배타적 논리합 연산 소자의 상기 입력단을 고정 전위에 접속하는 메모리 모듈이다.

본 발명의 제 5 특징에 따르면, 제 1 특징 또는 제 3 특징에 따른 메모리 모듈에 있어서, 상기 메모리 장치에는, 상기 메모리 장치를 제어하기 위한 동작 신호가 상기 외부로부터 입력되고, 상기 동작 신호가 사전 정의된 유의(有意) 상태로 있을 때에는, 상기 메모리 장치가 메모리 동작을 실행하여, 상기 스위치에 대해 상기 제 1 명령을 부여하고, 상기 동작 신호가 상기 유의 상태이외의 소정의 상태로 있을 때에는, 상기 스위치를 검사 동작시의 상태로 되게 하는 제어 수단을 더 포함하는 메모리 모듈이다.

본 발명의 제 6 특징에 따르면, 제 5 특징에 따른 메모리 모듈에 있어서, 상기 동작 신호는 복수개이며, 상기 제어 수단은, 상기 복수의 동작 신호의 조합중 메모리 동작에 기여하지 않는 소정의 조합이 입력된 경우에, 상기 스위치를 검사 동작시의 상태로 되게 하는 메모리 모듈이다.

본 발명의 제 7 특징에 따르면, 제 1 특징 또는 제 3 특징에 따른 메모리 모듈에 있어서, 상기 배타적 논리합 연산 소자는 임의의 1 비트 데이터를 입력할 수 있는 입력단을 더 포함하는 메모리 모듈이다.

본 발명의 제 8 특징에 따르면, 제 1 특징 또는 제 3 특징에 따른 메모리 모듈에 있어서, 상기 메모리 장치에는, 상기 메모리 장치를 선택하는 동작 신호가 상기 외부로부터 입력되고, 상기 메모리 장치는, 상기 동작 신호가 비활성화인 경우에, 상기 스위치에 대하여 상기 데이터선을 상기 외부와 접속하지 않도록 제 2 명령을 부여하는 메모리 모듈이다.

본 발명의 제 9 특징에 따르면, 제 8 특징에 따른 메모리 모듈에 있어서, 상기 제 1 및 제 2 명령이 입력되는 논리합 연산 소자를 더 포함하며, 상기 스위치는 상기 논리합 연산 소자의 출력에 의해 제어되는 메모리 모듈이다.

본 발명의 제 10 특징에 따르면, 메모리 장치와, 제어 수단을 포함하되, 상기 메모리 장치에는, 상기 메모리 장치를 제어하기 위한 동작 신호가 외부로부터 입력되고, 상기 동작 신호가 사전 정의된 유의 상태에 있을 때에는, 상기 메모리 장치가 메모리 동작을 실행하며, 상기 제어 수단은, 상기 동작 신호가 상기 유의 상태이외의 소정의 상태로 있을 때에, 메모리 동작과는 다른 소정의 동작에 관한 신호를 출력하는 메모리 모듈이다.

본 발명의 제 11 특징에 따르면, 제 10 특징에 따른 메모리 모듈에 있어서, 상기 동작 신호는 복수개이며, 상기 제어 수단은, 상기 복수의 동작 신호의 조합중 메모리 동작에 기여하지 않는 소정의 조합이 입력된 경우에, 상기 소정의 동작에 관한 신호를 출력하는 메모리 모듈이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 메모리 모듈 MMa를 도시한 도면이다. 도 1에 도시하는 바와 같이, 메모리 모듈 MMa는 종래의 메모리 모듈 MMc과 마찬가지로, 예로서 8개의 메모리 장치 MD0∼MD7를 포함하고, 각각이 메모리 모듈 기판상에배치되어 있다. 또, 여기서 말하는 메모리 장치란 칩화된 기억 소자이다. 또한, 메모리 장치 MD0에는 예로서 8개의 데이터선 DQ0∼DQ7이, 메모리 장치 MD1에는 데이터선 DQ8∼DQ15이 각각 접속되며, 이하 마찬가지로 다른 메모리 장치 MD2∼MD7에도 각각 데이터선이 접속되어 있다. 이 데이터선 DQ0∼DQ63은 각 메모리 장치 MD0∼MD7내의 메모리 셀에 대한 1 비트 단위로 데이터의 기록 및 판독이나 리프레쉬 동작 등의 메모리 동작이 실행되어질 때에, 데이터를 메모리 모듈 MMa의 외부와 송수신하기 위한 전송로이다. 또, 도시하지는 않았지만, 각 메모리 장치 MD0∼MD7에는, 데이터선 DQ0∼DQ63이외에도 메모리 동작을 수행하기 위한 기록 인에이블 신호나 어드레스 신호 등의 동작 신호를 전송하기 위한 신호선이 접속되어 있다.

메모리 모듈 MMa는 배타적 NOR 회로 EXa도 더 포함하며, 그 입력단에는 각 메모리 장치 MD0∼MD7에 접속된 데이터선 DQ0∼DQ63의 각각이 접속된다. 단지, 데이터선 DQ0∼DQ63은 메모리 모듈 MMa의 외부 및 배타적 NOR 회로 EXa 중 어디에도 동시에 접속되는 것은 아니고, 어느 한쪽에만 선택적으로 접속된다.

그 때문에, 메모리 모듈 MMa는 데이터선 DQ0∼DQ63의 각각에 대응하여 마련된 스위치군 SD0a∼SD7a를 더 포함한다. 이들의 스위치군 SD0a∼SD7a는 복수의 스위치를 갖고 있으며, 각 스위치는 검사 동작 인에이블 신호 TME를 수신한다. 그리고, 각 스위치는, 검사 동작 인에이블 신호 TME가 활성화인 때에는 데이터선 DQ0∼DQ63을 배타적 NOR 회로 EXa의 입력단에 접속하고, 검사 동작 인에이블 신호 TME가 비활성화인 때에는 데이터선 DQ0∼DQ63을 메모리 모듈 기판상에 마련된 입출력핀을 거쳐 메모리 모듈 MMa의 외부와 접속한다.

또, 배타적 NOR 회로 EXa 및 스위치군 SD0a∼SD7a가 갖는 각 스위치는, 각각이 단품(single device)의 소자이더라도 되고, 그들의 몇 개 또는 모두가 복합화하여 형성된 소자이더라도 된다.

이 메모리 모듈 MMa의 동작에 대하여 설명한다. 우선, 메모리 동작시에는 검사 동작 인에이블 신호 TME가 비활성화이고, 스위치군 SD0a∼SD7a에 의해서 데이터선 DQ0∼DQ63은 모두 메모리 모듈 MMa의 외부와 연결하는 입출력핀에 접속된다. 그리고, 각 메모리 장치 MD0∼MD7내의 메모리 셀에 대한 데이터의 기록, 판독이나 리프레쉬 동작 등의 메모리 동작이 실행된다.

한편, 검사 동작시에는, 우선 메모리 장치 MD0∼MD7내의 모든 메모리 셀에 동일한 1 비트 데이터(예컨대, "1"로 함)가 기록된다. 그리고, 검사 동작 인에이블 신호 TME가 활성화되어, 스위치군 SD0a∼SD7a에 의해서 데이터선 DQ0∼DQ63은 모두 배타적 NOR 회로 EXa의 입력단에 접속된다. 그리고, 배타적 NOR 회로 EXa에서, 데이터선 DQ0∼DQ63으로부터 출력되는 데이터의 배타적 논리합이 연산된다.

만약, 메모리 장치 MD0∼MD7에 있어서, 배선 형성에 어려움이 있거나, 데이터의 기록 및 판독 동작의 불량이 있는 경우에는, 데이터선 DQ0∼DQ63중 어느 한쪽에 "1"이외의 데이터가 나타날 가능성이 높다. 따라서, 배타적 NOR 회로 EXa의 출력 신호 TMSa가 "1"이면, 즉, 배타적 NOR 회로 EXa로의 모든 입력이 동일한 1 비트 데이터이면, 정상이라고 판단된다. 반대로, 배타적 NOR 회로 EXa의 출력 신호 TMSa가 "O"이면 불량이라고 판단된다. 이렇게 하여 메모리 장치의 양부를 검사할 수 있다.

따라서, 이 기술을 이용하면, 하나의 비교기만을 갖춘 염가인 테스터로, 모든 메모리 장치에 대한 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작의 검사를 실행할 수 있다.

또, 본 실시예에 있어서는 배타적 NOR 회로를 이용했지만, 대신에 배타적 OR 회로를 채용해도 된다. 그 경우는 출력 신호 TMSa의 논리값이 반전되는 것뿐이므로, 메모리 장치의 양부의 판단을 상기와는 반대로 하면 된다. 어떻든간에 데이터선 DQ0∼DQ63으로부터 출력되는 데이터의 배타적 논리합을 연산하고 있는 것에는 변함이 없다.

그런데, 본 실시예에 따른 메모리 모듈이 일본 특허 공개 소하 제 61-261895 호 공보 또는 일본 특허 공개 소하 제 61-2923O0 호 공보에 기재된 메모리 장치만을 그대로 탑재한, 도 15에 나타낸 메모리 모듈 MMd에 비해 우수한 점에 대하여 이하에 설명한다.

우선, 본 실시예에 따른 메모리 모듈에서는, 각 메모리 장치 MD0∼MD7의 각각에 외부와 연결되는 검사 신호선을 접속할 필요가 없고, 배타적 NOR 회로 EXa의 출력을 관찰만 해도 된다. 따라서, 하나의 비교기만을 갖춘, 염가인 테스터로 메모리 모듈상의 모든 메모리 장치의 검사를 실행할 수 있다.

또한, 메모리 장치내에 검사용 회로를 마련하는 것은 아니기 때문에, 메모리 동작시에 통과하는 회로도 포함시킨 소자 전체로서의 검사를 실행할 수 있고, 또한, 메모리 장치 자체의 칩사이즈를 크게하지도 않는다.

또한, 메모리 동작시에는 스위치군 SD0a∼SD7a가 메모리 장치 MD0∼MD7와 배타적 NOR 회로 EXa를 절리하기 때문에, 데이터선 DQ0∼DQ63에 배타적 NOR 회로 EXa의 입력 부하가 걸리지 않는다. 또한, 데이터선 DQ0∼DQ63에 있어서, 신호의 반사가 발생하여 데이터의 입출력 특성을 악화시키는 일도 없다.

본 실시예에 따른 메모리 모듈을 이용하면, 검사 동작시에는 스위치군 SD0a∼SD7a가 데이터선 DQ0∼DQ63을 대응하는 배타적 NOR 회로 EXa의 입력단에 접속하고, 메모리 동작시에는, 스위치군 SD0a∼SD7a가 데이터선 DQ0∼DQ63을 외부에 접속하기 때문에, 검사 동작시에 배타적 NOR 회로 EXa의 출력을 관찰하는 것에 의해 메모리 장치 MD0∼MD7의 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작을 검사할 수 있다. 또한, 메모리 동작시에는 데이터선 DQ0∼DQ63에 배타적 NOR 회로 EXa의 입력단이 접속되지 않기 때문에, 데이터선 DQ0∼DQ63에 여분인 부하가 걸리지 않고, 또한, 데이터선 DQ0∼DQ63에 있어서 신호의 반사를 발생시키지도 않는다. 또한, 검사 동작시에 있어서, 데이터선 DQ0∼DQ63의 전체에 공통의 1 비트 데이터가 인가되어 메모리 장치 MD0∼MD7에 기억된 후, 배타적 NOR 회로 EXa의 출력이 검사되는 것에 의해, 메모리 장치 MD0∼MD7가 오동작하고 있는지 여부가 판단되기 때문에, 메모리 장치의 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작을 간단하게 검사할 수 있다.

(실시예 2)

본 실시예에 따른 메모리 모듈은 실시예 1에 따른 메모리 모듈의 변형예이다. 구체적으로는, 메모리 장치의 각각에 대응하여 배타적 NOR 회로를 마련한 것이다.

도 2는 본 발명의 실시예 2에 따른 메모리 모듈 MMb를 도시한 도면이다. 또, 도 2에서는 실시예 1에 관한 메모리 모듈 MMa와 마찬가지의 기능을 갖는 요소에 대해서는 동일 부호를 부여하고 있다.

도 2에 도시하는 바와 같이, 이 메모리 모듈 MMb에 있어서는, 배타적 NOR 회로 EXa 대신에, 메모리 장치 MD0∼MD7의 각각에 대응하여 배타적 NOR 회로 EX0∼EX7가 마련된다. 즉, 배타적 NOR 회로 EX0의 입력단은 데이터선 DQ0∼DQ7 각각에 대응하는 스위치군 SD0a에 접속되고, 배타적 NOR 회로 EX1의 입력단은 데이터선 DQ8∼DQ15 각각에 대응하는 스위치군 SD1a에 접속되며, 이하 마찬가지로, 배타적 NOR 회로 EX2∼EX7의 입력단은 각각 스위치군 SD2a∼SD7a에 접속되어 있다. 그리고, 각 배타적 NOR 회로 EX0∼EX7는 각각 출력 신호 TMS0∼TMS7를 출력한다.

또, 그 밖의 구성은 실시예 1에 관한 메모리 모듈 MMa와 마찬가지이므로, 설명을 생략한다.

다음에, 이 메모리 모듈 MMb의 동작을 설명한다. 메모리 동작시에는, 메모리 모듈 MMa와 마찬가지로, 검사 동작 인에이블 신호 TME가 비활성화이고, 스위치군 SD0a∼SD7a에 의해서 데이터선 DQ0∼DQ63은 모두 메모리 모듈 MMb의 외부와 연결되는 입출력핀에 접속된다. 그리고, 각 메모리 장치 MD0∼MD7에 대한 메모리 동작이 실행된다.

한편, 검사 동작시에는, 우선 메모리 장치 MD0∼MD7내의 모든 메모리 셀에 동일한 1 비트 데이터(예컨대, "1"로 함)가 기록된다. 그리고, 검사 동작 인에이블 신호 TME가 활성화되고, 스위치군 SD0a∼SD7a에 의해서 데이터선 DQ0∼DQ63은 각각 대응하는 배타적 NOR 회로 EX0∼EX7의 입력단에 접속된다. 그리고, 배타적 NOR 회로 EX0∼EX7의 각각에 있어서, 데이터선 DQ0∼DQ63으로부터 출력되는 데이터의 배타적 논리합이 연산된다.

그리고, 배타적 NOR 회로 EX0∼EX7의 모든 출력 신호 TMS0∼TMS7가 "1"이면, 즉, 배타적 NOR 회로 EX0∼EX7로의 모든 입력이 동일한 1 비트 데이터이면, 정상으로 판단된다. 반대로, 배타적 NOR 회로 EX0∼EX7의 출력 신호 TMS0∼TMS7 중 어느 하나가 "O"이면, 불량으로 판단된다.

이와 같이, 메모리 장치 MD0∼MD7의 각각에 대응하여 배타적 NOR 회로 EX0∼EX7를 마련하면, 실시예 1에 관한 메모리 모듈 MMa와는 달리, 입출력핀수가 보다 적고 염가인 테스터를 이용하는 것은 불가능하게 된다. 그러나, 그 대신에, 어떤 배타적 NOR 회로의 출력이 불량인지를 인식할 수 있기 때문에, 어떤 메모리 장치가 불량인 것인지를 특정할 수 있게 된다.

(실시예 3)

본 실시예에 따른 메모리 모듈은 실시예 1에 따른 메모리 모듈 MMa의 변형예이다. 구체적으로는, 스위치군의 각각에 접속되는 배타적 NOR 회로의 입력단을, 메모리 동작시에는 접지하도록 한 것이다.

도 3은 실시예 3에 따른 메모리 모듈을 도시한 도면이다. 도 3에 도시하는 바와 같이, 본 실시예에 관한 메모리 모듈에 있어서는, 스위치군 SD0a∼SD7a 대신에, 메모리 동작시에 배타적 NOR 회로 EXa의 입력단을 접지 전위 GND에 접속하는 기능도 구비한 스위치군 SD0b∼SD7b를 채용하고 있다. 또, 도 3에서는 번거로운 표시를 피하기 위해서, 메모리 장치 MD0 부근의 모양만을 나타내고 있다.

또한, 그 밖의 구성은 실시예 1에 따른 메모리 모듈 MMa와 마찬가지이므로, 설명을 생략한다.

다음에, 본 실시예에 따른 메모리 모듈의 동작을 설명한다. 우선, 검사 동작시에는, 도 4에 도시하는 바와 같이 실시예 1에 관한 메모리 모듈 MMa와 마찬가지로, 스위치군 SD0b∼SD7b에 의해서 데이터선 DQ0∼DQ63은 모두 배타적 NOR 회로 EXa의 입력단에 접속된다. 이 때, 접지 전위 GND는 배타적 NOR 회로 EXa의 입력단과는 절리(切離)되어 있다.

한편, 메모리 동작시에는, 도 5에 도시하는 바와 같이 스위치군 SD0b∼SD7b는, 데이터선 DQ0∼DQ63을 입출력핀에 접속할 뿐만 아니라, 배타적 NOR 회로 EXa의 입력단을 접지 전위 GND에 접속한다.

본 실시예에 따른 메모리 모듈을 이용하면, 스위치군 SD0b∼SD7b가 메모리 동작시에 또한 배타적 NOR 회로 EXa의 입력단을 접지 전위 GND에 접속하기 때문에, 배타적 NOR 회로 EXa의 입력단에서의 부유 용량이나 노이즈에 기인하는 전력 소비를 억제할 수 있다.

또, 본 실시예는 실시예 2에 따른 메모리 모듈에도 적용하는 것이 가능한데, 그 경우에는, 도 2에 있어서 스위치군 SD0a∼SD7a 대신에 스위치군 SD0b∼SD7b를 채용하면 된다.

(실시예 4)

본 실시예에 따른 메모리 모듈은 실시예 1에 따른 메모리 모듈 MMa의 변형예이다. 구체적으로는, 메모리 장치에 메모리 동작을 실행시키기 위해서 외부로부터 입력되는 동작 신호 중 메모리 동작에 기여하지 않는 소정의 신호의 조합이 입력된 경우에, 검사 동작 인에이블 신호를 출력하는 제어 장치를 더 마련함으로써, 검사 동작 인에이블 신호 입력용 핀을 삭감하는 것이다.

예컨대, SDRAM은 업계 표준 기능으로서 모드 레지스터 세트(mode register set) 기능을 갖고 있는 것이 많다. 이 모드 레지스터 세트 기능이란 SDRAM에 대하여 메모리 동작을 실행하지 않는 "NOP(No 0Peration)"로 되는 신호의 조합을 입력하는 것에 의해, 메모리 장치의 버스트 길이나 CASLatency 등의 메모리 동작에 관한 파라미터를 임의의 값으로 설정할 수 있는 기능인 것이다. 즉, 모드 레지스터 세트 기능을 갖는 SDRAM에 있어서는, 동작 신호가 사전 정의된 유의 상태에 있을 때에는 메모리 장치가 메모리 동작을 실행하고, 동작 신호가 유의 상태이외의 소정의 상태에 있을 때에는 모드 레지스터 세트 기능에 의해서 메모리 동작에 관한 파라미터가 설정된다.

구체적으로는, 도 6에 도시하는 바와 같이, 예컨대 칩 셀렉트 신호 CS, 행 어드레스스트로브 신호 RAS, 열 어드레스스트로브 신호 CAS 및 기록 인에이블 신호 WE(모두 로우일 때, 활성화됨)의 모든 신호 레벨이 "로우"가 되었을 때의 어드레스 신호 ADD을 조합함으로, 메모리 장치의 메모리 동작에 관한 파라미터를 임의의 값으로 설정을 수행하는 것이다. 또, 도 6에서는 클럭 신호 CLK의 상승 에지 PT에서SDRAM은 신호를 취입하는 것으로 하고 있다. 이러한 모드 레지스터 세트 기능은 SDRAM 상에 마련된 전용의 회로에 의해 실현되어 있다.

본 실시예에서는, 이 모드 레지스터 세트 기능을 응용하여, 메모리 장치에 있어서는 "NOP"로 되는 신호의 조합을 검사 동작 인에이블 신호 TME의 발생에 이용한다. 즉, 도 7에 도시하는 바와 같이, 메모리 모듈 MMa 상에 또한 상기의 모드 레지스터 세트 기능을 갖는 제어 장치 DV를 마련하여, 이 제어 장치 DV로부터 검사 동작 인에이블 신호 TME를 발생시킨다. 또, 도 7에서는 번거로운 표시를 피하기 위해서, 메모리 장치 MD0 부근의 모양만을 나타내고 있다.

이 제어 장치 DV는 상기의 SDRAM 상에 마련된 전용의 회로와 마찬가지의 회로이며, 제어 장치 DV에는 메모리 장치 MD0∼MD7에 입력되는 동작 신호 CLK, CS, RAS, CAS, WE, ADD가 입력된다. 그리고, 이들의 동작 신호중 메모리 동작에 기여하지 않는 소정의 신호의 조합이 입력된 경우에, 제어 장치 DV가 스위치군 SD0a∼SD7a에 대하여 검사 동작 인에이블 신호 TME를 출력하도록 한다. 이와 같이 하면, 메모리 동작에 기여하지 않는 소정의 동작 신호의 조합을 효율적으로 이용할 수 있다. 또, 상기의 소정의 신호의 조합이외의 신호의 입력에 대해서는, 제어 장치 DV가 검사 동작 인에이블 신호 TME를 비활성화로 유지하도록 해 놓으면 된다.

또한, 그 밖의 구성은 실시예 1에 관한 메모리 모듈 MMa와 마찬가지이므로, 설명을 생략한다.

본 실시예에 따른 메모리 모듈을 이용하면, 동작 신호중 메모리 동작에 기여하지 않는 소정의 신호의 조합이 입력된 경우에, 데이터선 DQ0∼DQ63을 대응하는배타적 NOR 회로 EXa의 입력단에 접속시키는 검사 동작 인에이블 신호 TME를 제어 장치 DV가 스위치군 SD0a∼SD7a에 대하여 출력하기 때문에, 검사 동작 인에이블 신호 TME 입력용 핀을 메모리 모듈상에 마련할 필요가 없고, 메모리 모듈의 핀수의 증가를 억제하는 효과가 있다. 또한, 그 결과, 메모리 모듈의 접속처로 되는 시스템 보드(system board)의 배선수를 감소하는 것으로도 가능하게 된다.

또, 본 실시예는 실시예 2에 따른 메모리 모듈에도 적용하는 것이 가능하다. 그 경우는, 도 2에 있어서, 검사 동작 인에이블 신호 TME를 외부로부터 입력하는 대신에, 제어 장치 DV를 마련하여, 이것에 동작 신호를 부여해서, 제어 장치 DV로부터 검사 동작 인에이블 신호 TME를 출력시키도록 하면 된다.

(실시예 5)

본 실시예에 따른 메모리 모듈은 실시예 1에 따른 메모리 모듈의 변형예이다. 구체적으로는, 배타적 NOR 회로에 또한 임의의 1 비트 데이터를 기대값 신호로서 입력하는 것이다. 실시예 1나 2에 관한 메모리 모듈에서는, 데이터선 DQ0∼DQ63의 모든 신호가 반전하는 에러의 검출은 불가능하다. 그러나, 메모리 장치내의 메모리 셀에 기록한 것과 동일한 논리값을 기대값 신호로서 배타적 NOR 회로에 입력하는 것으로, 상기한 바와 같은 에러도 정확히 검출할 수 있다.

도 8은 본 발명의 실시예 5에 따른 메모리 모듈을 도시한 도면이다. 또, 도 8에서는 번거로운 표시를 피하기 위해서, 배타적 NOR 회로 EXa 부근의 모양만을 나타내고 있다. 이 실시예의 메모리 모듈에서는, 배타적 NOR 회로 EXa가 스위치군SD0a∼SD7a에 연결되는 64개의 입력단에 부가하여, 임의의 1 비트 데이터인 기대값 신호 ES가 입력되는 입력단도 포함한다. 이 기대값 신호 ES에는 검사 동작시에 각 메모리 장치 MD0∼MD7내의 메모리 셀에 기록되는 "1" 또는 "0"과 동일한 논리값이 채용된다.

또, 그 밖의 구성은 실시예 1에 따른 메모리 모듈 MMa와 마찬가지이므로, 설명을 생략한다.

본 실시예에 따른 메모리 모듈을 이용하면, 배타적 NOR 회로 EXa는 임의의 1 비트 데이터를 입력 가능한 입력단을 더 포함하기 때문에, 데이터선 DQ0∼DQ63의 출력 모두가 반전하는 오동작의 경우이더라도, 1 비트 데이터의 입력단에 입력되는 데이터와 일치하는지 여부로 메모리 장치의 오동작의 검사를 실행할 수 있다.

또, 본 실시예는 실시예 2에 따른 메모리 모듈에도 적용하는 것이 가능하다. 그 경우는, 도 2에 있어서, 각 배타적 NOR 회로 EX0∼EX7 각각에 기대값 신호 ES를 입력하면 된다.

(실시예 6)

본 실시예에 따른 메모리 모듈은 실시예 1에 따른 메모리 모듈의 변형예이다. 구체적으로는, 스위치군 SD0a∼SD7a에 버스 스위치 기능을 겸용시키는 것이다.

여기서 말하는 버스 스위치란 메모리 장치 MD0∼MD7를 데이터선 DQ0∼DQ63에 접속된, 메모리 모듈 외부의 데이터 버스로부터 절리하기 위해서 마련되는 스위치인 것이다. 메모리 동작시에 칩 셀렉트 신호 CS가 비활성화되어 선택되지 않는 메모리 장치가 이 버스 스위치에 의해서 데이터 버스로부터 절리된다. 이에 따라, 데이터 버스의 부하가 경감되어 고속 동작이 실현된다. 또, 버스 스위치를 제어하는 신호(이하에서는 버스 스위치 신호로 칭함)는 메모리 장치로부터 출력되며, QFC나 FETEN 등으로 칭하는 것이 많다.

도 9는 본 발명의 실시예 6에 따른 메모리 모듈을 도시한 도면이다. 본 실시예의 메모리 모듈에서는 스위치군 SD0a∼SD7a에 대하여 검사 동작 인에이블 신호 TME(하이일 때, 활성화됨)와, 각 메모리 장치 MD0∼MD7로부터 출력되는 버스 스위치 신호 QFC(로이일 때, 활성화됨)가 OR 회로 OR0a∼OR7a를 거쳐서 각각 입력된다. 또, 버스 스위치 신호 QFC는 메모리 동작시에 칩 셀렉트 신호 CS가 비활성화로 되는 메모리 장치로부터 출력된다.

OR 회로 OR0a∼OR7a는 검사 동작 인에이블 신호 TME 및 버스 스위치 신호 QFC 모두가 "로우"일 때 "로우"를 출력한다. 그리고, 스위치군 SD0a∼SD7a는 OR 회로 OR0a∼OR7a의 "로우"의 출력을 수신하여, 도 10에 나타내는 ②의 방향, 즉, 메모리 모듈 MMa의 외부측에 데이터선 DQ0∼DQ63을 접속한다.

한편, OR 회로 OR0a∼OR7a는 검사 동작 인에이블 신호 TME 및 버스 스위치 신호 QFC 중 어느 쪽이 "하이"일 때는 "하이"를 출력한다. 그리고, 스위치군 SD0a∼SD7a는 OR 회로 OR0a∼OR7a의 "하이"의 출력을 수신하여, 도 10에 나타내는 ①의 방향, 즉, 배타적 NOR 회로 EXa의 입력단측에 데이터선 DQ0∼DQ63을 접속한다. 또, 이상을 정리하여 나타낸 것이 도 11이다.

본 실시예에 따른 메모리 모듈을 이용하면, 메모리 장치 MD0∼MD7가 칩 셀렉트 신호 CS가 비활성화인 경우에, 스위치군 SD0a∼SD7a에 대하여 데이터선 DQ0∼DQ63을 외부와 접속하지 않도록 버스 스위치 신호 QFC를 부여하기 때문에, 버스 스위치를 별개로 마련할 필요가 없다. 즉, 스위치군 SD0a∼SD7a는 메모리 모듈을 시스템 보드에 실장하여 메모리 동작을 실행시킬 경우에는 버스 스위치로서 기능하고, 메모리 모듈을 테스터로 평가하는 경우에는 검사 동작 인에이블 신호 TME에 따라 동작하는 스위치로서 기능한다. 또, OR 회로 OR0a∼OR7a의 출력에 의해서 스위치군 SD0a∼SD7a가 제어되기 때문에, 스위치군 SD0a∼SD7a의 각각에 대한 명령을 일체화할 수 있다.

(실시예 7)

본 실시예에 따른 메모리 모듈은 실시예 2에 따른 메모리 모듈의 변형예이다. 구체적으로는, 실시예 6과 마찬가지로 스위치군 SD0a∼SD7a에 버스 스위치기능을 겸용시킨 것이다.

도 12는 본 발명의 실시예 7에 따른 메모리 모듈을 도시한 도면이다. 본 실시예의 메모리 모듈에 있어서도, 스위치군 SD0a∼SD7a에 대하여, 검사 동작 인에이블 신호 TME(하이일 때, 활성화로 함)와, 각 메모리 장치 MD0∼MD7로부터 출력되는 버스 스위치 신호 QFC(로우일 때, 활성화로 함)가 OR 회로 OR0a∼OR7a를 거쳐서 각각 입력된다. 또, 버스 스위치 신호 QFC는 메모리 동작시에 칩 셀렉트 신호 CS가 비활성화로 되는 메모리 장치로부터 출력된다.

또한, 그 밖의 구성은 실시예 2에 따른 메모리 모듈 MMb와 마찬가지이므로, 설명을 생략한다.

또한, 본 실시예에 따른 메모리 모듈의 동작은 실시예 6에 따른 메모리 모듈의 동작과 마찬가지이며, OR 회로 OR0a∼OR7a는 검사 동작 인에이블 신호 TME 및 버스 스위치 신호 QFC 모두가 "로우"일 때 "로우"를 출력한다. 그리고, 스위치군 SD0a∼SD7a는 OR 회로 OR0a∼OR7a의 "로우"의 출력을 수신하여, 메모리 모듈 MMb의 외부측에 데이터선 DQ0∼DQ63을 접속한다. 또한, OR 회로 OR0a∼OR7a는 검사 동작 인에이블 신호 TME 및 버스 스위치 신호 QFC 중 어느 쪽이 "하이"일 때에는 "하이"를 출력한다. 그리고, 스위치군 SD0a∼SD7a는 OR 회로 OR0a∼OR7a의 "하이"의 출력을 수신하여, 배타적 NOR 회로 EX0∼EX7의 입력단측에 데이터선 DQ0∼DQ63을 접속한다.

본 실시예에 따른 메모리 모듈을 이용하면, 실시예 6과 마찬가지의 효과가 있다.

본 발명의 제 1 특징에 따르면, 검사 동작시에는 스위치가 데이터선을 대응하는 배타적 논리합 연산 소자의 입력단에 접속하고, 메모리 동작시에는 스위치가 데이터선을 외부에 접속하기 때문에, 검사 동작시에 배타적 논리합 연산 소자의 출력을 관찰하는 것에 의해 메모리 장치의 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작을 검사할 수 있다. 또한, 메모리 동작시에는 데이터선에 배타적 논리합 연산 소자의 입력단이 접속되지 않기 때문에, 데이터선에 여분인 부하가 걸리지 않고, 또한 데이터선에 있어서 신호의 반사를 발생시키지도 않는다.

본 발명의 제 2 특징에 따르면, 검사 동작시에 있어서, 데이터선의 모두에 공통의 1 비트 데이터가 인가되어 메모리 장치에 기억된 후, 배타적 논리합 연산 소자의 출력이 검사되는 것에 의해, 메모리 장치가 오동작하고 있는지 여부가 판단되기 때문에, 메모리 장치의 전기적인 어셈블리 체크와 간단한 데이터의 기록 및 판독 동작을 간단히 검사할 수 있다.

본 발명의 제 3 특징에 따르면, 배타적 논리합 연산 소자는 메모리 장치의 각각에 대응하여 마련되기 때문에, 어떤 메모리 장치가 동작 불량을 일으키고 있는 것인지를 특정할 수 있다.

본 발명의 제 4 특징에 따르면, 스위치가 메모리 동작시에 또한 배타적 논리합 연산 소자의 입력단을 고정 전위에 접속하기 때문에, 배타적 논리합 연산 소자의 입력단에서의 부유 용량이나 노이즈에 기인하는 전력 소비를 억제할 수 있다.

본 발명의 제 5 특징에 따르면, 제어 수단이 스위치에 대하여 제 1 명령을 부여하여, 동작 신호가 유의 상태이외의 소정의 상태에 있을 때에, 스위치를 검사 동작시의 상태로 실행시키기 때문에, 제 1 명령을 위한 입력핀을 메모리 모듈상에 새로 마련할 필요가 없고, 또한, 메모리 모듈의 접속처인 시스템 보드의 배선수를 절감할 수 있다.

본 발명의 제 6 특징에 따르면, 복수의 동작 신호의 조합중 메모리 동작에 기여하지 않는 소정의 조합이 입력된 경우에, 스위치를 검사 동작시의 상태로 하도록 하기 때문에, 메모리 동작에 기여하지 않는 소정의 조합을 효율적으로 이용할 수 있다.

본 발명의 제 7 특징에 따르면, 배타적 논리합 연산 소자는 임의의 1 비트 데이터를 입력 가능한 입력단을 더 포함하기 때문에, 데이터선의 출력 모두가 반전하는 오동작의 경우이더라도, 1 비트 데이터의 입력단에 입력되는 데이터와 일치하는지 여부로 메모리 장치의 오동작의 검사를 실행할 수 있다.

본 발명의 제 8 특징에 따르면, 메모리 장치를 선택하는 동작 신호가 비활성화인 경우에는, 메모리 장치가 스위치에 대하여 데이터선을 외부와 접속하지 않도록 제 2 명령을 부여하기 때문에, 버스 스위치를 별개로 마련할 필요가 없다.

본 발명의 제 9 특징에 따르면, 제 1 및 제 2 명령이 입력되는 논리합 연산 소자의 출력에 의해서 스위치가 제어되기 때문에, 스위치에 대한 명령을 일체화할 수 있다.

본 발명의 제 10 특징에 따르면, 동작 신호가 유의 상태이외의 소정의 상태에 있을 때에, 메모리 동작과는 다른 소정의 동작에 관한 신호를 제어 수단이 출력하기 때문에, 소정의 동작에 관한 신호를 부여하기 위한 입력핀을 메모리 모듈상에 새로 마련할 필요가 없고, 또한, 메모리 모듈의 접속처인 시스템 보드의 배선수를 절감할 수 있다.

본 발명의 제 11 특징에 따르면, 복수의 동작 신호의 조합중 메모리 동작에기여하지 않는 소정의 조합이 입력된 경우에, 소정의 동작에 관한 신호를 제어 수단이 출력하기 때문에, 메모리 동작에 기여하지 않는 소정의 조합을 효율적으로 이용할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

외부와 1 비트 단위로 데이터를 송수신하기 위한 적어도 하나의 데이터선이 접속된 적어도 하나의 메모리 장치와,

상기 적어도 하나의 데이터선의 각각에 대응하는 적어도 하나의 입력단을 갖는 배타적 논리합 연산 소자와,

상기 데이터선을 상기 외부 또는 대응하는 상기 배타적 논리합 연산 소자의 상기 입력단중 어느 하나와 접속하는 적어도 하나의 스위치

를 포함하되,

상기 스위치에 대하여, 검사 동작시에는 상기 데이터선을 대응하는 상기 배타적 논리합 연산 소자의 상기 입력단에 접속시키고, 메모리 동작시에는 상기 데이터선을 상기 외부에 접속시키는 제 1 명령이 인가되는

메모리 모듈.
제 1 항에 있어서,

상기 메모리 장치는 복수개이며,

상기 배타적 논리합 연산 소자는 상기 메모리 장치의 각각에 대응하여 마련되는 메모리 모듈.
메모리 장치와,

제어 수단

을 포함하되,

상기 메모리 장치에는 상기 메모리 장치를 제어하기 위한 동작 신호가 외부로부터 입력되며,

상기 동작 신호가 사전 정의된 유의 상태에 있는 때에는 상기 메모리 장치가 메모리 동작을 실행하며,

상기 제어 수단은 상기 동작 신호가 상기 유의 상태이외의 소정의 상태에 있을 때에 메모리 동작과는 다른 소정의 동작에 관한 신호를 출력하는

메모리 모듈.