JPS61292300A

JPS61292300A - オンチツプメモリテスト容易化回路

Info

Publication number: JPS61292300A
Application number: JP60132597A
Authority: JP
Inventors: Toru Furuyama; 古山　透; Takashi Osawa; 隆大澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-06-18
Filing date: 1985-06-18
Publication date: 1986-12-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、半導体集積回路装置中に設けられる記憶装
置に係わるもので、この記憶装置が正常に動作している
か否かを簡単且つ短時間に検査するためのオンチップメ
モリテスト容易化回路に関する。

〔発明の技術的背景〕

近年、半導体集積回路装置、とシわけ半導体記憶装置は
目覚ましいペースで高集積化が進んでいる。ところが、
ｌテップ上のメモリセル数、すなわち記憶情報量が増え
れば増えるほどこれらのメモリセルが正しく動作してい
るか否かを検査することが難しくなり、しかもその検査
には美大な時間金製するようになる。特に、１ビツト構
成のメモリモはこの傾向が著しい。そこで、１ビツト構
成のメモリでもあたかも多ビツト構成（Ｘ４．Ｘ８など
〕であるかの如く４ビツトあるいは８ビツトずつ検査を
行ない、テスト時間を短縮（１／４　＃　１／８　）す
るテスト容易化という手法が用いられるようになってい
る。この手法については、例えばｌ５ＳＣＣ８５Ｔｅｃ
ｈｎｉｃａｌＤｉｇｅａｔ　Ｐ、　２４０　＠Ａ　９０
　ｎＳ　Ｉ　Ｍｂ　ＤＲＡＭ　ｗｉｔｈＭｕｌｔｌ　−
Ｂｉｔ　Ｔｅ５ｔ　Ｍｏｄｅ　”に紹介されている。

〔背景技術の問題点〕

しかし、従来のテスト容易化手法は、主にウェハの状態
でチップの良否を選別する際に、テッグ内にテスト用の
余分な出力端子（パッド）を予め設けておき、この出力
端子を利用して多ピットのメモリセルの記憶情報を読み
出して検査することによりテスト時間を短縮するものが
多い。このため、組み立て後の個々の製品にはこの手法
は適用できない欠点がある。

ま九、前述した文献には、４個のメモリセルから同時に
記憶情報音読み出し、その論理積を取ってテストする方
法が提案されている。しかし、このような方法では、例
えば書き込みデータが１１”の場合、４個のメモリセル
における論理積は全て正しければ′″１”、１個のメモ
リセルにでも誤シがあれば′″０＃となって不良を検知
できるが、書き込みデータが＠Ｏ”の場合には４個のメ
モリセルからの出力が１つでも＠０”であれば論理積が
″０＃となって良品と判定されることになシ、完全な検
査が行なえない欠点がある。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされ虎もので、
その目的とするところは、組立て後の製品レベルにおｈ
ても検査が可能であシ、且つメモリセル動作の完全な検
査が短時間に行なえるオンチップメモリテスト容易化回
路を提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、同一のデータを複数個（例えば４個、８個など
）のメモリセルに書き込み、これらのメモリセルから読
み出したデータの論理積および論理和を演算し、上記論
理積と論理和との排他的論理和全書、この排他的論理和
に基づいて各メモリセルが正しく動作しているか否かを
検査するようにしている。

〔発明の実施例〕

以下、この発明の一実施例について第１図を参照して説
明する。なお、第１図ではメモリにおけるデータの流れ
のみに着目して示しておシ、アドレス関係の信号の流れ
は省略している。

データ入力端子１１に供給される書き込みデータは、入
カパッファ１２を介して入出力回路１３に供給される。

この入出力回路１３に供給された書き込みデータは、図
示しないローデコーダおよびカラムデコーダによって選
択されるメモリセルアレイ１４の中の所定のメモリセル
に書き込まれる。一方、上記メモリセルアレイ１４から
読み出されたデータは、上記入出力回路１３ｔ−介して
出力バッファ１５に読み出されるとともに、アンド回路
１６およびオア回路１７にそれぞれ供給される。上記ア
ンド回路１６、オア回路１７の出力はそれぞれエクスク
ル−シブオフ回路１８に供給される。そして、このエク
スクル−シブオア回路１８の出力あるいは上記出力バッ
ファ１５の出力が、テスト制御回路１９の出力によジオ
ン／オフ制御されるスイッチＳＷＩあるいはＳＷＥを介
してデータ出力共通端子２０から選択的に出力されるよ
うにして成る。なお、上記テスト制御回路１９は、テス
ト制御信号゛入力端子２１から供給されるテスト制御信
号によって制御される。

次に、上記のような構成において動作を説明する。まず
、通常動作時の書き込みおよび読み出し動作について説
明する。データ入力端子１１から入力された書き込みデ
ータは、入カパッファノ２を介して入出力回路１３に転
送される。入出力回路１３では、ローデコーダおよびカ
ラムデコーダによシメモリセルアレイ１４に与えられた
アドレスに応じて４個の入出力回路１３、〜１３４の中
の１個のアドレス全活性化し、この入出力回路に接続さ
れた対応番地のメモリセルに入力データを書き込む。一
方、データの読み出しの際には、４個のメモリセルの記
憶データが入出力回路１３！〜１３４に転送され、これ
らのデータが出力バッファ１５に転送される。そして、
この出力バッファ１５から選択され九アドレスに対応す
る１個のデータのみがスイッチＳＷ２を介してデータ出
力共通端子２０に出力される。この時、テスト制御信号
入力端子□２１から供給されるテスト制御信号によフチ
スト制御回路１９が制御され、このテスト制御回路１９
の出力によシスイッチＳＷＪがオフ状態、スイッチＳＷ
２がオン状態に設定されている。これによって、テスト
回路として働くアンド回路１６．オア回路１２およびエ
クスクル−シブオア回路１８はそれぞれ非動作状態、あ
るいは入出力データに影響を与えないように配慮してい
る。

一方、テストの際には、テスト制御回路１９の出力によ
シ、スイッチｓ　Ｗ　Ｊ　’６オン状態、スイッチＳＷ
２にオフ状態に設定する。そして、データ入力端子１１
からのテスト入力データが入カパッファ１２および入出
力回路１３□〜１３４′Ｉｉ−介して、４個のメモリセ
ルに（同一のテスト入力データ）書き込まれる。次に、
上記４個のメモリセルに書き込まれたテスト入力データ
が同時に読み出され、入出力回路１３１〜１３−４を介
してアンド回路１６およびオア回路１７に供給される。

上記アンド回路１６およびオア回路１２から出力される
論理積、論理和データはそれぞれ、エクスクル−シブオ
フ回路１８に供給されて論理積と論理和とが一致してい
るか否か判定される。メモリセルのデータと各回路の出
力との関係を下表−１に示す。

表　　１表−１に示すように、４個のメモリセルからの読み出し
データが全て＠１”あるいは全て＠０″の時はエクスク
ル−シブオア回路１８の出力は＠０“、読み出しデータ
に１１”と＠Ｏｍが混在する時はエクスクル−シブオア
回路１８の出力は＠１′となる。メモリセルからのデー
タに＠１＃と＠０”が混在するのはメモリセルの誤動作
を意味し、エクスクル−シブオア回路１８の出力が＠０
”であれば正常動作　＠１＃なら誤動作である。

このような構成によれば、テスト用の外部端子を設けて
いるので、組立て後の製品レベルでもテストが可能でち
ゃ、複数（４個）のメモリセルに同一のテスト入力デー
タを書き込み、これらのメモリセルから読み出したデー
タの論理積および論理和全書た後、論理積と論理和との
排他的論理和を取って論理積と論理和とが一致している
か否か調べるようにしたので、エクスクル−シブオア回
路１８の出力をモニタするだけでメモリセル動作の完全
な検査が可能である。

また、４個のメモリセルを同時に検査するので、個々の
メモリセルを１個ずつ検査するものに比べて検査時間を
短縮できる。

第２図ないし第５図はそれぞれ、この発明の他の実施例
を示している。これらの回路においては、データ出力共
通端子２０に大容量の外部負荷が接続されても充分に駆
動可能なようにしている。すなわち、第２図においては
、前記第１図におけるエクスクル−シブオア回路１８の
出力端、出力バッファ１５の出力端、およびスイッチＳ
Ｗｉ、８Ｗ２とデータ出力共通端子２０間にそれぞれイ
ンバータ２２〜２４を設けている。また、第３図に示す
回路では、スイッチＳＷ１．ＳＷ２とデータ出力共通端
子２０間にインバータ２５．２６ｆ設けている。第４図
に示す回路では、アンド回路１６に代えてナンド回路２
２を設けるとともに、出力バッファ１５の出力端および
スイッチＳＷＩ　、ＳＷ２とデータ出力共通端子２０簡
にそれぞれインバータ２８．２９を設けている。さらに
、第５図に示す回路においては、オア回路１７に代えて
ノア回路３０ｆ設けるとともに、出力パク７ア１５の出
力端およびスイッチＳＷ１．ＳＷ２とデー夛出力共通端
子２０間にそれぞれインバータ３１．３２を設けている
。

上記第２図ないし第５図に示したような構成においても
前記第１図に示した回路と同様な動作を行ない、同じ効
果が得られるのはもちろんである。

なお、上記各実施例では、４個のメモリセルに同じデー
タを書き込んで同時にテストする場合について説明した
が、他の数（例えば８個）でも良いのは言うまでもない
。また、スイッチＳＷＪ　、ＳＷｌによシエクスクルー
シプオア回路１８の出力あるいは出力バッ７アの出力を
選択して、データ出力共通端子２０から出力信号を得る
ようにしたが、各々の出力信号を得るための独立した端
子を設けても良いのはもちろんである。さらに、本発明
は単なる半導体記憶装置だけでな（、ＣＰＵチップ中に
設けられるメモリブロック等にも適用が可能である。

前述したように、この発明ではメモリセルが正しく動作
しているかどうか複数個のメモリセルを同時に検査する
ので、例えば４個のメモリセルを同時に検査すればテス
トに要する時間は約１７４とな勺、１Ｍビットのダイナ
ミックＲＡＭでも２５６にピットのダイナミックＲＡＭ
並みのテスト時間で済む。また、８個のメモリセルを同
時にテストすれば、テスト時間はおよそ１／８である。

何個のメモリセルに適用するかは任意であシ、それぞれ
のチップの設計の都合に合わせて決定すれば良い。

なお、この発明を適用するためには、アンド回路、オア
回路、エクスクル−シブオア回路、およびスイッチ等を
付加する必要があるが、これによるパターン面積の増加
や回路の複雑化は微々たるものであシ、はとんど無視で
きる。

〔発明の効果〕

以上説明したようにこの発明によれば、組立て後の製品
レベルにおいても検査が可能であシ、且つメモリセル動
作の完全な検査が短時間に行なえるオンチップメモリテ
スト容易化回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるオンチップメモリ
テスト容易化回路について説明するための図、第２図な
いし第５図はそれぞれこの発明の他の実施例について説
明するための図である。１１・・・データ入力端子、１２・・・入力バッファ、
１３・・・入出力回路、１４・・・メモリセルアレイ、
１５・・・出力バッ７ア、１６・・・アンド回路、１７
・・・オア回路、１８・・・エクスクル−シブオア回路
、１９・・・テスト制御回路、２０・・・データ出力共
通端子、２ノ・・・テスト制御信号入力端子、ＳＷｌ。ＳＷｌ・・・スイッチ。出願人代理人　弁理士　鈴　江　武　彦第１図第２図第３ＷＡフ７

Claims

【特許請求の範囲】

　記憶装置を構成する複数個のメモリセルに同一のテス
トデータを同時に書き込む手段と、これら複数個のメモ
リセルに書き込んだテストデータを同時に読み出す手段
と、上記複数個のメモリセルから読み出したテストデー
タの論理積を得る手段と、上記複数個のメモリセルから
読み出したテストデータの論理和を得る手段と、上記テ
ストデータの論理積と論理和との排他的論理和を得る手
段とを具備し、上記排他的論理和に基づいて上記テスト
データを書き込んだメモリセルが正常に動作しているか
否かを検査することを特徴とするオンチップメモリテス
ト容易化回路。