JPH08287700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08287700A JPH08287700A JP8105627A JP10562796A JPH08287700A JP H08287700 A JPH08287700 A JP H08287700A JP 8105627 A JP8105627 A JP 8105627A JP 10562796 A JP10562796 A JP 10562796A JP H08287700 A JPH08287700 A JP H08287700A
- Authority
- JP
- Japan
- Prior art keywords
- output
- test mode
- memory cells
- memory cell
- output terminals
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 複数の出力端子を有する半導体記憶装置の試
験をする際に、各出力端子に１つのコンパレータが必要
であった。 【解決手段】 異なる出力端子DQ1,DQ2,DQ3,DQ4 に対応
したメモリセル間で，記憶されたデータR0a 〜R3a を縮
退して１ビットのテスト結果データQ2として出力する。
験をする際に、各出力端子に１つのコンパレータが必要
であった。 【解決手段】 異なる出力端子DQ1,DQ2,DQ3,DQ4 に対応
したメモリセル間で，記憶されたデータR0a 〜R3a を縮
退して１ビットのテスト結果データQ2として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に複数のメモリセルの機能テストを同時に行うこ
とのできる半導体記憶装置に関するものである。
り、特に複数のメモリセルの機能テストを同時に行うこ
とのできる半導体記憶装置に関するものである。
【０００２】
【従来の技術】図５は従来の複数の並列データ入出力を
持つダイナミック型半導体記憶装置の主に出力回路（読
み出し回路）の電気的構成を示す概略ブロック系統図で
ある。図５において、メモリセルアレイ１は例えば２次
元に配列された複数のメモリセルからなるものである。
また、同図においてメモリセルアレイ１に含まれる複数
のメモリセルの中から４個のメモリセルが選択され、そ
れぞれの記憶内容に応じた信号IO0,/IO0,IO1,/IO1,IO2,
/IO2,IO3,/IO3 （「/ 」が付くものは相補の関係にある
ことを示す）がプリアンプおよびライトバッファ２〜５
に出力され、このプリアンプおよびライトバッファ２〜
５はそれぞれメモリセルアレイ１から読み出された信号
IO0,/IO0,IO1,/IO1,IO2,/IO2,IO3,/IO3 に基づき信号RD
0 〜RD3 を出力する。
持つダイナミック型半導体記憶装置の主に出力回路（読
み出し回路）の電気的構成を示す概略ブロック系統図で
ある。図５において、メモリセルアレイ１は例えば２次
元に配列された複数のメモリセルからなるものである。
また、同図においてメモリセルアレイ１に含まれる複数
のメモリセルの中から４個のメモリセルが選択され、そ
れぞれの記憶内容に応じた信号IO0,/IO0,IO1,/IO1,IO2,
/IO2,IO3,/IO3 （「/ 」が付くものは相補の関係にある
ことを示す）がプリアンプおよびライトバッファ２〜５
に出力され、このプリアンプおよびライトバッファ２〜
５はそれぞれメモリセルアレイ１から読み出された信号
IO0,/IO0,IO1,/IO1,IO2,/IO2,IO3,/IO3 に基づき信号RD
0 〜RD3 を出力する。
【０００３】プリアンプおよびライトバッファ２〜５の
プリアンプから出力された信号RD0〜RD3 は、それぞれ
４つの入力バッファおよび出力バッファ（以下単に「バ
ッファ」という）６〜９の入力端子に与えられる。これ
らの入力信号RD0 〜RD3 はバッファ６〜９で増幅された
後、外部出力信号として外部入出力端子DQ0 〜DQ3 に与
えられる。
プリアンプから出力された信号RD0〜RD3 は、それぞれ
４つの入力バッファおよび出力バッファ（以下単に「バ
ッファ」という）６〜９の入力端子に与えられる。これ
らの入力信号RD0 〜RD3 はバッファ６〜９で増幅された
後、外部出力信号として外部入出力端子DQ0 〜DQ3 に与
えられる。
【０００４】次に、図５の装置の機能テスト時の動作の
概要について説明する。一般に従来の半導体記憶装置に
おいては、半導体記憶装置をパッケージに入れる前のウ
ェハ状態でメモリセルの機能テストを行っている。この
機能テストはメモリ試験装置（図示せず）と半導体記憶
装置との間の信号のやり取りによって実行される。たと
えば、最初に半導体記憶装置を構成するすべてのメモリ
セルにメモリ試験装置によって一定の論理値、たとえば
「０」を書き込む。次に、メモリセルの記憶内容を１ビ
ットずつ読み出し、あらかじめ書き込まれている論理値
と一致するか否かを調べることによって当該メモリセル
が正常に機能しているか否かを判定する。
概要について説明する。一般に従来の半導体記憶装置に
おいては、半導体記憶装置をパッケージに入れる前のウ
ェハ状態でメモリセルの機能テストを行っている。この
機能テストはメモリ試験装置（図示せず）と半導体記憶
装置との間の信号のやり取りによって実行される。たと
えば、最初に半導体記憶装置を構成するすべてのメモリ
セルにメモリ試験装置によって一定の論理値、たとえば
「０」を書き込む。次に、メモリセルの記憶内容を１ビ
ットずつ読み出し、あらかじめ書き込まれている論理値
と一致するか否かを調べることによって当該メモリセル
が正常に機能しているか否かを判定する。
【０００５】以上のテスト動作を図５を参照して説明す
る。図５において、メモリセルアレイ１を構成するすべ
てのメモリセルにはメモリ試験装置によってあらかじめ
「０」が書き込まれているものとする。これらのメモリ
セルの中から４ビットのメモリセルが選択され、それぞ
れ保持している論理値、すなわち「０」がプリアンプお
よびライトバッファ２〜５に読み出される。
る。図５において、メモリセルアレイ１を構成するすべ
てのメモリセルにはメモリ試験装置によってあらかじめ
「０」が書き込まれているものとする。これらのメモリ
セルの中から４ビットのメモリセルが選択され、それぞ
れ保持している論理値、すなわち「０」がプリアンプお
よびライトバッファ２〜５に読み出される。
【０００６】プリアンプおよびライトバッファ２〜５は
それぞれメモリセルアレイから読み出した論理データIO
0,/IO0,IO1,/IO1,IO2,/IO2,IO3,/IO3 を信号RD0 〜RD3
として出力する。信号RD0 〜RD3 はそれぞれ４つのバッ
ファ６〜９の入力端子に並列に与えられる。これらの入
力信号RD0 〜RD3 はバッファ６〜９で増幅された後、外
部出力信号として外部入出力端子DQ0 〜DQ3 に並列に与
えられる。
それぞれメモリセルアレイから読み出した論理データIO
0,/IO0,IO1,/IO1,IO2,/IO2,IO3,/IO3 を信号RD0 〜RD3
として出力する。信号RD0 〜RD3 はそれぞれ４つのバッ
ファ６〜９の入力端子に並列に与えられる。これらの入
力信号RD0 〜RD3 はバッファ６〜９で増幅された後、外
部出力信号として外部入出力端子DQ0 〜DQ3 に並列に与
えられる。
【０００７】このようにして、メモリセルに書き込まれ
た機能テストのための論理データは４つの外部入出力端
子DQ0 〜DQ3 より並列に出力されるので、メモリ試験装
置にはコンパレータが４つ必要になる。
た機能テストのための論理データは４つの外部入出力端
子DQ0 〜DQ3 より並列に出力されるので、メモリ試験装
置にはコンパレータが４つ必要になる。
【０００８】
【発明が解決しようとする課題】従来の複数の外部入出
力端子を持つ半導体記憶装置においては、上述したよう
に外部入出力端子の数だけコンパレータが必要であり、
同時に機能テストができる半導体記憶装置の数がコンパ
レータの数／外部入出力端子数になり、少なくなってし
まうという問題があった。
力端子を持つ半導体記憶装置においては、上述したよう
に外部入出力端子の数だけコンパレータが必要であり、
同時に機能テストができる半導体記憶装置の数がコンパ
レータの数／外部入出力端子数になり、少なくなってし
まうという問題があった。
【０００９】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、複数の外部入出力
端子を持つ半導体記憶装置の機能テストを１つのコンパ
レータにより行うことができ、同時に機能テストをする
半導体記憶装置の数を増加させることができる半導体記
憶装置を提供することにある。
のであり、その目的とするところは、複数の外部入出力
端子を持つ半導体記憶装置の機能テストを１つのコンパ
レータにより行うことができ、同時に機能テストをする
半導体記憶装置の数を増加させることができる半導体記
憶装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数の出力端子と、各出力端子にそれぞれが
対応する複数のメモリセルを有するメモリセルアレイ
と、通常動作時は各出力端子に対応するメモリセルから
それぞれ１個のメモリセルに記憶された各データを対応
した各出力端子に出力し、テスト時は各出力端子に対応
するメモリセルそれぞれの各所定のメモリセルに記憶さ
れているデータに基づき、これらのデータの一致、不一
致に応じてハイインピーダンスまたは所定のレベルとな
る１ビットのテスト結果データを複数の出力端子のうち
の所定の出力端子に出力する出力手段を備えるものであ
る。
憶装置は、複数の出力端子と、各出力端子にそれぞれが
対応する複数のメモリセルを有するメモリセルアレイ
と、通常動作時は各出力端子に対応するメモリセルから
それぞれ１個のメモリセルに記憶された各データを対応
した各出力端子に出力し、テスト時は各出力端子に対応
するメモリセルそれぞれの各所定のメモリセルに記憶さ
れているデータに基づき、これらのデータの一致、不一
致に応じてハイインピーダンスまたは所定のレベルとな
る１ビットのテスト結果データを複数の出力端子のうち
の所定の出力端子に出力する出力手段を備えるものであ
る。
【００１１】
【発明の実施の形態】図１は、本発明に係る半導体記憶
装置の一実施の形態を示す概略ブロック系統図である。
まず、データ出力の場合について説明する。プリアンプ
およびライトバッファ２〜５から出力された信号R0a 〜
R3a はテストモード回路10に入力される。テストモード
回路10の内部を図２の(a) および(b) 、図３の(a) およ
び(b)に示す。この図２の(a) および(b) 、図３の(a)
および(b) の回路は出力手段を構成する。
装置の一実施の形態を示す概略ブロック系統図である。
まず、データ出力の場合について説明する。プリアンプ
およびライトバッファ２〜５から出力された信号R0a 〜
R3a はテストモード回路10に入力される。テストモード
回路10の内部を図２の(a) および(b) 、図３の(a) およ
び(b)に示す。この図２の(a) および(b) 、図３の(a)
および(b) の回路は出力手段を構成する。
【００１２】図２に示された回路ではテストモード用信
号RTH,RTL が発生される。このため、信号R0a 〜R3a を
入力とするアンドゲート12およびノアゲート13が設けら
れている。信号R0a 〜R3a がすべて「１」の場合は、RT
H は「Ｈ」、RTL は「Ｌ」となり、図３の(a) に示す信
号Q2は「Ｈ」となる。また、信号R0a 〜R3a がすべて
「０」の場合は、RTH は「Ｌ」、RTL は「Ｈ」となり、
信号Q2は「Ｌ」となる。さらに、信号R0a 〜R3a が上記
以外のときは、RTH は「Ｌ」、RTL は「Ｌ」となり、信
号Q2はハイインピーダンスとなる。
号RTH,RTL が発生される。このため、信号R0a 〜R3a を
入力とするアンドゲート12およびノアゲート13が設けら
れている。信号R0a 〜R3a がすべて「１」の場合は、RT
H は「Ｈ」、RTL は「Ｌ」となり、図３の(a) に示す信
号Q2は「Ｈ」となる。また、信号R0a 〜R3a がすべて
「０」の場合は、RTH は「Ｌ」、RTL は「Ｈ」となり、
信号Q2は「Ｌ」となる。さらに、信号R0a 〜R3a が上記
以外のときは、RTH は「Ｌ」、RTL は「Ｌ」となり、信
号Q2はハイインピーダンスとなる。
【００１３】図３において、信号TEは外部のメモリ試験
装置（図示せず）からの信号であり、機能テスト時にハ
イレベルとなるテストモード切り換え信号である。ま
た、信号/TE はテストモード切り換え信号TEを反転した
信号である。図３の(a) において、トランジスタ15a,15
b はテストモード切り換え信号TEが「Ｌ」のとき導通
し、トランジスタ16,17 はテストモード切り換え信号TE
が「Ｈ」のとき導通する。インバータ14はプリアンプお
よびライトバッファ４より出力された信号R2a を入力
し、反転信号/R2aを出力する。
装置（図示せず）からの信号であり、機能テスト時にハ
イレベルとなるテストモード切り換え信号である。ま
た、信号/TE はテストモード切り換え信号TEを反転した
信号である。図３の(a) において、トランジスタ15a,15
b はテストモード切り換え信号TEが「Ｌ」のとき導通
し、トランジスタ16,17 はテストモード切り換え信号TE
が「Ｈ」のとき導通する。インバータ14はプリアンプお
よびライトバッファ４より出力された信号R2a を入力
し、反転信号/R2aを出力する。
【００１４】図３の(b) において、インバータ18はプリ
アンプおよびライトバッファ2,3,5からの出力信号R0a,R
1a,R3a を入力し、反転信号/R0a,/R1a,/R3aを出力す
る。２入力ノアゲート19の１入力はテストモード切り換
え信号TEであり、他の１入力は/R0a,/R1a,/R3aであリ、
ノアゲート19は信号R0,R1,R3を出力し、インバータ２０
により／Ｒ０，／Ｒ１，／Ｒ３ を出力する。
アンプおよびライトバッファ2,3,5からの出力信号R0a,R
1a,R3a を入力し、反転信号/R0a,/R1a,/R3aを出力す
る。２入力ノアゲート19の１入力はテストモード切り換
え信号TEであり、他の１入力は/R0a,/R1a,/R3aであリ、
ノアゲート19は信号R0,R1,R3を出力し、インバータ２０
により／Ｒ０，／Ｒ１，／Ｒ３ を出力する。
【００１５】図３の(a) および(b) の回路動作について
説明する。トランジスタ15a,15b によりプリアンプおよ
びライトバッファ４からの信号R2a はテストモード時に
しゃ断され、かわりにトランジスタ16,17 の導通により
テストモード用信号RTH,RTLがそれぞれ信号R2,/R2とな
る。この信号R2,/R2はバッファ23に入力されてバッファ
23で増幅され、外部出力信号Q2として外部入出力端子DQ
3 に与えられる。
説明する。トランジスタ15a,15b によりプリアンプおよ
びライトバッファ４からの信号R2a はテストモード時に
しゃ断され、かわりにトランジスタ16,17 の導通により
テストモード用信号RTH,RTLがそれぞれ信号R2,/R2とな
る。この信号R2,/R2はバッファ23に入力されてバッファ
23で増幅され、外部出力信号Q2として外部入出力端子DQ
3 に与えられる。
【００１６】図３の(b) において、テストモード時すな
わちテストモード切り換え信号TEがハイレベルのとき、
信号R0a,R1a,R3a はそれぞれノアゲート19によりしゃ断
され、信号R0,R1,R3はすべて「Ｌ」となる。通常動作の
とき、すなわちテストモード切り換え信号/TE がハイレ
ベルのとき、ノアゲート19は導通状態となり信号R0a,R
1a,R3a はそれぞれ信号R0,R1,R3となる。すなわち、テ
ストモード時、外部入出力端子DQ1,DQ2,DQ4 の信号Q0,Q
1,Q3は、プリアンプおよびライトバッファからの出力信
号R0a,R1a,R3a に無関係に「Ｌ」レベルとなる。
わちテストモード切り換え信号TEがハイレベルのとき、
信号R0a,R1a,R3a はそれぞれノアゲート19によりしゃ断
され、信号R0,R1,R3はすべて「Ｌ」となる。通常動作の
とき、すなわちテストモード切り換え信号/TE がハイレ
ベルのとき、ノアゲート19は導通状態となり信号R0a,R
1a,R3a はそれぞれ信号R0,R1,R3となる。すなわち、テ
ストモード時、外部入出力端子DQ1,DQ2,DQ4 の信号Q0,Q
1,Q3は、プリアンプおよびライトバッファからの出力信
号R0a,R1a,R3a に無関係に「Ｌ」レベルとなる。
【００１７】次に、データ入力の場合について図１およ
び図４を用いて説明する。図４はテストモード回路11の
内部を示す回路図であり、入力手段を示すものである。
第１図において、外部入出力端子DQ1 〜DQ4 からの入力
テストモード時、端子DQ2 より「Ｈ」または「Ｌ」を入
力すると、図４に示すようにトランジスタ28,29,30によ
り信号W0a 〜W3a がすべて「Ｈ」または「Ｌ」となる。
このとき、他の外部入出力端子DQ1,DQ3,DQ4 はトランジ
スタ25,26,27により半導体記憶装置としゃ断される。テ
ストモード時、テストモード回路11からの出力信号W0a
〜W3a は、バッファ21,22,23,24 、プリアンプおよびラ
イトバッファ2,3,4,5 のライトバッファ（図１）によ
り、メモリセルアレイ１に同一レベルの信号「Ｈ」また
は「Ｌ」として書き込まれる。
び図４を用いて説明する。図４はテストモード回路11の
内部を示す回路図であり、入力手段を示すものである。
第１図において、外部入出力端子DQ1 〜DQ4 からの入力
テストモード時、端子DQ2 より「Ｈ」または「Ｌ」を入
力すると、図４に示すようにトランジスタ28,29,30によ
り信号W0a 〜W3a がすべて「Ｈ」または「Ｌ」となる。
このとき、他の外部入出力端子DQ1,DQ3,DQ4 はトランジ
スタ25,26,27により半導体記憶装置としゃ断される。テ
ストモード時、テストモード回路11からの出力信号W0a
〜W3a は、バッファ21,22,23,24 、プリアンプおよびラ
イトバッファ2,3,4,5 のライトバッファ（図１）によ
り、メモリセルアレイ１に同一レベルの信号「Ｈ」また
は「Ｌ」として書き込まれる。
【００１８】上述したように、４ビットのメモリセルの
記憶内容を１つの出力信号にまとめることによって、外
部入出力端子DQ3 から出力された論理データが４ビット
のメモリセルのすべてに記憶されているものと判断する
ことができ、その論理データ値がテストモード時に端子
DQ2 よりメモリセルにあらかじめ書き込んだ論理データ
値と等しければ、４ビットのメモリセルはすべて正しく
機能していると考えることができる。また、論理データ
が出力されないとき、すなわち外部入出力端子DQ3 がハ
イインピーダンス状態のときには、４ビットのメモリセ
ルの中に「Ｌ」を記憶しているメモリセルと「Ｈ」を記
憶しているメモリセルとが含まれており、少なくとも１
つのメモリセルが不良であることがわかる。
記憶内容を１つの出力信号にまとめることによって、外
部入出力端子DQ3 から出力された論理データが４ビット
のメモリセルのすべてに記憶されているものと判断する
ことができ、その論理データ値がテストモード時に端子
DQ2 よりメモリセルにあらかじめ書き込んだ論理データ
値と等しければ、４ビットのメモリセルはすべて正しく
機能していると考えることができる。また、論理データ
が出力されないとき、すなわち外部入出力端子DQ3 がハ
イインピーダンス状態のときには、４ビットのメモリセ
ルの中に「Ｌ」を記憶しているメモリセルと「Ｈ」を記
憶しているメモリセルとが含まれており、少なくとも１
つのメモリセルが不良であることがわかる。
【００１９】したがって、複数の外部入出力端子を持つ
半導体記憶装置でも、テストモード時、１つの外部入出
力端子DQ3 を観察していれば、メモリセルの良否を判定
できるので、コンパレータは１つしか必要でない。これ
により多くの半導体記憶装置を同時にテストすることが
できる。
半導体記憶装置でも、テストモード時、１つの外部入出
力端子DQ3 を観察していれば、メモリセルの良否を判定
できるので、コンパレータは１つしか必要でない。これ
により多くの半導体記憶装置を同時にテストすることが
できる。
【００２０】なお、上記実施の形態において、テストモ
ード切り換え信号TEの入力端子を示さなかったが、テス
トモード時に使われていない外部入出力端子DQ1 または
DQ4を使用してもよい。
ード切り換え信号TEの入力端子を示さなかったが、テス
トモード時に使われていない外部入出力端子DQ1 または
DQ4を使用してもよい。
【００２１】
【発明の効果】以上説明したように本発明は、複数の出
力端子を備える半導体記憶装置において、異なる出力端
子に対応した各所定のメモリセルに記憶されたデータの
一致、不一致に応じてフローティングまたは所定のレベ
ルとなる１ビットのテスト結果として複数の出力端子の
うちの所定の出力端子に出力するので、複数の出力端子
のすべてにそれぞれ対応したメモリセルのテスト結果を
出力するものに比べてテストのためのコンパレータの数
が少なくて済む。
力端子を備える半導体記憶装置において、異なる出力端
子に対応した各所定のメモリセルに記憶されたデータの
一致、不一致に応じてフローティングまたは所定のレベ
ルとなる１ビットのテスト結果として複数の出力端子の
うちの所定の出力端子に出力するので、複数の出力端子
のすべてにそれぞれ対応したメモリセルのテスト結果を
出力するものに比べてテストのためのコンパレータの数
が少なくて済む。
【図１】 本発明に係る半導体記憶装置の一実施の形態
を示す概略ブロック系統図である。
を示す概略ブロック系統図である。
【図２】 本発明のテストモード回路の内部を示す回路
図である。
図である。
【図３】 本発明のテストモード回路の内部を示す回路
図である。
図である。
【図４】 本発明のテストモード回路の内部を示す回路
図である。
図である。
【図５】 従来の半導体記憶装置を示す概略ブロック系
統図である。
統図である。
１ メモリセルアレイ、 ２〜５ プリアンプおよび
ライトバッファ 10,11 テストモード回路、 21〜24 入力バッファ
および出力バッファ DQ1 〜DQ4 外部入出力端子
ライトバッファ 10,11 テストモード回路、 21〜24 入力バッファ
および出力バッファ DQ1 〜DQ4 外部入出力端子
フロントページの続き (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮武 秀司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 山▲さき▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (3)
- 【請求項１】 複数の出力端子、 前記複数の出力端子の各出力端子にそれぞれが対応する
複数のメモリセルを有するメモリセルアレイ、および通
常動作時は、各出力端子に対応するメモリセルからそれ
ぞれ１個のメモリセルに記憶された各データを対応した
各出力端子に出力し、テスト時は各出力端子に対応する
メモリセルそれぞれの各所定のメモリセルに記憶されて
いるデータに基づき、これらのデータの一致、不一致に
応じてハイインピーダンスまたは所定のレベルとなる１
ビットのテスト結果データを前記複数の出力端子のうち
の所定の出力端子に出力する出力手段を備える半導体記
憶装置。 - 【請求項２】 出力手段は、１ビットのテスト結果デー
タを１つの出力端子のみに出力する特許請求の範囲第１
項記載の半導体記憶装置。 - 【請求項３】 複数の出力端子のうちの所定の出力端子
と異なる残りの出力端子は、テスト時に所定電位にされ
る特許請求の範囲第１項または第２項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105627A JPH08287700A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105627A JPH08287700A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023935A Division JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08287700A true JPH08287700A (ja) | 1996-11-01 |
Family
ID=14412725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105627A Pending JPH08287700A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08287700A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292300A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
-
1996
- 1996-04-25 JP JP8105627A patent/JPH08287700A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292300A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
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