KR101552939B1 - 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법 - Google Patents

메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법 Download PDF

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Abstract

메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법이 개시된다. 상기 반도체 장치는 데이터가 인가되는 복수의 단자들, 대응하는 단자에서 출력하는 데이터를 수신하여 대응하는 메모리 셀로 출력하는 복수의 버퍼들 및 상기 복수의 버퍼들을 제어하는 복수의 제어 신호들을 발생하여 출력하는 제어부를 구비할 수 있고, 상기 각각의 버퍼는 상기 복수의 단자들에 동일한 데이터를 인가하여 대응하는 메모리 셀의 불량을 테스트하는 테스트 모드에서, 대응하는 제어 신호에 응답하여 상기 수신된 데이터의 논리 상태를 변경하거나 변경함이 없이 출력할 수 있다.

Description

메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법{Semiconductor device for testing memory cells and test method}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀을 테스트하는 방법 중 하나로서 상기 메모리 셀에 데이터를 라이트하고 상기 라이트한 데이터를 리드하여, 상기 라이트한 데이터와 상기 리드한 데이터가 동일한 것이지 판단함으로서 상기 메모리 셀의 정상 동작 여부를 판단하는 방법이 있다. 이 경우, 테스트 효율을 높이기 위하여 복수의 메모리 셀들에 동일한 데이터를 라이트하여 테스트를 수행함으로서 동시에 복수의 메모리 셀을 테스트할 수도 있다.
본 발명이 해결하고자 하는 과제는 복수의 메모리 셀들에 동일한 데이터를 라이트하여 테스트를 수행하는 경우, 데이터 전송 라인들 간의 단락 여부를 검출하여 정확하게 테스트를 수행할 수 있는 테스트 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 테스트 방법을 이용하여 테스트를 수행하기 위한 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 방법은 복수의 메모리 셀들을 테스트하는 테스트 방법에 있어서, 복수의 단자들에 동일한 데이터를 인가하는 단계, 복수의 제어 신호들을 발생하는 단계, 대응하는 제어 신호에 응답하여 각각의 단자에서 출력하는 데이터의 논리 상태를 변경하거나 변경함이 없이 각각의 단자에 대응하는 메모리 셀에 라이트하는 단계 및 상기 메모리 셀에 라이트된 데이터를 리드하여 불량 여부를 검출하는 단계를 구비할 수 있다.
상기 라이트하는 단계는 상기 단자들 중 제 1 단자와 대응하는 메모리 셀 사이의 데이터 전송 라인 및 상기 단자들 중 제 2 단자와 대응하는 메모리 셀 사이의 데이터 전송 라인의 단락 여부를 판단하는 경우, 대응하는 제어 신호에 응답하여 상기 제 1 단자에서 출력하는 데이터의 논리 상태를 변경하여 대응하는 메모리 셀에 라이트하고 대응하는 제어 신호에 응답하여 상기 제 2 단자에서 출력하는 데이터의 논리 상태를 변경함이 없이 대응하는 메모리 셀에 라이트하는 단계를 구비할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 데이터가 인가되는 복수의 단자들, 대응하는 단자에서 출력하는 데이터를 수신하여 대응하는 메모리 셀로 출력하는 복수의 버퍼들 및 상기 복수의 버퍼들을 제어하는 복수의 제어 신호들을 발생하여 출력하는 제어부를 구비할 수 있고, 상기 각각의 버퍼는 상기 복수의 단자들에 동일한 데이터를 인가하여 대응하는 메모리 셀의 불량을 테스트하는 테스트 모드에서, 대응하는 제어 신호에 응답하여 상기 수신된 데이터의 논리 상태를 변경하거나 변경함이 없이 출력할 수 있다.
상기 제어부는 상기 테스트 모드에서, 상기 버퍼들 중 제 1 버퍼와 대응하는 메모리 셀 사이의 데이터 전송 라인 및 상기 버퍼들 중 제 2 버퍼와 대응하는 메모리 셀 사이의 데이터 전송 라인의 단락 여부를 판단하는 경우, 상기 제 1 버퍼는 상기 수신된 데이터의 논리 상태를 변경하여 출력하고 상기 제 2 버퍼는 상기 수신된 데이터의 논리 상태를 변경함이 없이 출력하도록 상기 제어 신호들을 발생할 수 있다.
상기 반도체 장치는 상기 각각의 버퍼와 대응하는 메모리 셀 사이에 연결되고 상기 버퍼에서 출력하는 데이터를 래치하여 출력하는 복수의 래치부들을 더 구비할 수 있다.
본 발명에 따른 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법은 복수의 메모리 셀들에 동일한 데이터를 라이트하여 테스트를 수행하는 경우, 데이 터 전송 라인들 간의 단락 여부를 검출할 수 있으므로 테스트를 정확하게 빠르게 수행할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 테스터(110)와 단자들(DQ0, DQ1, ... , DQ15)의 연결 관계를 도시한 도면이다.
도 1을 참조하여 4개의 채널(CH_0, CH_1, CH_2, CH_3)에 16개의 단자들(DQ0, DQ1, ... , DQ15)이 연결되는 경우를 설명한다. 단자들(DQ0, DQ1, ... , DQ15)은 데이터가 인가되는 데이터 입출력 핀들일 수 있다. 예를 들어, 단자들(DQ0, DQ1, ... , DQ15)은 DQ 핀들 또는 DQS 핀들일 수 있다. 다만, 본 발명이 DQ 핀들 또는 DQS 핀들에 한정되는 것은 아니다.
도 1에서는 각각의 채널에 4개의 단자들이 연결되는 경우에 대하여 도시하고 있다. 즉, 채널(CH_0)에는 단자들(DQ0, DQ4, DQ8, DQ12)이 병합되어 연결되고, 채널(CH_1)에는 단자들(DQ1, DQ5, DQ9, DQ13)이 병합되어 연결된다. 또한, 채널(CH_2)에는 단자들(DQ2, DQ6, DQ10, DQ14)이 병합되어 연결되고, 채널(CH_3)에는 단자들(DQ3, DQ7, DQ11, DQ15)이 병합되어 연결된다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 다른 개수의 단자들이 병합되어 하나의 채널에 연결되는 경우에도 본 발명과 동일한 효과를 얻을 수 있다.
이하에서는 설명의 편의상 제 1 내지 제 4 단자들(DQ0, DQ4, DQ8, DQ12)에 동일한 데이터를 인가하여 메모리 셀의 불량을 테스트하는 경우에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치(200)의 블록도이다.
도 2를 참조하면, 반도체 장치(200)는 제 1 내지 제 4 단자(DQ0, DQ4, DQ8, DQ12), 제 1 내지 제 4 버퍼(BUF_0, BUF_4, BUF_8, BUF_12), 제 1 내지 제 4 래치부(LATCH_0, LATCH_4, LATCH_8, LATCH_12), 제 1 내지 제 4 메모리 셀(C0, C4, C8, C12) 및 제어부(250)를 구비할 수 있다.
이하에서는 제 1 내지 제 4 단자(DQ0, DQ4, DQ8, DQ12)에 동일한 데이터(DATA)를 인가하여 메모리 셀들의 불량을 검출하는 테스트 모드인 경우, 반도체 장치(200)의 동작에 대하여 설명한다.
제어부(250)는 제 1 내지 제 4 제어 신호(CON_1, CON_2, CON_3, CON_4)를 발생하여 대응하는 버퍼로 출력한다. 제어부(250)는 MRS(Mode Register Set) 신호에 응답하여 제 1 내지 제 4 제어 신호(CON_1, CON_2, CON_3, CON_4)를 발생할 수 있다. 도 1의 실시예에서는 4 개의 단자에 동일한 데이터가 인가되므로 제어부(250)는 4 개의 제어 신호를 발생하고 있으나, 만약 n 개(n은 자연수)의 단자에 동일한 데이터를 인가하여 테스트를 수행하는 경우에는 n 개의 제어 신호를 발생하여 각각 대응하는 버퍼로 출력한다.
제 1 내지 제 4 버퍼(BUF_0, BUF_4, BUF_8, BUF_12)는 대응하는 제어 신호에 응답하여 대응하는 단자에서 수신된 데이터를 대응하는 메모리 셀로 출력한다. 즉, 제 1 버퍼(BUF_0)는 제 1 제어 신호(CON_1)에 응답하여 제 1 단자(DQ0)에서 출력하는 데이터를 수신하여 제 1 메모리 셀(C0)로 출력하고, 제 2 버퍼(BUF_4)는 제 2 제어 신호(CON_2)에 응답하여 제 2 단자(DQ4)에서 출력하는 데이터를 수신하여 제 2 메모리 셀(C4)로 출력한다. 마찬가지로, 제 3 버퍼(BUF_8)는 제 3 제어 신호(CON_3)에 응답하여 제 3 단자(DQ8)에서 출력하는 데이터를 수신하여 제 3 메모리 셀(C8)로 출력하고, 제 4 버퍼(BUF_12)는 제 4 제어 신호(CON_4)에 응답하여 제 4 단자(DQ12)에서 출력하는 데이터를 수신하여 제 4 메모리 셀(C12)로 출력한다.
상기 테스트 모드에서, 상기 각각의 버퍼는 대응하는 제어 신호에 응답하여 상기 수신된 데이터의 논리 상태를 변경하거나 변경함이 없이 출력할 수 있다. 상기 각각의 버퍼가 상기 수신된 데이터의 논리 상태를 변경하거나 변경하지 않는 경우에 대하여는 도 3 및 도 4를 참조하여 보다 상세하게 설명한다.
상기 각각의 버퍼의 출력 신호는 상기 래치부를 통하여 대응하는 메모리 셀로 인가될 수 있다. 상기 래치부는 상기 대응하는 버퍼의 출력 신호를 래치하여 출력한다. 즉, 제 1 래치부(LATCH_0)는 제 1 버퍼(BUF_0)의 출력 신호를 래치하여 제 1 메모리 셀(C0)로 출력하고, 제 2 래치부(LATCH_4)는 제 2 버퍼(BUF_4)의 출력 신호를 래치하여 제 2 메모리 셀(C4)로 출력한다. 마찬가지로, 제 3 래치부(LATCH_8)는 제 3 버퍼(BUF_8)의 출력 신호를 래치하여 제 3 메모리 셀(C8)로 출력하고, 제 4 래치부(LATCH_12)는 제 4 버퍼(BUF_12)의 출력 신호를 래치하여 제 4 메모리 셀(C12)로 출력한다.
도 3은 본 발명의 일 실시예에 따른 테스트 방법의 흐름도이다.
도 3을 참조하면, 복수의 단자들에 동일한 데이터가 인가되고(310), 복수의 제어 신호들이 발생된다(S320). 상기 각각의 단자에 인가된 데이터는 대응하는 제어 신호에 응답하여 논리 상태가 변경되거나 논리 상태가 변경됨이 없이 대응하는 메모리 셀에 라이트된다(S330). 상기 메모리 셀에 라이트된 데이터를 리드하여 상기 메모리 셀의 불량을 검출한다(S340).
이하에서는 도 2 및 도 3을 참조하여 상기 테스트 방법을 보다 상세하게 설명한다. 예를 들어, 제 1 내지 제 4 단자(DQ0, DQ4, DQ8, DQ12)에 공통적으로 인가되는 데이터(DATA)는 논리 하이 상태이고, 제 1 버퍼(BUF_0)와 제 1 메모리 셀(C0) 사이의 데이터 전송 라인 및 제 2 버퍼(BUF_4)와 제 2 메모리 셀(C4) 사이의 데이터 전송 라인이 단락되어 있다고 가정하자.
제어부(250)가 동작하지 않는 경우, 제 1 버퍼(BUF_0)와 제 1 메모리 셀(C0) 사이의 데이터 전송 라인 및 제 2 버퍼(BUF_4)와 제 2 메모리 셀(C4) 사이의 데이터 전송 라인이 단락되어 있으므로, 제 1 내지 제 4 메모리 셀(C0, C4, C8, C12)에 모두 논리 하이 상태의 데이터가 저장된다. 따라서, 제 1 메모리 셀(C0) 또는 제 2 메모리 셀(C4)에 불량이 있는 경우에도 논리 하이 상태의 데이터가 제 1 메모리 셀(C0) 및 제 2 메모리 셀(C4)에 저장되어 있으므로 상기 메모리 셀들의 불량 여부를 판단할 수 없다.
본 발명의 일 실시예에 따를 경우 상기와 같이 데이터 전송 라인들 간에 단락이 있는지 여부를 검출할 수 있다. 상기 예에서 제어부(250)는 제 2 논리 상태인 제 1 제어 신호(CON_1) 및 제 1 논리 상태인 제 2 내지 제 4 제어 신호(CON_2, CON_3, CON_4)를 발생할 수 있다. 이하에서 제 1 논리 상태는 논리 하이 상태를 의미하고 제 2 논리 상태는 논리 로우 상태를 의미한다. 제 1 버퍼(BUF_0)는 제 1 논리 상태의 제 1 제어 신호(CON_1)에 응답하여 수신된 데이터의 논리 상태를 변경하여 출력하고, 제 2 논리 상태의 제 1 제어 신호(CON_1)에 응답하여 수신된 데이터의 논리 상태를 변경하지 않고 출력할 수 있다. 제 2 버퍼(BUF_4)는 제 1 논리 상태의 제 2 제어 신호(CON_2)에 응답하여 수신된 데이터의 논리 상태를 변경하여 출력하고, 제 2 논리 상태의 제 2 제어 신호(CON_2)에 응답하여 수신된 데이터의 논리 상태를 변경하지 않고 출력할 수 있다. 제 3 버퍼(BUF_8)는 제 1 논리 상태의 제 3 제어 신호(CON_3)에 응답하여 수신된 데이터의 논리 상태를 변경하여 출력하고, 제 2 논리 상태의 제 3 제어 신호(CON_3)에 응답하여 수신된 데이터의 논리 상태를 변경하지 않고 출력할 수 있다. 제 4 버퍼(BUF_12)는 제 1 논리 상태의 제 4 제어 신호(CON_4)에 응답하여 수신된 데이터의 논리 상태를 변경하여 출력하고, 제 2 논리 상태의 제 4 제어 신호(CON_4)에 응답하여 수신된 데이터의 논리 상태를 변경하지 않고 출력할 수 있다.
그러므로, 제 1 버퍼(BUF_0)는 제 2 논리 상태인 제 1 제어 신호(CON_1)에 응답하여 논리 하이 상태의 데이터를 출력한다. 제 2 내지 제 4 버퍼(BUF_4, BUF_8, BUF_12)는 각각 제 1 논리 상태인 제 2 내지 제 4 제어 신호(CON_2, CON_3, CON_4)에 응답하여 논리 로우 상태의 데이터를 출력한다. 그러나, 제 1 버퍼(BUF_0)와 제 1 메모리 셀(C0) 사이의 데이터 전송 라인 및 제 2 버퍼(BUF_4)와 제 2 메모리 셀(C4) 사이의 데이터 전송 라인이 단락되어 있으므로, 제 1 및 제 2 메모리 셀(C0, C4)에는 논리 하이 상태의 데이터가 저장되고, 제 3 및 제 4 메모리 셀(C8, C12)에는 논리 로우 상태의 데이터가 저장된다. 만약, 상기와 같은 데이터 전송 라인들 간의 단락이 없다면 제 1 메모리 셀(C0)에서 논리 하이 상태의 데이터가 리드되고 제 2 내지 제 4 메모리 셀(C4, C8, C12)에서는 논리 로우 상태의 데이터가 리드되어야 하지만, 상기와 같이 데이터 전송 라인들 간의 단락이 있으므로 제 2 메모리 셀(C4)에서는 논리 하이 상태의 데이터가 리드된다. 따라서, 상기와 같은 방법으로 데이터를 라이트한 후, 제 1 내지 제 4 메모리 셀(C0, C4, C8, C12)에 저장되어 있는 데이터를 리드하여 보면 제 1 버퍼(BUF_0)와 제 1 메모리 셀(C0) 사이의 데이터 전송 라인 및 제 2 버퍼(BUF_4)와 제 2 메모리 셀(C4) 사이의 데이터 전송 라인이 단락되어 있음을 알 수 있다.
다만, 본 발명이 제 1 제어 신호(CON_1)가 제 2 논리 상태이고 제 2 내지 제 4 제어 신호(CON_2, CON_3, CON_4)가 제 1 논리 상태인 경우로 한정되는 것은 아니며, 필요에 따라 상기 제어 신호들의 논리 상태를 각각 변경함으로서 상기 데이터 전송 라인들의 단락 여부를 확인할 수 있다.
도 4는 도 2의 제 1 버퍼(BUF_0)의 회로도이다.
제 1 버퍼(BUF_0)는 도 4와 같은 회로를 이용하여 구현할 수 있다. 제 2 내지 제 4 버퍼(BUF_4, BUF_8, BUF_12)도 동일하게 도 4와 같은 회로를 이용하여 구 현할 수 있다. 이하에서는 설명의 편의상 제 1 버퍼(BUF_0)의 경우에 대하여 설명한다. 도 4는 상기 각각의 버퍼의 일 실시예에 따른 회로도일 뿐, 각각의 버퍼가 대응하는 제어 신호에 응답하여 수신된 데이터의 논리 상태를 변경하거나 변경함이 없이 출력할 수 있다면 다른 구성을 이용하여도 본 발명과 동일한 효과를 얻을 수 있다.
도 2 및 도 4를 참조하면, 제 1 버퍼(BUF_0)는 제 1 스위치(410), 버퍼링부(420), 제 2 스위치(430) 및 반전부(440)를 구비할 수 있다. 제 1 단자(DQ0)에서 출력하는 데이터를 입력 신호(IN)라고 하고 제 1 래치부(LATCH_0)로 출력하는 데이터를 출력 신호(OUT)라고 한다. 제 1 스위치(410)는 제 1 제어 신호(CON_1)에 응답하여 턴 온 또는 턴 오프된다. 버퍼링부(420)는 제 1 스위치(410)가 턴 온된 경우, 입력 신호(IN)의 논리 상태를 변경함이 없이 출력 신호(OUT)로서 출력한다. 버퍼링부(420)는 입력 신호(IN)의 논리 상태가 변경되지 않아야 하므로 짝수개의 인버터를 포함할 수 있다. 제 2 스위치(430)는 제 1 제어 신호(CON_1)에 응답하여 턴 온 또는 턴 오프된다. 반전부(440)는 제 2 스위치(430)가 턴 온된 경우, 입력 신호(IN)의 논리 상태를 변경하여 출력 신호(OUT)로서 출력한다. 반전부(440)는 입력 신호(IN)의 논리 상태가 변경되어야 하므로 홀수개의 인버터를 포함할 수 있다.
제 1 스위치(410) 및 제 2 스위치(430)는 제 1 제어 신호(CON_1)에 응답하여 하나만 턴 온되고 나머지는 턴 오프된다. 예를 들어, 제 1 제어 신호(CON_1)가 제 1 논리 상태인 경우 제 2 스위치(430)가 턴 온되고 제 1 제어 신호(CON_1)가 제 2 논리 상태인 경우 제 1 스위치(410)가 턴 온될 수 있다. 그러므로, 제 1 제어 신 호(CON_1)가 제 1 논리 상태인 경우 입력 신호(IN)는 반전되어 출력 신호(OUT)로서 출력되고, 제 1 제어 신호(CON_2)가 제 2 논리 상태인 경우 입력 신호(IN)는 반전되지 않고 출력 신호(OUT)로서 출력된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 테스터와 단자들의 연결 관계를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 테스트 방법의 흐름도이다.
도 4는 도 2의 제 1 버퍼의 회로도이다.

Claims (10)

  1. 테스트 모드 동안 동일한 데이터가 인가되는 복수개의 단자들;
    대응하는 단자로부터 데이터를 수신하고, 제어 신호에 응답하여 대응하는 메모리 셀로 상기 데이터 또는 변경된 데이터를 출력하는 복수개의 버퍼들; 및
    상기 복수개의 버퍼들을 제어하는 복수개의 제어 신호들을 발생하여 출력하는 제어부를 구비하고,
    상기 각각의 버퍼는,
    상기 데이터를 수신하고, 상기 복수개의 제어 신호들 중 대응하는 제어 신호에 응답하여 턴 온 또는 턴 오프되는 제 1 스위치;
    상기 제 1 스위치에서 출력되는 데이터의 논리 상태를 변경함이 없이 출력하는 버퍼링부;
    상기 데이터를 수신하고, 상기 복수개의 제어 신호들 중 상기 대응하는 제어 신호에 응답하여 턴 온 또는 턴 오프되는 제 2 스위치; 및
    상기 제 2 스위치에서 출력되는 데이터의 논리 상태를 변경하여 출력하는 반전부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어부는,
    제1 제어 상태를 갖는 제1 제어 신호를 발생하고 상기 제1 제어 신호를 상기 복수개의 버퍼들 중 제 1 버퍼에 인가하고, 상기 제1 제어 상태와는 다른 제2 제어 상태를 갖는 제2 제어 신호를 발생하고 상기 제2 제어 신호를 상기 복수개의 버퍼들 중 제 2 버퍼에 인가하고,
    상기 제1 버퍼는 상기 제1 제어 신호에 응답하여 상기 데이터와 상기 변경된 데이터 중 하나를 출력하고, 상기 제2 버퍼는 상기 제2 제어 신호에 응답하여 상기 데이터와 상기 변경된 데이터 중 다른 하나를 출력하는 것에 의해, 상기 제 1 버퍼와 대응하는 메모리 셀 사이를 연결하는 제1 신호 라인과 상기 제 2 버퍼와 대응하는 메모리 셀 사이를 연결하는 제2 신호 라인의 단락 여부가 검출되는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 복수개의 제어 신호들 중 상기 대응하는 제어 신호는, 상기 테스트 모드의 한 시점에서, 상기 제 1 스위치와 상기 제 2 스위치 중 하나만 턴 온되도록 제어하는 신호인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제어부는,
    MRS(Mode Register Set) 신호에 응답하여 상기 복수개의 제어 신호들을 발생하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 복수개의 단자들은,
    DQ 핀들 또는 DQS 핀들인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 장치는,
    상기 각각의 버퍼와 대응하는 메모리 셀 사이에 연결되고 상기 버퍼에서 출력하는 데이터를 래치하여 출력하는 복수개의 래치부들을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 복수개의 메모리 셀들을 테스트하는 테스트 방법에 있어서,
    복수개의 버퍼들 중 하나를 통하여 대응하는 메모리 셀과 연결되는 단자 각각을 포함하는 복수개의 단자들에 동일한 데이터를 인가하는 단계;
    상기 복수개의 버퍼들 중 하나에 각각 인가되는 제어 신호 각각을 포함하는 복수개의 제어 신호들을 발생하는 단계;
    상기 복수개의 제어 신호들 중 대응하는 제어 신호에 응답하는 각각의 버퍼의 동작에 의해, 수신된 데이터를 데이터 또는 변경된 데이터로서 상기 대응하는 메모리 셀에 라이트하는 단계; 및
    상기 메모리 셀에 라이트된 데이터를 리드하여 상기 메모리 셀의 불량 여부를 검출하는 단계를 구비하고,
    상기 수신된 데이터를 상기 데이터 또는 상기 변경된 데이터로서 상기 대응하는 메모리 셀에 저장하는 라이트하는 단계는,
    상기 복수개의 제어 신호들 중 상기 대응하는 제어 신호에 응답하여 턴 온 또는 턴 오프되는 제 1 스위치로 상기 데이터를 수신하는 단계;
    버퍼링부를 통하여 상기 제 1 스위치로 수신되는 상기 데이터를 상기 데이터의 논리 상태를 변경함이 없이 상기 데이터로서 출력하는 단계;
    상기 데이터를 수신하고, 상기 복수개의 제어 신호들 중 상기 대응하는 제어 신호에 응답하여 턴 온 또는 턴 오프되는 제 2 스위치로 상기 데이터를 수신하는 단계; 및
    반전부를 통하여 상기 제 2 스위치로 수신되는 상기 데이터를 상기 데이터의 논리 상태를 변경하여 상기 변경된 데이터로서 출력하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  9. 제8항에 있어서, 상기 복수개의 제어 신호들을 발생하는 단계는,
    제1 제어 상태를 갖는 제1 제어 신호를 발생하고 상기 제1 제어 신호를 상기 복수개의 버퍼들 중 제 1 버퍼에 인가하는 단계; 및
    상기 제1 제어 상태와는 다른 제2 제어 상태를 갖는 제2 제어 신호를 발생하고 상기 제2 제어 신호를 상기 복수개의 버퍼들 중 제 2 버퍼에 인가하는 단계를 구비하고,
    상기 제1 버퍼는 상기 제1 제어 신호에 응답하여 상기 데이터와 상기 변경된 데이터 중 하나를 출력하고, 상기 제2 버퍼는 상기 제2 제어 신호에 응답하여 상기 데이터와 상기 변경된 데이터 중 다른 하나를 출력하는 것에 의해, 상기 제 1 버퍼와 대응하는 메모리 셀 사이를 연결하는 제1 신호 라인과 상기 제 2 버퍼와 대응하는 메모리 셀 사이를 연결하는 제2 신호 라인의 단락 여부가 검출되는 것을 특징으로 하는 테스트 방법.
  10. 제8항에 있어서, 상기 복수개의 제어 신호를 발생하는 단계는,
    MRS(Mode Register Set) 신호에 응답하여 상기 복수개의 제어 신호들을 발생하는 단계인 것을 특징으로 하는 테스트 방법.
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