KR100648490B1 - 반도체 메모리 장치의 테스트 회로, 테스트 방법, 및 이를포함하는 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 테스트 회로, 테스트 방법, 및 이를포함하는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치의 테스트 회로 및 테스트 방법이 개시되어 있다. 테스트 회로는 데이터 비교기 및 신호 정렬기를 구비한다. 데이터 비교기는 출력버퍼 회로의 출력인 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 비교 신호를 발생시킨다. 신호 정렬기는 클럭신호에 응답하여 제 1 출력 데이터들과 비교 신호를 정렬시켜 복수의 테스트 신호들을 발생시킨다. 따라서, 반도체 메모리 장치의 테스트 회로는 짝수 비트 데이터 독출과 홀수 비트 데이터 독출을 하나의 패턴을 사용하여 동시에 수행할 수 있으므로 테스트 시간을 줄일 수 있고 테스트 단가를 낮출 수 있다.

Description

반도체 메모리 장치의 테스트 회로, 테스트 방법, 및 이를 포함하는 반도체 메모리 장치{CIRCUIT AND METHOD OF TESTING SEMICONDUCTOR MEMORY DEVICES AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
도 1은 반도체 메모리 장치의 테스트 장비에서 사용되는 클럭들과 테스트되는 데이터를 나타내는 타이밍도이다.
도 2는 BL4 구조의 출력 데이터의 예를 나타내는 도면이다.
도 3은 본 발명의 하나의 실시예에 따른 X32 데이터 구조를 갖는 반도체 메모리 장치의 출력버퍼 회로를 나타내는 개략도이다.
도 4는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 테스트 회로에 사용하기 위한 출력버퍼들의 배치를 나타내는 블록도이다.
도 5 내지 도 12는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 테스트 회로를 구성하는 회로 부분들을 나타내는 회로도이다.
도 13은 도 5에 도시된 반도체 메모리 장치의 테스트 회로에 포함된 데이터 비교기의 하나의 예를 나타내는 도면이다.
도 14는 본 발명의 실시예에 따른 테스트 회로를 구비한 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110, 210, 310, 410, 510, 610, 710, 810 : 출력버퍼 회로
120, 220, 320, 420, 520, 620, 720, 820 :데이터 비교기
130, 230, 330, 430, 530, 630, 730, 830 : 신호 정렬기
140, 240, 340, 440, 540, 640, 740, 840, 1800 : 출력 패드 회로
1100 : 메모리 코어
1200 : 로우 디코더
1300 : 칼럼 디코더
1400 : 칼럼 선택 스위치 회로
1500 : 입출력 센스 증폭기
1600 : 출력버퍼 회로
1700 : 테스트 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것이다.
반도체 메모리 장치는 모든 메모리 셀들을 검증하기 위하여 테스터를 사용하여 기입동작 및 독출 동작을 테스트한다. 반도체 메모리 장치의 용량이 증가함에 따라 이러한 테스트에 소요되는 시간도 증가한다. 예를 들어, 한 사이클 타임을 90 ns라 할 때, 64M DRAM의 경우 모든 메모리 셀에 "0" 데이터를 기입하고 이 "0" 데 이터를 독출하고, 모든 메모리 셀에 "1 데이터를 기입하고 이 "1" 데이터를 독출하는 데 소요되는 시간은 약 24초이다. 반도체 메모리 장치를 대량으로 생산하는 경우, 테스트에 소요되는 시간이 엄청나게 많기 때문에 테스트 단가가 증가하게 되고 제품 생산성이 떨어질 수 있다. 최근에는 한번에 테스트할 수 있는 비트 수를 최대화하기 위해 MDQ(Merged DQ) 테스트 기술을 사용하고 있다. MDQ 테스트 기술에 대해서는 한국공개특허 제 2001-0063184호에 개시되어 있다.
한편, 고속 동작하는 반도체 메모리 장치를 테스트할 수 있는 테스트 장비의 개발 지연으로 낮은 동작 주파수에서 사용하는 테스트 장비를 사용하여 HSC(High Speed Clock) 테스트 모드에서 고속 동작하는 반도체 메모리 장치를 테스트하고 있다. 그런데, 종래에는 짝수(even) 데이터 테스트 패턴과 홀수(odd) 데이터 테스트 패턴을 한 번에 테스트하는 것이 불가능하였다. 따라서, 종래에는 고속 동작하는 반도체 메모리 장치를 테스트하는 데 많은 시간이 소요되었으며, 테스트 단가가 높았다.
또한, 종래에는 MDQ 테스트 모드에서 모든 독출 데이터가 기입 데이터의 반전된 데이터를 나타내는 경우, 불량(fail)임에도 불구하고 통과(pass) 처리하는 문제가 있었다.
따라서, 고속 동작하는 반도체 메모리 장치의 짝수 데이터와 홀수 데이터를 동시에 테스트할 수 있고 테스트 데이터가 모두 반전된 경우에도 정확한 테스트를 수행할 수 있는 반도체 메모리 장치의 테스트 회로가 필요하다.
본 발명의 목적은 고속 클럭 테스트 모드에서 짝수 비트 데이터 독출과 홀수 비트 데이터 독출을 하나의 패턴을 사용하여 동시에 수행할 수 있고 테스트 데이터의 모든 비트가 반전된 경우에도 정확한 테스트를 수행할 수 있는 반도체 메모리 장치의 테스트 회로를 제공하는 것이다.
본 발명의 다른 목적은 고속 클럭 테스트 모드에서 짝수 비트 데이터 독출과 홀수 비트 데이터 독출을 하나의 패턴을 사용하여 동시에 수행할 수 있고 테스트 데이터의 모든 비트가 반전된 경우에도 정확한 테스트를 수행할 수 있는 테스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속 클럭 테스트 모드에서 짝수 비트 데이터 독출과 홀수 비트 데이터 독출을 하나의 패턴을 사용하여 동시에 수행할 수 있고 테스트 데이터의 모든 비트가 반전된 경우에도 정확한 테스트를 수행할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 회로는 데이터 비교기 및 신호 정렬기를 구비한다.
데이터 비교기는 출력버퍼 회로의 출력인 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 상기 제 1 및 제 2 출력 데이터들의 논리 상태가 모두 동일한지를 결정하고 비교 신호를 발생시킨다.
신호 정렬기는 클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 복수의 테스트 신호들을 발생시킨다. 상기 테스트 신호들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 코어, 입출력 센스 증폭기, 출력버퍼 회로, 및 테스트 회로를 포함한다.
메모리 코어는 메모리 셀 어레이를 포함한다. 입출력 센스 증폭기는 상기 메모리 코어로부터 출력되는 데이터를 증폭하여 센스 출력신호를 발생시킨다. 출력버퍼 회로는 상기 센스 출력신호를 버퍼링하고 복수의 출력 데이터를 발생시킨다. 테스트 회로는 상기 복수의 출력 데이터를 신호 처리하여 복수의 테스트 신호를 발생시킨다.
상기 테스트 회로는 데이터 비교기 및 신호 정렬기를 구비한다.
데이터 비교기는 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 상기 제 1 및 제 2 출력 데이터들의 논리 상태가 모두 동일한지를 결정하고 비교 신호를 발생시킨다. 신호 정렬기는 클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 상기 테스트 신호들을 발생시킨다. 상기 테스트 데이터들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 방법은 센스 증폭기의 출력인 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 비교 신호를 발생시키는 단계, 및 클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 복수의 테스트 신호들을 발생시키는 단계를 포함한다.
상기 테스트 신호들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 반도체 메모리 장치의 테스트 장비에서 사용되는 클럭들과 테스트되는 데이터를 나타내는 타이밍도이다. 도 1을 참조하면, 고속 클럭신호(HSC CLOCK)의 주파수는 테스터 클럭신호(TESTER CLOCK)의 주파수의 2 배이다. 테스트 하기 위한 출력 데이터(DOUT)는 4 비트(E, O, E, O)이지만, 실제로 한번에 테스트되는 테스트 데이터(DTEST)는 2 비트(E, O)이다. BL4(Burst Length 4) 출력 데이터 구조의 경우 테스터 클럭신호(TESTER CLOCK) 한 주기 동안 4 개의 데이터(E, O, E, O)가 출력된다. 여기서, E는 짝수 데이터(even data), O는 홀수 데이터(odd data)를 의미한다. 예를 들면, 4 비트 시리얼 데이터의 제 1 비트는 E, 제 2 비트는 O, 제 3 비트는 E, 및 제 4 비트는 O로 나타낼 수 있다. 그런데, 종래에는 테스터 클럭신호(TESTER CLOCK) 한 주기 동안 2 개의 데이터(E,O)만 양 또는 불량의 테스트가 가능하였다.
도 2는 BL4 구조의 출력 데이터의 예를 나타내는 도면이다.
도 2를 참조하면, 모든 출력 데이터들(DQ0, DQ8, DQ16, DQ24)은 4 개의 비트(E, O, E, O)로 구성되어 있고 첫 번째 비트와 세 번째 비트는 짝수 비트(even bit)를 나타내고, 두 번째 비트와 세 번째 비트는 홀수 비트(odd bit)를 나타낸다. 예를 들어, 출력 데이터(DQ0)가 "0101"이면 짝수 비트는 "0"이고 홀수 비트는 "1" 이다.
도 3은 본 발명의 하나의 실시예에 따른 X32 데이터 구조를 갖는 반도체 메모리 장치의 출력버퍼 회로를 나타내는 개략도이다. 도 3을 참조하면, 출력버퍼 회로는 32 개의 데이터(D0~D31)를 수신하여 버퍼링하고 32 개의 출력 데이터(DQ0~DQ31)를 발생시킨다. 출력버퍼 회로는 4 개의 블록(BLOCK1~BLOCK4)으로 구성되고 각 블록은 8 개의 버퍼로 구성되어 있다. 제 1 블록(BLOCK1)은 블록들(0~7)로 구성되고, 제 2 블록(BLOCK2)은 블록들(8~15)로 구성되고, 제 3 블록(BLOCK3)은 블록들(16~23)로 구성되고, 제 4 블록(BLOCK4)은 블록들(24~31)로 구성되어 있다. 물론, 출력버퍼 회로를 도3에 도시된 구성과 다르게 구성할 수도 있다. 예를 들면, 출력버퍼 회로를 각각이 4 개의 버퍼로 구성된 8 개의 블록으로 구성할 수도 있다.
도 4는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 테스트 회로에 사용하기 위한 출력버퍼들의 배치를 나타내는 블록도이다. 도 3 및 도 4를 참조하면, 제 1 출력버퍼 회로(110)는 제 1 블록(BLOCK1)의 제 1 버퍼(0), 제 2 블록(BLOCK2)의 제 1 버퍼(8), 제 3 블록(BLOCK3)의 제 1 버퍼(16), 및 제 4 블록(BLOCK4)의 제 1 버퍼(24)로 구성된다. 제 2 출력버퍼 회로(210)는 제 1 블록(BLOCK1)의 제 2 버퍼(1), 제 2 블록(BLOCK2)의 제 2 버퍼(9), 제 3 블록(BLOCK3)의 제 2 버퍼(17), 및 제 4 블록(BLOCK4)의 제 2 버퍼(25)로 구성된다. 제 3 출력버퍼 회로(310)는 제 1 블록(BLOCK1)의 제 3 버퍼(2), 제 2 블록(BLOCK2)의 제 3 버퍼(10), 제 3 블록(BLOCK3)의 제 3 버퍼(18), 및 제 4 블록(BLOCK4)의 제 3 버퍼(26)로 구성된다. 제 4 출력버퍼 회로(410)는 제 1 블록(BLOCK1)의 제 4 버퍼(3), 제 2 블록(BLOCK2)의 제 4 버퍼(11), 제 3 블록(BLOCK3)의 제 4 버퍼(19), 및 제 4 블록(BLOCK4)의 제 4 버퍼(27)로 구성된다. 제 5 출력버퍼 회로(510)는 제 1 블록(BLOCK1)의 제 5 버퍼(4), 제 2 블록(BLOCK2)의 제 5 버퍼(12), 제 3 블록(BLOCK3)의 제 5 버퍼(20), 및 제 4 블록(BLOCK4)의 제 5 버퍼(28)로 구성된다. 제 6 출력버퍼 회로(610)는 제 1 블록(BLOCK1)의 제 6 버퍼(5), 제 2 블록(BLOCK2)의 제 6 버퍼(13), 제 3 블록(BLOCK3)의 제 6 버퍼(21), 및 제 4 블록(BLOCK4)의 제 6 버퍼(29)로 구성된다. 제 7 출력버퍼 회로(710)는 제 1 블록(BLOCK1)의 제 7 버퍼(6), 제 2 블록(BLOCK2)의 제 7 버퍼(14), 제 3 블록(BLOCK3)의 제 7 버퍼(22), 및 제 4 블록(BLOCK4)의 제 7 버퍼(30)로 구성된다. 제 8 출력버퍼 회로(810)는 제 1 블록(BLOCK1)의 제 8 버퍼(7), 제 2 블록(BLOCK2)의 제 8 버퍼(15), 제 3 블록(BLOCK3)의 제 8 버퍼(23), 및 제 4 블록(BLOCK4)의 제 8 버퍼(31)로 구성된다.
제 1 출력버퍼 회로(110)는 4 개의 데이터(D0, D8, D16, 및 D24)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ0, DQ8, DQ16, 및 DQ24)를 발생시킨다. 제 2 출력버퍼 회로(210)는 4 개의 데이터(D1, D9, D17, 및 D25)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ1, DQ9, DQ17, 및 DQ25)를 발생시킨다. 제 3 출력버퍼 회로(310)는 4 개의 데이터(D2, D10, D18, 및 D26)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ2, DQ10, DQ18, 및 DQ26)를 발생시킨다. 제 4 출력버퍼 회로(410)는 4 개의 데이터(D3, D11, D19, 및 D27)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ3, DQ11, DQ19, 및 DQ27)를 발생시킨다. 제 5 출력버퍼 회로(510)는 4 개의 데이터(D4, D12, D20, 및 D28)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ4, DQ12, DQ20, 및 DQ28)를 발생시킨다. 제 6 출력버퍼 회로(610)는 4 개의 데이터(D5, D13, D21, 및 D29)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ5, DQ13, DQ21, 및 DQ29)를 발생시킨다. 제 7 출력버퍼 회로(710)는 4 개의 데이터(D6, D14, D22, 및 D30)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ6, DQ14, DQ22, 및 DQ30)를 발생시킨다. 제 8 출력버퍼 회로(810)는 4 개의 데이터(D7, D15, D23, 및 D31)를 수신하여 버퍼링하고 4 개의 출력 데이터(DQ7, DQ15, DQ23, 및 DQ31)를 발생시킨다.
도 5 내지 도 12는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 테스트 회로를 구성하는 회로 부분들을 나타내는 회로도이다.
도 5는 도 4를 구성하는 제 1 출력버퍼 회로(110)의 출력인 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)을 사용하여 테스트 데이터(DOUT0, DOUT8, DOUT16, 및 DOUT24)를 발생시키는 회로이다.
도 5를 참조하면, 반도체 메모리 장치의 테스트 회로(100)는 출력버퍼 회로(110), 데이터 비교기(120), 신호 정렬기(130), 및 출력 패드 회로(140)를 구비한다.
출력버퍼 회로(110)는 데이터 출력 버퍼들(111, 112, 113, 및 114)을 구비하고, 도 4의 출력버퍼 회로(110)에 대응된다.
데이터 비교기(120)는 데이터 출력버퍼들(111 및 112)과 데이터 출력버퍼들(113 및 114)로 구성된 출력버퍼 회로(110)의 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)을 서로 비교하고 비교 신호(COM1)를 발생시킨다. 신호 정렬기(130)는 데이터 출력버퍼들(111 및 112)의 출력 데이터(DQ0, DQ8)와 비교 신호(COM1)를 클럭신호 (CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT0, DOUT8, DOUT16, DOUT24)을 발생시킨다. 테스트 데이터들(DOUT0, DOUT8, DOUT16, DOUT24)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT0, DOUT8, DOUT16, DOUT24)은 출력 패드 회로(140)를 구성하는 출력 패드들(141~144) 각각을 통해서 테스트 장비(미도시)에 전송될 수 있다.
도 6은 도 4를 구성하는 제 2 출력버퍼 회로(210)의 출력인 출력 데이터들(DQ1, DQ9, DQ17, 및 DQ25)을 사용하여 테스트 데이터(DOUT1, DOUT9, DOUT17, 및 DOUT25)를 발생시키는 회로이다.
도 6을 참조하면, 반도체 메모리 장치의 테스트 회로(200)는 출력버퍼 회로(210), 데이터 비교기(220), 신호 정렬기(230), 및 출력 패드 회로(240)를 구비한다.
출력버퍼 회로(210)는 데이터 출력 버퍼들(211, 212, 213, 및 214)을 구비하고, 도 4의 출력버퍼 회로(210)에 대응된다.
데이터 비교기(220)는 제 1 데이터 출력버퍼들(211 및 212)과 제 2 데이터 출력버퍼들(213 및 214)로 구성된 출력버퍼 회로(210)의 출력 데이터들(DQ1, DQ9, DQ17, 및 DQ25)을 서로 비교하고 비교 신호(COM2)를 발생시킨다. 신호 정렬기(230)는 제 1 데이터 출력버퍼들(211 및 212)의 출력 데이터(DQ1, DQ9)와 비교 신호(COM2)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT1, DOUT9, DOUT17, DOUT25)을 발생시킨다. 테스트 데이터들(DOUT1, DOUT9, DOUT17, DOUT25)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT1, DOUT9, DOUT17, DOUT25)은 출력 패드 회로(240)를 구성하는 출력 패드들(241~244) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 7은 도 4를 구성하는 제 3 출력버퍼 회로(310)의 출력인 출력 데이터들(DQ2, DQ10, DQ18, 및 DQ26)을 사용하여 테스트 데이터(DOUT2, DOUT10, DOUT18, 및 DOUT26)를 발생시키는 회로이다.
도 7을 참조하면, 반도체 메모리 장치의 테스트 회로(300)는 출력버퍼 회로(210), 데이터 비교기(220), 신호 정렬기(230), 및 출력 패드 회로(240)를 구비한다.
출력버퍼 회로(310)는 데이터 출력 버퍼들(311, 312, 313, 및 314)을 구비하고, 도 4의 출력버퍼 회로(310)에 대응된다.
데이터 비교기(320)는 제 1 데이터 출력버퍼들(311 및 312)과 제 2 데이터 출력버퍼들(313 및 314)로 구성된 출력버퍼 회로(310)의 출력 데이터들(DQ2, DQ10, DQ18, 및 DQ26)을 서로 비교하고 비교 신호(COM3)를 발생시킨다. 신호 정렬기(330)는 제 1 데이터 출력버퍼들(311 및 312)의 출력 데이터(DQ2, DQ10)와 비교 신호(COM3)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT2, DOUT10, DOUT18, DOUT26)을 발생시킨다. 테스트 데이터들(DOUT2, DOUT10, DOUT18, DOUT26)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스 트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT2, DOUT10, DOUT18, DOUT26)은 출력 패드 회로(340)를 구성하는 출력 패드들(341~344) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 8은 도 4를 구성하는 제 4 출력버퍼 회로(410)의 출력인 출력 데이터들(DQ3, DQ11, DQ19, 및 DQ27)을 사용하여 테스트 데이터(DOUT3, DOUT11, DOUT19, 및 DOUT27)를 발생시키는 회로이다.
도 8을 참조하면, 반도체 메모리 장치의 테스트 회로(400)는 출력버퍼 회로(410), 데이터 비교기(420), 신호 정렬기(430), 및 출력 패드 회로(440)를 구비한다.
출력버퍼 회로(410)는 데이터 출력 버퍼들(411, 412, 413, 및 414)을 구비하고, 도 4의 출력버퍼 회로(410)에 대응된다.
데이터 비교기(420)는 제 1 데이터 출력버퍼들(411 및 412)과 제 2 데이터 출력버퍼들(413 및 414)로 구성된 출력버퍼 회로(410)의 출력 데이터들(DQ3, DQ11, DQ19, 및 DQ27)을 서로 비교하고 비교 신호(COM4)를 발생시킨다. 신호 정렬기(430)는 제 1 데이터 출력버퍼들(411 및 412)의 출력 데이터(DQ3, DQ11)와 비교 신호(COM4)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT3, DOUT11, DOUT19, DOUT27)을 발생시킨다. 테스트 데이터들(DOUT3, DOUT11, DOUT19, DOUT27)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT3, DOUT11, DOUT19, DOUT27)은 출력 패드 회로(440)를 구성하는 출력 패드들(441~444) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 9는 도 4를 구성하는 제 5 출력버퍼 회로(510)의 출력인 출력 데이터들(DQ4, DQ12, DQ20, 및 DQ28)을 사용하여 테스트 데이터(DOUT4, DOUT12, DOUT20, 및 DOUT28)를 발생시키는 회로이다.
도 9를 참조하면, 반도체 메모리 장치의 테스트 회로(500)는 출력버퍼 회로(510), 데이터 비교기(520), 신호 정렬기(530), 및 출력 패드 회로(540)를 구비한다.
출력버퍼 회로(510)는 데이터 출력 버퍼들(511, 512, 513, 및 514)을 구비하고, 도 4의 출력버퍼 회로(410)에 대응된다.
데이터 비교기(520)는 제 1 데이터 출력버퍼들(511 및 512)과 제 2 데이터 출력버퍼들(513 및 514)로 구성된 출력버퍼 회로(510)의 출력 데이터들(DQ4, DQ12, DQ20, 및 DQ28)을 서로 비교하고 비교 신호(COM5)를 발생시킨다. 신호 정렬기(530)는 제 1 데이터 출력버퍼들(511 및 512)의 출력 데이터(DQ4, DQ12)와 비교 신호(COM5)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT4, DOUT12, DOUT20, DOUT28)을 발생시킨다. 테스트 데이터들(DOUT4, DOUT12, DOUT20, DOUT28)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT4, DOUT12, DOUT20, DOUT28)은 출력 패드 회로(540)를 구성하는 출력 패드들(541~544) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 10은 도 4를 구성하는 제 6 출력버퍼 회로(610)의 출력인 출력 데이터들 (DQ5, DQ13, DQ21, 및 DQ29)을 사용하여 테스트 데이터(DOUT5, DOUT13, DOUT21, 및 DOUT29)를 발생시키는 회로이다.
도 10을 참조하면, 반도체 메모리 장치의 테스트 회로(600)는 출력버퍼 회로(610), 데이터 비교기(620), 신호 정렬기(630), 및 출력 패드 회로(640)를 구비한다.
출력버퍼 회로(610)는 데이터 출력 버퍼들(611, 612, 613, 및 614)을 구비하고, 도 4의 출력버퍼 회로(610)에 대응된다.
데이터 비교기(620)는 제 1 데이터 출력버퍼들(611 및 612)과 제 2 데이터 출력버퍼들(613 및 614)로 구성된 출력버퍼 회로(610)의 출력 데이터들(DQ5, DQ13, DQ21, 및 DQ29)을 서로 비교하고 비교 신호(COM6)를 발생시킨다. 신호 정렬기(630)는 제 1 데이터 출력버퍼들(611 및 612)의 출력 데이터(DQ5, DQ13)와 비교 신호(COM6)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT5, DOUT13, DOUT21, DOUT29)을 발생시킨다. 테스트 데이터들(DOUT5, DOUT13, DOUT21, DOUT29)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT5, DOUT13, DOUT21, DOUT29)은 출력 패드 회로(640)를 구성하는 출력 패드들(641~644) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 11은 도 4를 구성하는 제 7 출력버퍼 회로(710)의 출력인 출력 데이터들(DQ6, DQ14, DQ22, 및 DQ30)을 사용하여 테스트 데이터(DOUT6, DOUT14, DOUT22, 및 DOUT30)를 발생시키는 회로이다.
도 11을 참조하면, 반도체 메모리 장치의 테스트 회로(700)는 출력버퍼 회로(710), 데이터 비교기(720), 신호 정렬기(730), 및 출력 패드 회로(740)를 구비한다.
출력버퍼 회로(710)는 데이터 출력 버퍼들(711~714)을 구비하고, 도 4의 출력버퍼 회로(710)에 대응된다.
데이터 비교기(720)는 제 1 데이터 출력버퍼들(711 및 712)과 제 2 데이터 출력버퍼들(713 및 714)로 구성된 출력버퍼 회로(710)의 출력 데이터들(DQ6, DQ14, DQ22, 및 DQ30)을 서로 비교하고 비교 신호(COM7)를 발생시킨다. 신호 정렬기(730)는 제 1 데이터 출력버퍼들(711 및 712)의 출력 데이터(DQ6, DQ14)와 비교 신호(COM7)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT6, DOUT14, DOUT22, DOUT30)을 발생시킨다. 테스트 데이터들(DOUT6, DOUT14, DOUT22, 및 DOUT30)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT6, DOUT14, DOUT22, 및 DOUT30)은 출력 패드 회로(740)를 구성하는 출력 패드들(741~744) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 12는 도 4를 구성하는 제 8 출력버퍼 회로(810)의 출력인 출력 데이터들(DQ7, DQ15, DQ23, 및 DQ31)을 사용하여 테스트 데이터(DOUT7, DOUT15, DOUT23, 및 DOUT31)를 발생시키는 회로이다.
도 12를 참조하면, 반도체 메모리 장치의 테스트 회로(800)는 출력버퍼 회로 (810), 데이터 비교기(820), 신호 정렬기(830), 및 출력 패드 회로(840)를 구비한다.
출력버퍼 회로(810)는 데이터 출력 버퍼들(811~814)을 구비하고, 도 4의 출력버퍼 회로(810)에 대응된다.
데이터 비교기(820)는 제 1 데이터 출력버퍼들(811 및 812)과 제 2 데이터 출력버퍼들(813 및 814)로 구성된 출력버퍼 회로(810)의 출력 데이터들(DQ7, DQ15, DQ23, 및 DQ31)을 서로 비교하고 비교 신호(COM8)를 발생시킨다. 신호 정렬기(830)는 제 1 데이터 출력버퍼들(811 및 812)의 출력 데이터(DQ7, DQ15)와 비교 신호(COM8)를 클럭신호(CLK)에 응답하여 정렬시키고 테스트 데이터들(DOUT7, DOUT15, DOUT23, DOUT31)을 발생시킨다. 테스트 데이터들(DOUT7, DOUT15, DOUT23, 및 DOUT31)은 각각 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다.
테스트 데이터들(DOUT7, DOUT15, DOUT23, 및 DOUT31)은 출력 패드 회로(840)를 구성하는 출력 패드들(841~844) 각각을 통해서 테스트 장비(미도시)에 전송된다.
도 13은 도 5에 도시된 반도체 메모리 장치의 테스트 회로에 포함된 데이터 비교기의 하나의 예를 나타내는 도면이다. 도 13을 참조하면, 데이터 비교기(120)는 XOR 게이트들(121~123)을 구비한다.
출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)이 모두 로직 "로우" 상태이거나 모두 로직 "하이" 상태이면, 비교 신호(COM1)는 로직 "로우" 상태가 된다. 또한, 출 력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)이 모두 동일한 상태를 갖지 않은 경우, 비교 신호(COM1)는 로직 "하이" 상태가 된다.
이하, 도 3 내지 도 13을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 동작을 설명한다.
상기 도 5 내지 도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로를 구성한다. 도 5 내지 도 12와 같은 구성을 가지는 테스트 회로들은 각각 도 4와 같이 배열된 출력버퍼 회로에 의해 발생된 32 개의 출력 데이터들(DQ0~DQ31) 중 4 개의 데이터를 신호처리하고 4 개의 테스트 데이터들을 발생시킨다.
도 5를 참조하면, 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)은 데이터 비교기(120)에 의해 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)을 비교하고 이들 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)의 논리 상태가 모두 동일한지를 결정하고 비교 신호(COM1)를 발생시킨다. 신호 정렬기(130)는 데이터 출력버퍼들(111 및 112)의 출력 데이터(DQ0, DQ8)와 비교 신호(COM1)를 수신한다. 신호 정렬기(130)는 출력 데이터(DQ0, DQ8)와 비교 신호(COM1)를 정렬(align)시킨다. 즉, 신호 정렬기(130)는 출력 데이터(DQ0, DQ8)와 비교 신호(COM1)를 래치시키고 클럭신호(CLK)에 응답하여 동기화시킨다. 테스트 데이터들(DOUT0, DOUT8, DOUT16, DOUT24)을 발생시킨다. 테스트 데이터들(DOUT0, DOUT8, DOUT16, DOUT24)은 각각 짝수 비트(even bit) 테스트 데이터, 홀수 비트(odd bit) 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 구성된다. 또한, 이들 테스트 데이터들은 각각 다른 패드를 통해서 출력된다. 예를 들면, 테스트 데이터(DOUT0)는 짝수 비트 테스트 데이터일 수 있고 출력 데이터(DQ0)에 응답하여 발생되고 출력 패드(141)를 통해 출력될 수 있다. 테스트 데이터(DOUT8)는 홀수 비트 테스트 데이터일 수 있고 출력 데이터(DQ8)에 응답하여 발생되고 출력 패드(142)를 통해 출력될 수 있다. 테스트 데이터(DOUT16)는 짝수 비트 비교 테스트 데이터일 수 있고 비교 신호(COM1)에 응답하여 발생되고 출력 패드(143)를 통해 출력될 수 있다. 테스트 데이터(DOUT24)는 홀수 비트 비교 테스트 데이터일 수 있고 비교 신호(COM1)에 응답하여 발생되고 출력 패드(144)를 통해 출력될 수 있다. 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)이 각각 짝수 비트 데이터와 홀수 비트 데이터로 구성된 시리얼 데이터일 수 있다.
데이터(DOUT16)는 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)이 짝수 비트 데이터일 때, 비교 신호(COM1)에 응답하여 발생될 수 있고, 데이터(DOUT24)는 출력 데이터들(DQ0, DQ8, DQ16, 및 DQ24)이 홀수 비트 데이터일 때, 비교 신호(COM1)에 응답하여 발생될 수 있다.
따라서, 짝수 비트 테스트 데이터는 출력 패드(141)를 통해서 출력되고, 홀수 비트 테스트 데이터는 출력 패드(142)를 통해서 출력되고, 짝수 비트 비교 테스트 데이터는 출력 패드(143)를 통해서 출력되고, 홀수 비트 비교 테스트 데이터는 출력 패드(144)를 통해서 출력될 수 있다.
도 6 내지 도 7에 도시된 반도체 메모리 장치의 테스트 회로의 각 부분회로는 도 5의 회로와 같은 식으로 동작한다.
또한, 도 5 내지 도 12에 도시된 본 발명의 실시예에 따른 반도체 메모리 장 치의 테스트 회로는 입출력 포맷 테스트(I/O format test)가 가능하다. 예를 들면, 종래에는 테스트 모드에서 반도체 메모리 셀 어레이에 기입 데이터들을 모두 로직 "1" 또는 모두 로직 "0"인 기입 데이터들을 입력하였다. 그러나, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 테스트 회로의 각 부분회로(도 5 내지 도 12) 내에서는 동일한 로직 상태를 가지는 기입 데이터를 입력하지만, 각 부분회로끼리는 입력하는 데이터의 로직 상태가 동일할 필요가 없다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 데이터 비교기(120)의 출력인 비교 신호(COM1) 뿐만 아니라 데이터 비교기(120)를 통과하지 않은 출력 데이터(DQ0, DQ8)에 응답하여 테스트 데이터를 출력함으로써, 테스트 데이터가 모두 반전된 경우에도 정확한 테스트를 수행할 수 있다.
종래에는 클럭신호의 제 1 에지(edge)에서는 짝수 출력 데이터에 응답하여 테스트 데이터들을 모든 출력 패드들을 통해 출력하고, 클럭신호의 제 2 에지(edge)에서는 홀수 출력 데이터에 응답하여 테스트 데이터들을 모든 출력 패드들을 통해 출력하였다. 따라서, 짝수 데이터와 홀수 데이터의 독출을 하나의 패턴을 사용하여 동시에 수행할 수 없었다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 신호 정렬기(130, 230, 330, 430, 530, 630, 730, 및 830)를 구비하여 출력 데이터들(DQ0~DQ31) 중 일부와 비교신호들을 래치하고 클럭신호(CLK)에 응답하여 테스트 데이터들을 출력한다. 따라서, 짝수 비트 출력 데이터에 대응하는 짝수 비트 테스트 데이터, 홀수 비트 출력 데이터에 대응하는 홀수 비트 테스트 데이터, 출력 데이터 들이 짝수 비트 데이터일 때 비교 신호에 대응하는 짝수 비트 비교 테스트 데이터, 및 출력 데이터들이 홀수 비트 데이터일 때 비교 신호에 대응하는 홀수 비트 비교 테스트 데이터들이 클럭신호(CLK)의 상승 에지 또는 하강 에지에서 발생될 수 있다. 즉, 고속 클럭(High Sped Clock; HSC)의 한 주기 동안 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터이 서로 다른 패드들을 통해 출력될 수 있다.
도 14는 본 발명의 실시예에 따른 테스트 회로를 구비한 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이를 포함하는 메모리 코어(1100), 로우 디코더(1200), 칼럼 디코더(1300), 칼럼 선택 스위치 회로(1400), 입출력 센스 증폭기(1500), 출력버퍼 회로(1600), 테스트 회로(1700), 및 출력 패드 회로(1800)를 구비한다.
로우 디코더(1200)는 로우 어드레스(X)를 디코딩하여 워드라인 선택신호들(WL1, WL2, ..., WLn)을 발생시킨다. 메모리 코어(1100)를 구성하는 메모리 셀들은 워드라인 선택신호들(WL1, WL2, ..., WLn)에 응답하여 선택된다. 칼럼 디코더(1300)는 칼럼 어드레스(Y)를 디코딩하여 칼럼 선택신호들(Y1, Y2, ..., Yn)을 발생시킨다. 칼럼 선택 스위치 회로(1400)를 구성하는 칼럼 선택 스위치들(1410, 1420, 및 1430)은 각각 칼럼 선택신호들(Y1, Y2, ..., Yn)에 응답하여 선택된 비트라인쌍으로부터 전송되는 데이터를 데이터 라인쌍(DL, DLB)으로 전송한다. 입출력 센스 증폭기(1500)는 리드(read) 동작 시 인에이블되어 데이터 라인쌍(DL, DLB)으 로부터 전송되는 데이터의 차를 감지하고 증폭하여 센스 출력신호(SAS)를 발생시킨다. 센스 출력신호(SAS)는 도 3의 32 개의 데이터(D0~D31)에 대응된다. 출력회로(70)는 센스 출력신호(SAS)를 버퍼링하고 출력 데이터(DQ)를 발생시킨다. 노말 모드에서 출력 데이터(DQ)는 출력 패드 회로(1800)를 통해 출력된다. 출력 패드 회로(1800)는 복수의 패드를 포함한다. 테스트 모드에서 출력 데이터(DQ)는 테스트 회로(1700)에 의해 신호처리 되고 테스트 데이터(DOUT)로 변환되어 출력 패드 회로(1800)를 통해 출력된다.
상기에서는 X32 데이터 구조를 갖는 반도체 메모리 장치의 테스트 회로에 대해 기술하였지만, 본 발명은 임의의 데이터 구조를 가지는 반도체 메모리 장치의 테스트 회로에 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 테스트 회로를 구비한 반도체 메모리 장치는 고속 클럭 테스트 모드에서 짝수 비트 데이터 독출과 홀수 비트 데이터 독출을 하나의 패턴을 사용하여 동시에 수행할 수 있으므로 테스트 시간을 줄일 수 있고 테스트 단가를 낮출 수 있다. 또한, 본 발명에 따른 테스트 회로를 구비한 반도체 메모리 장치는 데이터 비교기의 출력인 비교 신호뿐만 아니라 데이터 비교기를 통과하지 않은 출력 데이터들에 응답하여 테스트 데이터들을 출력함으로써, 테스트 데이터가 모두 반전된 경우에도 정확한 테스트를 수행할 수 있다.

Claims (17)

  1. 출력버퍼 회로의 출력인 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 상기 제 1 및 제 2 출력 데이터들의 논리 상태가 모두 동일한지를 결정하고 비교 신호를 발생시키는 데이터 비교기; 및
    클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 복수의 테스트 신호들을 발생시키는 신호 정렬기를 구비하고, 상기 테스트 신호들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 제 1 출력 데이터들과 상기 비교 출력 신호를 정렬하는 것은 상기 제 1 출력 데이터들과 상기 비교 출력 신호를 래치하고 클럭신호에 응답하여 동기화하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  3. 제 2 항에 있어서,
    상기 짝수 비트 테스트 데이터 및 상기 홀수 비트 테스트 데이터는 상기 클럭신호의 제 1 에지에 응답하여 동시에 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  4. 제 2 항에 있어서,
    상기 짝수 비트 비교 테스트 데이터 및 상기 홀수 비트 비교 테스트 데이터는 상기 클럭신호의 제 1 에지에 응답하여 동시에 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  5. 제 2 항에 있어서,
    상기 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터들은 서로 다른 패드들을 통해 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  6. 제 2 항에 있어서,
    상기 제 1 출력 데이터들은 제 3 및 제 4 출력 데이터를 포함하고, 상기 제 2 출력 데이터들은 제 5 및 제 6 출력 데이터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  7. 제 6 항에 있어서,
    상기 짝수 비트 테스트 데이터는 상기 제 3 출력 데이터의 짝수 비트에 대응하는 데이터이고, 상기 홀수 비트 테스트 데이터는 상기 제 4 출력 데이터의 홀수 비트에 대응하는 데이터인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  8. 제 6 항에 있어서,
    상기 짝수 비트 비교 테스트 데이터는 상기 제 3 내지 제 6 출력 데이터 각각이 짝수 비트의 데이터일 때 상기 비교 출력신호에 대응하는 데이터이고, 상기 홀수 비트 비교 테스트 데이터는 상기 제 1 내지 제 4 출력 데이터 각각이 홀수 비트의 데이터일 때 상기 비교 출력신호에 대응하는 데이터인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  9. 제 6 항에 있어서, 상기 비교기는
    상기 제 3 내지 제 6 출력 데이터를 비교하고 상기 비교 출력신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  10. 제 9 항에 있어서, 상기 비교기는
    상기 제 3 및 제 4 출력 데이터에 대해 배타적 논리합 연산을 수행하고 제 1 논리 신호를 발생시키는 제 1 XOR 게이트;
    상기 제 5 및 제 6 출력 데이터에 대해 배타적 논리합 연산을 수행하고 제 2 논리신호를 발생시키는 제 2 XOR 게이트; 및
    상기 제 1 논리신호와 상기 제 2 논리 신호에 대해 논리합 연산을 수행하고 상기 비교 출력신호를 발생시키는 OR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  11. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    각각이 8 개의 데이터로 구성된 4 개의 데이터 그룹을 가지는 ×32 출력 데이터 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  12. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    하나의 리드 커맨드가 발생했을 때 연속하여 4 개의 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  13. 메모리 셀 어레이를 포함하는 메모리 코어;
    상기 메모리 코어로부터 출력되는 데이터를 증폭하여 센스 출력신호를 발생시키는 입출력 센스 증폭기;
    상기 센스 출력신호를 버퍼링하고 복수의 출력 데이터를 발생시키는 출력버퍼 회로; 및
    상기 복수의 출력 데이터를 신호 처리하여 복수의 테스트 신호를 발생시키는 테스트 회로를 구비하고,
    상기 테스트 회로는
    제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 상기 제 1 및 제 2 출력 데이터들의 논리 상태가 모두 동일한지를 결정하고 비교 신호를 발생시키는 데이터 비교기; 및
    클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 상기 테스트 신호들을 발생시키는 신호 정렬기를 구비하고, 상기 테스트 데이터들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 센스 증폭기의 출력인 제 1 출력 데이터들과 제 2 출력 데이터들을 비교하고 비교 신호를 발생시키는 단계; 및
    클럭신호에 응답하여 상기 제 1 출력 데이터들과 상기 비교 신호를 정렬시켜 복수의 테스트 신호들을 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 테스트 신호들은 짝수 비트 테스트 데이터, 홀수 비트 테스트 데이터, 짝수 비트 비교 테스트 데이터, 및 홀수 비트 비교 테스트 데이터로 나누어져 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  16. 제 15 항에 있어서,
    상기 제 1 출력 데이터들과 상기 비교 출력 신호를 정렬하는 것은 상기 제 1 출력 데이터들과 상기 비교 출력 신호를 래치하고 클럭신호에 응답하여 동기화하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16 항에 있어서,
    상기 짝수 비트 테스트 데이터 및 상기 홀수 비트 테스트 데이터는 상기 클럭신호의 제 1 에지에 응답하여 동시에 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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