KR20080029303A - 패키지 레벨의 명령 테스트를 위한 반도체 장치 - Google Patents

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Abstract

본 발명은 패키지 레벨의 반도체 장치에서 외부 명령에 의해 내부 명령이 정상적으로 발생하였는지를 테스트하는 회로에 관한 것으로, 테스트 모드에서 복수의 내부명령신호에 응답하여 복수의 명령 플래그 신호를 생성하는 명령 플래그 신호 생성수단과, 저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 저장하고, 출력제어신호에 응답하여 시리얼(serial) 하게 출력하는 저장수단, 및 상기 저장수단의 출력신호를 드라이빙하여 DQ패드를 통해 출력하는 출력수단을 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치를 포함한다.
패키지 레벨, 와이퍼 레벨, 프로브 테스트

Description

패키지 레벨의 명령 테스트를 위한 반도체 장치{SEMICONDUCTOR DEVICE FOR COMMAND TEST OF PACKAGE LEVEL}
도 1은 종래의 기술에 따라 웨이퍼(wafer) 레벨에서 프로브를 사용하여 테스트하는 것을 도시한 도면.
도 2는 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위한 회로를 상세히 도시한 도면.
도 3은 도 2에서 도시된 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위한 회로가 동작하는 타이밍을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명.
100 : 패키지 레벨의 명령 테스트를 위한 회로.
120 : 명령 플래그 신호 생성부.
140 : 저장부.
160 : 출력부.
162 : 출력 드라이빙 부.
164 : 입력 버퍼링 부.
166 : 메모리 셀.
168 : DQ패드
본 발명은 반도체 장치에 관한 것으로, 특히 패키지 레벨의 반도체 장치에서 외부 명령에 의해 내부 명령이 정상적으로 발생하였는지를 테스트하는 회로에 관한 것이다.
최근 반도체 메모리장치의 설계 및 미세가공기술의 발전은 메가(Mega) 단위급의 보다 높은 집적도 및 다기능화를 가능하게 하고 있다.
그러나, 반도체 메모리장치의 고집적화로 선폭간의 거리가 짧아짐에 따라 제조공정 전반에 걸쳐서 공정불량 가능성이 증가 되고 있으며, 이로 인한 수율 감소가 더욱 심화되고 있다.
도 1은 종래의 기술에 따라 웨이퍼(wafer) 레벨에서 프로브를 사용하여 테스트하는 것을 도시한 도면이다.
도 1을 참조하면, 웨이퍼(wafer) 레벨에서부터 불량(fail)이 발생한 디램(DRAM)을 조기에 가려내기 위해서 스크리닝 테스트(Screening Test)를 실시한다.
일반적으로, 스크리닝 테스트(Screening Test)는 반도체 메모리 장치를 생산하는 과정 중 웨이퍼(wafer) 상태일 때 프로브(probe)를 사용한 프로빙 테스 트(probing test)를 수행함으로써 반도체 메모리 장치의 결함(fail)을 발견한다.
하지만, 반도체 메모리 장치를 패키지(pakage) 하게 되면, 웨이퍼(wafer) 상태일 때 프로빙 테스트(probing test)를 통하여 발견할 수 없었던 결함(fail)이 발생할 수 있다.
즉, 반도체 메모리 소자의 패키지(pakage) 레벨에서만 발생하는 결함(fail)이 있을 수 있다.
그런데, 반도체 메모리 장치를 패키지(pakage) 하게 되면, 웨이퍼(wafer) 상태일 때와 같이 프로브(probe)를 사용한 프로빙 테스트(probing test)를 수행하는 것이 불가능하다는 문제점이 발생한다.
예를 들면, 패키지(package) 한 후에 외부에서 액티브(Active) 명령, 라이트(Write) 명령, 리드(Read) 명령이 순서대로 입력된 경우, 리드(Read) 명령에 대응하는 데이터(data)가 출력되지 않는 불량(fail)이 발생해도 프로빙 테스트(probing test)를 할 수 없기 때문에 액티브(Active) 명령에서 불량(fail)이 발생하였는지 출력 라이트(Write) 명령에서 불량(fail)이 발생하였는지를 알 수 있는 방법이 없다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 패키지 레벨의 반도체 장치에서 외부 명령에 의해 내부 명령이 정상적으로 발생하였는지를 테스트하는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 모드에서 복수의 내부명령신호에 응답하여 복수의 명령 플래그 신호를 생성하는 명령 플래그 신호 생성수단; 저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 저장하고, 출력제어신호에 응답하여 시리얼(serial) 하게 출력하는 저장수단; 및 상기 저장수단의 출력신호를 드라이빙하여 DQ패드를 통해 출력하는 출력수단을 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 테스트 모드에서 내부명령신호에 응답하여 명령 플래그 신호의 논리레벨을 결정하는 명령 플래그 신호 논리레벨 결정수단; 및 상기 명령 플래그 신호를 드라이빙하여 DQ패드를 통해 출력하는 출력수단을 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위한 회로를 상세히 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위 한 회로의 구성요소는 다음과 같다.
테스트 모드에서 복수의 내부명령신호(BK0ACT, BK0WT, BK0RD,…,CMD0n)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG) 중 각각의 명령 플래그 신호가 갖는 논리레벨을 결정하는 명령 플래그 신호 논리레벨 결정부(120)와, 저장제어신호(PINCTRL)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 저장하고, 출력제어신호(SOUTCTRL)에 응답하여 시리얼(serial) 하게 출력하는 저장부(140), 및 저장부(140)의 출력신호(REGOUT)를 드라이빙(driving)하여 DQ패드(168)를 통해 출력하는 출력부(160)을 포함한다.
여기서, 명령 플래그 신호 논리레벨 결정부(120)는, 복수의 내부명령신호(BK0ACT, BK0WT, BK0RD,…,CMD0n) 중 각각의 내부명령신호에 대해 토글링(toggling) 발생 여부를 감지하고, 감지결과에 따라 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG) 중 각각의 명령 플래그 신호에 대한 논리레벨 값을 결정하는 것을 특징으로 한다.
또한, 명령 플래그 신호 논리레벨 결정부(120)는, 테스트 모드 동작신호(TICMDOUT)를 일 입력으로 입력받고, 복수의 내부명령신호(BK0ACT, BK0WT, BK0RD,…,CMD0n) 중 어느 하나의 내부명령신호를 이 입력으로 입력받아 출력하는 복수의 앤드 게이트(122), 및 복수의 앤드 게이트(122)와 각각 연결되고, 클럭 인에이블 신호(CKE)를 일정시간 지연시킨 신호(CKEd)에 응답하여 초기화되며, 복수의 앤드 게이트(122)에서 출력되는 신호를 클럭 입력, 외부전압(VDD)을 데이터 입력으 로 입력받아 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG) 중 각각의 명령 플래그 신호에 대한 논리레벨 값을 결정하는 복수의 D플리플롭(124)를 구비한다.
여기서, 복수의 D플리플롭(124)은, 복수의 앤드 게이트(122)와 각각 연결되는 장치로서, 연결되어 있는 앤드 게이트에서 출력되는 신호가 토글링(toggling) 하게 되면, 출력되는 명령 플래그 신호의 논리레벨을 로직'로우'(Low)에서 로직'하이'(High)로 천이한다.
그리고, 저장부(140)는, 입/출력 방식에 따라 두 가지로 나누어진다.
첫째, 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 패러랠(parallel)하게 입력받아 저장하고, 시리얼(serial) 하게 출력하는 패러랠(parallel)-시리얼(serial) 방식이 있다.
둘째, 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 시리얼(serial)하게 입력받아 저장하고, 시리얼(serial) 하게 출력하는 시리얼(serial)-시리얼(serial) 방식이 있다.
패러랠(parallel)-시리얼(serial) 방식은 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 정해진 순서(pre-determined)에 따라 출력할 수 있다.
즉, 사용자에 의해 출력되는 데이터의 순서를 결정할 수 있다.
하지만, 시리얼(serial)-시리얼(serial) 방식은 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)가 입력된 순서별로 출력된 다.
즉, 먼저 입력된 명령 플래그 신호가 먼저 출력된다.(First In First Out)
저장부(140)의 동작 방식 중 패러랠(parallel)-시리얼(serial) 방식은, 저장제어신호(PINCTRL)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 패러랠(parallel)하게 저장하고, 출력제어신호(SOUTCTRL)에 응답하여 설정된 순서대로 시리얼(serial) 하게 출력하는 패러랠(parallel)-시리얼(serial) 레지스터를 포함한다.
여기서, 패러랠(parallel)-시리얼(serial) 레지스터는, 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 각각 입력받고, 복수의 명령 플래그 신호 중에서 어느 하나의 명령 플래그 신호를 저장할 수 있는 복수의 래치(1 latch, 2 latch,…,n-1 latch, n latch)를 구비한다.
그리고, 저장부(140)의 동작 방식 중 시리얼(serial)-시리얼(serial) 방식은, 저장제어신호(PINCTRL)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 입력받은 순서대로 시리얼(serial)하게 저장하고, 출력제어신호(SOUTCTRL)에 응답하여 입력받은 순서대로 시리얼(serial) 하게 출력하는 시리얼(serial)-시리얼(serial) 레지스터를 포함한다.
여기서, 시리얼(serial)-시리얼(serial) 레지스터는, 패러랠(parallel)-시리얼(serial) 레지스터와 마찬가지로 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 각각 입력받고, 복수의 명령 플래그 신호 중에서 어느 하나의 명령 플래그 신호를 저장할 수 있는 복수의 래치(1 latch, 2 latch,…,n-1 latch, n latch)를 구비한다.
도 3은 도 2에서 도시된 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위한 회로가 동작하는 타이밍을 도시한 타이밍 다이어그램이다.
도 3을 참조하여, 패키지 레벨의 명령 테스트를 위한 회로가 동작하는 타이밍을 설명하면 다음과 같다.
첫째, 클럭 인에이블 신호(CKE)를 일정시간 지연시킨 신호(CKEd)의 하강에지(falling)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 초기화시킨다(①).
즉, 셀프 리프레쉬 모드에서 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 초기화시킨다.
둘째, 셀프 리프레쉬 모드가 종료(②)되고, 액티브 명령(BK0 ACTV) - 라이트 명령(BK0 WRITE) - 리드 명령(BK0 READ) - 프리차지 명령(BK0 PRE)이 순서대로 입력된다.
셋째, 순서대로 입력된 각각의 명령에 응답하여 내부 명령 신호가 토글링(toggling)한다.
액티브 명령(BK0 ACTV)에 대응하는 내부 명령 신호(BK0ACT)와, 리드 명령(BK0 READ)에 대응하는 내부 명령 신호(BK0RD), 및 프리차지 명령(BK0 PRE)에 대응하는 내부 명령 신호(BK0PRE)가 토글링(toggling)한다.
하지만, 라이트 명령(BK0 WRITE)에 대응하는 내부 명령 신호(BK0WT)는 패키지(Package) 레벨의 결함(fail)로 인해 토글링(toggling) 하지 않는다.
넷째, 생성된 각각의 내부 명령 신호가 토글링(toggling) 하는 것에 응답하여 명령 플래그 신호의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이된다.
액티브 내부 명령 신호(BK0ACT)에 대응하는 명령 플래그 신호(BK0ACT_FLAG)와, 리드 내부 명령 신호(BK0RD)에 대응하는 명령 플래그 신호(BK0RD_FLAG), 및 프리차지 내부 명령 신호(BK0PRE)에 대응하는 명령 플래그 신호(BK0PRE_FLAG)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이된다.
하지만, 라이트 내부 명령 신호(BK0WT)는 생성되지 않았기 때문에 라이트 내부 명령 신호(BK0WT)에 대응하는 명령 플래그 신호(BK0WT_FLAG)는 천이하지 않고 로직'로우'(Low) 상태를 유지한다.
다섯째, 클럭 인에이블 신호(CKE)의 하강 에지(falling edge)에 응답하여 저장제어신호(PINCTRL)가 토글링(toggling)하고, 토글링(toggling)하는 저장제어신호(PINCTRL)에 응답하여 각각의 명령 플래그 신호가 레지스터에 저장된다.
여기서, 레지스터가 패러랠(parallel)-시리얼(serial) 레지스터일 경우 저장제어신호(PINCTRL)는 도 4에 도시된 바와 같이 한 번만 토글링(toggling)한다.
하지만, 레지스터가 시리얼(serial)-시리얼(serial) 레지스터일 경우 도 4에 도시된 것과 달리 저장제어신호(PINCTRL)는 외부 클럭 신호(CLK)에 동기되어 복수 번 토글링(toggling)한다.
여섯째, 클럭 인에이블 신호(CKE)를 일정시간 지연시킨 신호(CKEd)의 하강에지(falling)에 응답하여 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 초기화시킨다.(⑧)
일곱째, 클럭 인에이블 신호(CKE)가 로직'로우'(Low)로 천이한 후 다음 클럭신호(next CLK)이 토글링(toggling) 하는 것에 응답하여 출력제어신호(SOUTCTRL)가 토글링(toggling)하기 시작한다.
여기서, 출력제어신호(SOUTCTRL)는 클럭 신호(CLK)에 동기되어 토글링(toggling)한다.
여덟째, 출력제어신호(SOUTCTRL)의 토글링(toggling)에 응답하여 레지스터는 저장된 신호를 DQ패드(DQ pad)로 출력한다(⑨).
이때, 라이트 명령(BK0 WRITE)에 대응하는 내부 명령 신호(BK0WT)가 토글링(togling) 하지 않는 것을 외부에서 DQ패드(DQ pad)를 통해 검출할 수 있다.
그리고, 도 2에 본 발명의 실시예에 따른 패키지 레벨의 명령 테스트를 위한 회로를 상세히 도시한 도면에서는 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 생성했다.
때문에, 복수의 명령 플래그 신호(BK0ACT_FLAG, BK0WT_FLAG, BK0RD_FLAG,…,CMDn_FLAG)를 저장하고, 출력하는 저장부(140)가 꼭 필요하다.
하지만, 명령 플래그 신호를 한 개만 생성하는 회로의 경우에는, 테스트 모드에서 내부명령신호에 응답하여 명령 플래그 신호의 논리레벨을 결정하는 명령 플래그 신호 논리레벨 결정부와, 명령 플래그 신호를 드라이빙하여 DQ패드를 통해 출력하는 출력부 만을 포함할 수도 있다.
또한, 저장부의 구성요소로서 복수의 래치(latch)를 포함하는 패러 랠(parallel)-시리얼(serial) 레지스터 및 시리얼(serial)-시리얼(serial) 레지스터를 사용하는 대신에 한 개의 명령 플래그 신호를 저장할 수 있는 한 개의 래치(latch) 만을 사용할 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 패키지(package) 레벨에서 내부 명령 신호의 프로빙 테스트(probing test)를 할 수 없는 경우에도, DQ패드(DQ pad)를 통해 내부 명령 신호의 발생 여부를 알 수 있는 신호를 출력하도록 함으로써 패키지(package) 레벨 및 실장 환경에서의 동작 불량을 검출할 수 있다.
이상에서 살펴본 본 발명은 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 패키지(package) 레벨에서 내부 명령 신호의 프로빙 테스트(probing test)를 할 수 없는 경우에도, DQ패드(DQ pad)를 통해 내부 명령 신호의 발생 여부를 알 수 있는 신호를 출력하도록 함으로써 패키지(package) 레벨 및 실장 환경에서의 동작 불량을 검출할 수 있다.

Claims (19)

  1. 테스트 모드에서 복수의 내부명령신호에 응답하여 복수의 명령 플래그 신호중 각각의 상기 명령 플래그 신호가 갖는 논리레벨을 결정하는 명령 플래그 신호 논리레벨 결정수단;
    저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 저장하고, 출력제어신호에 응답하여 시리얼(serial) 하게 출력하는 저장수단; 및
    상기 저장수단의 출력신호를 드라이빙하여 DQ패드를 통해 출력하는 출력수단
    을 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  2. 제1항에 있어서,
    상기 명령 플래그 신호 논리레벨 결정수단은,
    복수의 상기 내부명령신호 중 각각의 상기 내부명령신호에 대해 토글링(toggling) 발생 여부를 감지하고, 감지결과에 따라 복수의 상기 명령 플래그 신호 중 각각의 상기 명령 플래그 신호에 대한 논리레벨 값을 결정하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 명령 플래그 신호 논리레벨 결정수단은,
    테스트 모드 동작신호를 일 입력으로 입력받고, 복수의 상기 내부명령신호 중 어느 하나의 상기 내부명령신호를 이 입력으로 입력받아 출력하는 복수의 앤드 게이트; 및
    복수의 상기 앤드 게이트와 각각 연결되고, 클럭 인에이블 신호를 일정시간 지연시킨 신호에 응답하여 초기화되며, 복수의 상기 앤드 게이트에서 출력되는 신호를 클럭 입력, 외부전압을 데이터 입력으로 입력받아 복수의 상기 명령 플래그 신호 중 각각의 상기 명령 플래그 신호에 대한 논리레벨 값을 결정하는 복수의 D플리플롭
    을 구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  4. 제1항에 있어서,
    상기 저장수단은,
    저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 패러랠(parallel)하게 저장하고, 출력제어신호에 응답하여 설정된 순서대로 시리얼(serial) 하게 출력하는 패러랠(parallel)-시리얼(serial) 레지스터
    를 포함하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  5. 제4항에 있어서,
    상기 패러랠(parallel)-시리얼(serial) 레지스터는,
    복수의 상기 명령 플래그 신호를 각각 입력받고, 복수의 상기 명령 플래그 신호 중에서 어느 하나의 명령 플래그 신호를 저장할 수 있는 복수의 래치
    를 구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  6. 제4항에 있어서
    상기 패러랠(parallel)-시리얼(serial) 레지스터는,
    클럭 인에이블 신호의 하강 에지(falling edge)에서 토글링(toggling)하는 상기 저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 패러랠(parallel) 하게 저장하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  7. 제4항에 있어서
    상기 패러랠(parallel)-시리얼(serial) 레지스터는,
    클럭 신호에 동기되어 토글링(toggling)하는 상기 출력제어신호의 상승 에 지(rising edge)에 응답하여 복수의 상기 명령 플래그 신호를 설정된 순서대로 시리얼(serial) 하게 출력하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  8. 제1항에 있어서,
    상기 저장수단은,
    저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 입력받은 순서대로 시리얼(serial)하게 저장하고, 출력제어신호에 응답하여 입력받은 순서대로 시리얼(serial) 하게 출력하는 시리얼(serial)-시리얼(serial) 레지스터
    를 포함하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  9. 제8항에 있어서,
    상기 시리얼(serial)-시리얼(serial) 레지스터는,
    복수의 상기 명령 플래그 신호를 각각 입력받고, 복수의 상기 명령 플래그 신호 중에서 어느 하나의 명령 플래그 신호를 저장할 수 있는 복수의 래치
    를 구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  10. 제8항에 있어서
    상기 시리얼(serial)-시리얼(serial) 레지스터는,
    클럭 신호에 동기되어 토글링(toggling)하는 상기 저장제어신호에 응답하여 복수의 상기 명령 플래그 신호를 입력되는 순서대로 시리얼(serial) 하게 저장하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  11. 제8항에 있어서
    상기 시리얼(serial)-시리얼(serial) 레지스터는,
    클럭 신호에 동기되어 토글링(toggling)하는 상기 출력제어신호의 상승 에지(rising edge)에 응답하여 복수의 상기 명령 플래그 신호를 입력받은 순서대로 시리얼(serial) 하게 출력하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  12. 제1항에 있어서,
    상기 출력수단은,
    클럭 인에이블 신호에 응답하여 메모리 셀(cell)의 데이터를 상기 DQ패드로 드라이빙하고, 상기 클럭 인에이블 신호의 위상을 반전한 신호에 응답하여 상기 저 장수단의 출력신호를 드라이빙하여 상기 DQ패드로 출력하는 출력 드라이빙부; 및
    상기 DQ패드를 통하여 입력되는 데이터를 버퍼링하여 상기 메모리 셀(cell)로 전달하는 입력 버퍼링부
    를 포함하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  13. 제12항에 있어서,
    상기 출력 드라이빙부는,
    상기 저장수단의 출력신호를 일 입력으로 입력받고, 상기 클럭 인에이블 신호의 위상을 반전한 신호를 이 입력으로 입력받으며, 테스트 모드 동작신호를 삼 입력으로 입력받아 출력하는 제1앤드 게이트;
    상기 메모리 셀(cell)의 데이터를 일 입력으로 입력받고, 상기 클럭 인에이블 신호를 이 입력으로 입력받아 출력하는 제2앤드 게이트; 및
    상기 제1앤드 게이트 및 상기 제2앤드 게이트의 출력신호를 입력받아 드라이빙하여 상기 DQ패드로 출력하는 출력 드라이버
    구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  14. 테스트 모드에서 내부명령신호에 응답하여 명령 플래그 신호의 논리레벨을 결정하는 명령 플래그 신호 논리레벨 결정수단; 및
    상기 명령 플래그 신호를 드라이빙하여 DQ패드를 통해 출력하는 출력수단
    을 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  15. 제14항에 있어서,
    저장제어신호에 응답하여 상기 명령 플래그 신호를 저장하고, 출력제어신호에 응답하여 상기 출력수단으로 출력하는 저장수단
    을 더 포함하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  16. 제14항에 있어서,
    상기 명령 플래그 신호 논리레벨 결정수단은,
    상기 내부명령신호에 대해 토글링(toggling) 발생 여부를 감지하고, 감지결과에 따라 상기 명령 플래그 신호의 논리레벨 값을 결정하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  17. 제14항 또는 제16항에 있어서,
    상기 명령 플래그 신호 논리레벨 결정수단은,
    테스트 모드 동작신호를 일 입력으로 입력받고, 상기 내부명령신호를 이 입력으로 입력받아 출력하는 앤드 게이트; 및
    클럭 인에이블 신호를 일정시간 지연시킨 신호에 응답하여 초기화되며, 상기 앤드 게이트에서 출력되는 신호를 클럭 입력, 외부전압을 데이터 입력으로 입력받아 상기 명령 플래그 신호의 논리레벨 값을 결정하는 D플리플롭
    을 구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  18. 제14항에 있어서,
    상기 출력수단은,
    클럭 인에이블 신호에 응답하여 메모리 셀(cell)의 데이터를 상기 DQ패드로 드라이빙하고, 상기 클럭 인에이블 신호의 위상을 반전한 신호에 응답하여 상기 저장수단의 출력신호를 드라이빙하여 상기 DQ패드로 출력하는 출력 드라이빙부; 및
    상기 DQ패드를 통하여 입력되는 데이터를 버퍼링하여 상기 메모리 셀(cell)로 전달하는 입력 버퍼링부
    를 포함하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
  19. 제18항에 있어서,
    상기 출력 드라이빙부는,
    상기 명령 플래그 신호를 일 입력으로 입력받고, 상기 클럭 인에이블 신호의 위상을 반전한 신호를 이 입력으로 입력받으며, 테스트 모드 동작신호를 삼 입력으로 입력받아 출력하는 제1앤드 게이트;
    상기 메모리 셀(cell)의 데이터를 일 입력으로 입력받고, 상기 클럭 인에이블 신호를 이 입력으로 입력받아 출력하는 제2앤드 게이트; 및
    상기 제1앤드 게이트 및 상기 제2앤드 게이트의 출력신호를 입력받아 드라이빙하여 상기 DQ패드로 출력하는 출력 드라이버
    구비하는 것을 특징으로 하는 패키지 레벨의 명령 테스트를 위한 반도체 장치.
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