KR20210123021A - 버퍼 회로 및 그 동작 방법 - Google Patents

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KR20210123021A
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황진하
신태식
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에스케이하이닉스 주식회사
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 신뢰성을 갖는 버퍼 회로는, 정지 상태 감지부 및 출력 신호 제어부를 포함한다. 정지 상태 감지부는 입력 신호를 수신하고, 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성한다. 출력 신호 제어부는 입력 신호를 기초로 출력 신호를 생성하고, 정지 상태 신호에 따라 출력 신호의 듀티비를 제어한다.

Description

버퍼 회로 및 그 동작 방법{BUFFER CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 버퍼 회로 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 신뢰성을 갖는 버퍼 회로 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 버퍼 회로는, 정지 상태 감지부 및 출력 신호 제어부를 포함한다. 정지 상태 감지부는 입력 신호를 수신하고, 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성한다. 출력 신호 제어부는 입력 신호를 기초로 출력 신호를 생성하고, 정지 상태 신호에 따라 출력 신호의 듀티비를 제어한다.
본 발명의 실시 예에 따른 버퍼 회로의 동작 방법은, 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성하는 단계, 입력 신호가 입력되고 딜레이가 경과한 이후에 정지 상태 신호를 듀티 제어 신호로 출력하는 단계, 듀티 제어 신호에 따라 제1 PN 비율 및 제2 PN 비율 중 어느 하나의 PN 비율을 출력 PN 비율로 결정하는 단계 및 출력 PN 비율에 따라, 입력 신호를 기초로 출력 신호를 생성하는 단계를 포함한다.
본 기술에 따르면 향상된 신뢰성을 갖는 버퍼 회로 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 입출력 신호 및 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 버퍼 회로를 설명하기 위한 도면이다.
도 4는 도 3의 버퍼 회로의 구조 및 동작을 설명하기 위한 도면이다.
도 5는 도 4의 정지 상태 감지부의 구성 및 동작을 설명하기 위한 도면이다.
도 6은 도 5의 정지 상태 감지부의 구성을 상세히 설명하기 위한 도면이다.
도 7은 도 5의 정지 상태 감지부의 신호를 나타내는 파형도이다.
도 8은 도 4의 출력 신호 제어부의 구성 및 동작을 설명하기 위한 도면이다.
도 9는 도 8의 출력 신호 생성부의 구성 및 동작을 설명하기 위한 도면이다.
도 10은 도 9의 출력 신호 생성부의 구성을 상세히 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른 출력 PN 비율을 설명하기 위한 파형도이다.
도 12는 일 실시 예에 따른 출력 PN 비율을 설명하기 위한 파형도이다.
도 13은 ISI(Intersymbol Interference) 발생을 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 ISI 제거를 설명하기 위한 도면이다.
도 15는 ISI에 따른 출력 신호의 듀티비를 설명하기 위한 도면이다.
도 16은 일 실시 예에 따른 도 8의 듀티 제어 신호 생성부를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 버퍼 회로의 동작을 설명하기 위한 순서도이다.
본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 입출력 신호 및 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 입출력 라인들을 통해 도 1의 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 칩 인에이블 신호(CE)를 수신할 수 있다. 칩 인에이블 신호(CE)는 메모리 컨트롤러(200)와 통신하는 메모리 장치(100)가 복수의 메모리 칩들을 포함하는 경우, 복수의 메모리 칩들 중 특정 메모리 칩을 선택하는 제어 신호일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 장치는 데이터 스트로브 신호(DQS)에 동기화되어 데이터 입출력 라인들(DQ)을 통해 메모리 컨트롤러(200)와 데이터를 통신할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 어드레스 래치 인에이블 신호(ALE)를 수신할 수 있다. 어드레스 래치 인에이블 신호(ALE)는 데이터 입출력 라인들(DQ)을 통해 메모리 장치(100)로 입력되는 데이터가 어드레스임을 나타내는 신호일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE)를 수신할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 데이터 입출력 라인들(DQ)을 통해 메모리 장치(100)로 입력되는 데이터가 커맨드임을 나타내는 신호일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 라이트 인에이블 신호(WE)를 수신할 수 있다. 라이트 인에이블 신호(WE)는 데이터 입출력 라인들(DQ)을 통해 메모리 장치(100)로 입력되는 커맨드, 어드레스 및 입력 데이터의 래칭을 제어하는 신호일 수 있다. 라이트 인에이블 신호(WE)가 활성화되면, 메모리 장치(100)는 데이터 입출력 라인들(DQ)을 통해 입력되는 데이터를 커맨드, 어드레스 또는 입력 데이터로서 저장할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 리드 인에이블 신호(RE)를 수신할 수 있다. 리드 인에이블 신호(RE)는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다. 메모리 장치(100)는 리드 인에이블 신호(RE)에 기초하여 독출된 데이터를 메모리 컨트롤러(200)로 제공할 수 있다.
메모리 장치(100)는 레디 비지 신호(R/B)를 메모리 컨트롤러(200)에 출력할 수 있다.
레디 비지 신호(R/B)는 메모리 장치(100)의 상태를 나타내는 신호일 수 있다. 레디 비지 신호(R/B)는 메모리 장치(100)가 적어도 하나의 동작을 수행하는 비지 상태 또는 메모리 장치(100)가 동작을 수행하지 않고 커맨드를 수신할 수 있는 레디 상태를 나타낼 수 있다.
도 3은 본 발명의 실시 예에 따른 버퍼 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 버퍼 회로(300)는 도 2의 메모리 장치(100)에 포함될 수 있다.
다양한 실시 예에서 버퍼 회로(300)는 도 1의 저장 장치(50)에 포함되지만 도 2의 메모리 장치(100) 외부에 위치할 수 있다.
버퍼 회로(300)는 입력 신호를 기초로 출력 신호를 생성할 수 있다. 실시 예에서, 입력 신호는 리드 인에이블 신호(RE)일 수 있다. 출력 신호는 클럭 신호(RE_CLK)일 수 있다. 입력 신호 및 출력 신호는 본 실시 예에 제한되지 않는다.
버퍼 회로(300)는 메모리 컨트롤러(200)로부터 수신한 리드 인에이블 신호(RE)를 기초로 클럭 신호(RE_CLK)를 생성할 수 있다. 메모리 장치(100)는 버퍼 회로(300)가 생성한 클럭 신호(RE_CLK)에 동기화하여 리드 동작을 수행할 수 있다.
도 4는 도 3의 버퍼 회로의 구조 및 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 버퍼 회로(300)는 정지 상태 감지부(Pause Detector, 310) 및 출력 신호 제어부(320)를 포함할 수 있다.
도 4에서 입력 신호는 리드 인에이블 신호(RE)이고 출력 신호는 클럭 신호(RE_CLK)일 수 있다. 다만 입력 신호 및 출력 신호는 본 실시 예에 제한되지 않는다.
정지 상태 감지부(310)는 입력 신호(RE)가 토글링 상태(Toggling)인지 정지 상태(Pause)인지 여부를 나타내는 정지 상태 신호(Pause Signal, P_SIG)를 생성할 수 있다. 예를 들어, 정지 상태 신호(P_SIG)가 로직 하이 레벨이면, 입력 신호(RE)는 정지 상태(Pause)이고, 정지 상태 신호(P_SIG)가 로직 로우 레벨이면, 입력 신호(RE)는 토글링 상태(Toggling)일 수 있다. 다른 예에서, 정지 상태 신호(P_SIG)가 로직 로우 레벨이면, 입력 신호(RE)는 정지 상태(Pause)이고, 정지 상태 신호(P_SIG)가 로직 하이 레벨이면, 입력 신호(RE)는 토글링 상태(Toggling)일 수 있다.
정지 상태 감지부(310)의 구성 및 동작은 도 5 및 도 6에서 상세히 설명하기로 한다.
출력 신호 제어부(320)는 입력 신호(RE)를 기초로 출력 신호(RE_CLK)를 생성할 수 있다. 출력 신호 제어부(320)는 정지 상태 신호(Pause Signal, P_SIG)에 응답하여 출력 신호(RE_CLK)의 듀티비를 조절할 수 있다. 듀티비는 출력 신호(RE_CLK)의 전체 주기 대비 활성화 구간의 비율일 수 있다.
출력 신호 제어부(320)는 정지 상태 신호(P_SIG)에 따라 출력 신호 제어부(320) 내의 출력 PN 비율을 제어하여 듀티비를 조절할 수 있다. 출력 PN 비율은 출력 신호 제어부(320)에 포함된 풀-업 소자들 및 풀-다운 소자들 중 활성화된 풀-업 소자 대 활성화된 풀-다운 소자의 사이즈 비율일 수 있다. 출력 신호 제어부(320)의 구성 및 동작은 도 8 내지 도 10에서 상세히 설명하기로 한다.
도 5는 도 4의 정지 상태 감지부의 구성 및 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 정지 상태 감지부(310)는 제1 감지단(311_1), 제2 감지단(311_2) 및 논리 연산기(312)를 포함할 수 있다. 실시 예에서, 정지 상태 감지부(310)는 입력 신호 수신단(미도시)을 포함할 수 있다. 입력 신호 수신단은 외부에서 입력되는 입력 신호(RE)를 수신하고, 입력 신호(RE)를 제1 감지단(311_1)에 전달할 수 있다.
제1 감지단(311_1)은 입력 신호(RE)를 기초로 제1 감지 신호(D_SIG1)를 생성할 수 있다. 제1 감지단(311_1)은 업 펄스 및 다운 펄스 중 설정된 펄스로 입력 신호(RE)를 바이어싱하여 제1 감지 신호(D_SIG1)를 생성할 수 있다.
실시 예에서, 제1 감지단(311_1)은 토글링 중인 입력 신호(RE)를 업 펄스로 바이어싱함으로써 제1 감지 신호(D_SIG1)를 생성할 수 있다. 제1 감지단(311_1)이 입력 신호(RE)를 업 펄스로 바이어싱하는 경우, 제1 감지단(311_1)은 입력 신호(RE)가 업 펄스이면, 제1 감지 신호(D_SIG1)의 출력을 하이 레벨로 상승시킬 수 있다. 제1 감지단(D1)은 입력 신호(RE)가 다운 펄스이면, 하이 레벨로 상승된 제1 감지 신호(D_SIG1)의 출력이 적게 강하하도록 제어할 수 있다.
다른 실시 예에서, 제1 감지단(311_1)은 토글링 중인 입력 신호(RE)를 다운 펄스로 바이어싱함으로써 제1 감지 신호(D_SIG1)를 생성할 수 있다. 제1 감지단(311_1)이 입력 신호(RE)를 다운 펄스로 바이어싱하는 경우, 제1 감지단(D1)은 입력 신호(RE)가 다운 펄스이면, 제1 감지 신호(D_SIG1)의 출력을 로우 레벨로 강하시킬 수 있다. 제1 감지단(D1)은 입력 신호(RE)가 업 펄스이면, 로우 레벨로 강하된 제1 감지 신호(D_SIG1)의 출력이 적게 상승하도록 제어할 수 있다.
제2 감지단(311_2)은 제1 감지 신호(D_SIG1)를 기초로 제2 감지 신호(D_SIG2)를 생성할 수 있다. 전술한 바와 마찬가지 방식으로, 제2 감지단(311_2)은 제1 감지 신호(D_SIG1)를 업 펄스 및 다운 펄스 중 설정된 펄스로 바이어싱하여 제2 감지 신호(D_SIG2)를 생성할 수 있다.
제1 감지 신호(D_SIG1)는 토글링 중인 입력 신호(RE)를 설정된 펄스로 바이어싱한 신호일 수 있다. 제1 감지 신호(D_SIG1)는 입력 신호(RE)가 토글링 중일 때, 설정된 펄스로 출력되는 비율이 입력 신호(RE)보다 높은 신호일 수 있다.
제2 감지 신호(D_SIG2)는 토글링 중인 제1 감지 신호(D_SIG1)를 설정된 펄스로 바이어싱한 신호일 수 있다. 제2 감지 신호(D_SIG2)는 토글링 중인 입력 신호(RE)를 설정된 펄스로 2번 바이어싱한 신호일 수 있다. 제2 감지 신호(D_SIG2)는 입력 신호(RE)가 토글링 중일 때, 설정된 펄스로 출력되는 비율이 제1 감지 신호(D_SIG1)보다 높은 신호일 수 있다.
이와 같이 입력 신호(RE)를 설정된 펄스로 바이어싱하는 횟수가 증가할 수록 입력 신호(RE)가 토글링 중인 구간에서 감지 신호가 설정된 펄스로 출력되는 비율이 증가할 수 있다.
논리 연산기(312)는 제1 감지 신호(D_SIG1) 및 제2 감지 신호(D_SIG2)에 대해 논리 연산을 수행하여 정지 상태 신호(P_SIG)를 생성할 수 있다. 제1 감지 신호(D_SIG1) 및 제2 감지 신호(D_SIG2)에 대한 논리 연산을 통해, 입력 신호(RE)가 토글링 중일 때에서 설정된 펄스 레벨을 갖는 정지 상태 신호(P_SIG)가 생성될 수 있다. 실시 예에서, 논리 연산은 논리합(OR) 연산 또는 부정 논리합(NOR) 연산을 포함할 수 있다.
정지 상태 신호(P_SIG)는 입력 신호(RE)가 토글링 상태(Toggling)인지 또는 정지 상태(Pause)인지에 따라 서로 다른 로직 레벨을 가질 수 있다.
예를 들어, 입력 신호(RE)가 정지 상태(Pause)이면, 정지 상태 신호(P_SIG)는 로직 하이 레벨이고, 입력 신호(RE)는 토글링 상태(Toggling)이면, 정지 상태 신호(P_SIG)는 로직 로우 레벨일 수 있다. 다른 예에서, 입력 신호(RE)가 정지 상태(Pause)이면, 정지 상태 신호(P_SIG)는 로직 로우 레벨이고, 입력 신호(RE)는 토글링 상태(Toggling)이면, 정지 상태 신호(P_SIG)는 로직 하이 레벨일 수 있다.
다양한 실시 예에서, 정지 상태 감지부(310)는 제1 감지단(311_1)만 포함할 수 있다. 정지 상태 감지부(310)는 제1 감지 신호(D_SIG1)를 정지 상태 신호(P_SIG)로 바로 출력할 수 있다. 이 경우, 정지 상태 감지부(310)가 입력 신호(RE)가 토글링 상태(Toggling)인지를 감지하는 정확도는 감소하나, 더 적은 구성으로 입력 신호(RE)가 토글링 상태(Toggling)인지 감지할 수 있다. 또한 입력 신호(RE)를 수신하여 정지 상태 신호(P_SIG)를 출력하기까지 걸리는 회로 딜레이가 감소할 수 있다.
다양한 실시 예에서, 정지 상태 감지부(310)는 적어도 둘 이상의 감지단을 포함할 수 있다. 적어도 둘 이상의 감지단은 캐스캐이드(Cascade) 방식으로 연결될 수 있다. 이 경우 적어도 둘 이상의 감지단에서 각각 출력되는 감지 신호들이 논리 연산기(132)에 입력될 수 있다. 감지단의 개수가 증가할수록, 정지 상태 신호(P_SIG)가 입력 신호(RE)가 토글링 상태(Toggling)인지 또는 정지 상태(Pause)인지를 나타내는 정확도가 증가할 수 있다.
도 6은 도 5의 정지 상태 감지부의 구성을 상세히 설명하기 위한 도면이다.
도 6을 참조하면, 제1 감지단(311_1)은 입력 신호(RE)를 업 펄스로 바이어싱하여 제1 감지 신호(D_SIG1)를 생성할 수 있다.
제1 감지단(311_1)은 제1 내지 제3 트랜지스터(T1~T3) 및 적어도 하나의 제4 트랜지스터(T4_1~T4_N, (N은 1이상의 자연수))를 포함할 수 있다.
제1 트랜지스터(T1)는 PMOS 트랜지스터이고 제2 트랜지스터(T2)는 NMOS 트랜지스터일 수 있다. 제1 및 제2 트랜지스터(T1, T2)는 입력 신호(RE)가 입력되는 노드와 제1 노드(N1) 사이에서 시모스 인버터(CMOS Inverter)로 동작할 수 있다. 입력 신호(RE)는 반전되어 제1 노드(N1)로 출력될 수 있다.
제3 트랜지스터(T3)는 PMOS 트랜지스터이고 적어도 하나의 제4 트랜지스터(T4_1~T4_N)는 NMOS 트랜지스터일 수 있다. 적어도 하나의 제4 트랜지스터(T4_1~T4_N) 각각은 다양한 방식으로 연결될 수 있다. 예를 들어, 적어도 하나의 제4 트랜지스터(T4_1~T4_N)는 직렬, 병렬 또는 직렬과 병렬이 혼합된 형태로 연결될 수 있다.
제3 트랜지스터(T3) 및 적어도 하나의 제4 트랜지스터(T4_1~T4_N)는 제1 노드(N1)와 제1 감지 신호(D_SIG1)가 출력되는 노드 사이에서 시모스 인버터(CMOS Inverter)로 동작할 수 있다. 제1 노드(N1)의 입력 신호는 반전되어 제1 감지 신호(D_SIG1)로 출력될 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)의 입력 신호에 대해 풀-업 구동할 수 있다. 적어도 하나의 제4 트랜지스터(T4_1~T4_N)는 제1 노드(N1)의 입력 신호에 대해 풀-다운 구동할 수 있다.
실시 예에서, 제1 감지단(311_1)은 제1 노드(N1)의 입력 신호에 대한 풀-업 구동력이 풀-다운 구동력보다 크도록 설계될 수 있다.
구체적으로, 제1 노드(N1)와 접지 전압 단 사이의 풀-다운 단의 임피던스가 제1 노드(N1)와 전원 단 사이의 풀-업 단의 임피던스보다 크도록 설계 될 수 있다. 제1 노드(N1)와 접지 전압 단 사이의 풀-다운 단에 포함된 적어도 하나의 제4 트랜지스터(T4_1~T4_N)의 임피던스가 제1 노드(N1)와 전원 단 사이의 풀-업 단에 포함된 제3 트랜지스터(T3)의 임피던스보다 클 수 있다. 이 경우, 입력 신호(RE)는 업 펄스로 바이어싱되고 제1 감지 신호(D_SIG1)로 출력될 수 있다.
제2 감지단(311_2)은 제1 감지 신호(D_SIG1)를 업 펄스로 바이어싱하여 제2 감지 신호(D_SIG2)를 생성할 수 있다.
제2 감지단(311_2)은 제5 내지 제7 트랜지스터(T5~T7) 및 적어도 하나의 제8 트랜지스터(T8_1~T8_N, (N은 1이상의 자연수))를 포함할 수 있다.
제5 트랜지스터(T5)는 PMOS 트랜지스터이고 제6 트랜지스터(T6)는 NMOS 트랜지스터일 수 있다. 제1 및 제6 트랜지스터(T5, T6)는 제1 감지 신호(D_SIG1)가 입력되는 노드와 제2 노드(N2) 사이에서 시모스 인버터(CMOS Inverter)로 동작할 수 있다. 제1 감지 신호(D_SIG1)는 반전되어 제2 노드(N2)로 출력될 수 있다.
제7 트랜지스터(T7)는 PMOS 트랜지스터이고 적어도 하나의 제8 트랜지스터(T8_1~T8_N)는 NMOS 트랜지스터일 수 있다. 적어도 하나의 제8 트랜지스터(T8_1~T8_N) 각각은 다양한 방식으로 연결될 수 있다. 예를 들어, 적어도 하나의 제8 트랜지스터(T8_1~T8_N)는 직렬, 병렬 또는 직렬과 병렬이 혼합된 형태로 연결될 수 있다.
제7 트랜지스터(T7) 및 적어도 하나의 제8 트랜지스터(T8_1~T8_N)는 제2 노드(N2)와 제2 감지 신호(D_SIG2)가 출력되는 노드 사이에서 시모스 인버터(CMOS Inverter)로 동작할 수 있다. 제2 노드(N2)의 입력 신호는 반전되어 제2 감지 신호(D_SIG2)로 출력될 수 있다.
제7 트랜지스터(T7)는 제2 노드(N2)의 입력 신호에 대해 풀-업 구동할 수 있다. 적어도 하나의 제8 트랜지스터(T8_1~T8_N)는 제2 노드(N2)의 입력 신호에 대해 풀-다운 구동할 수 있다.
실시 예에서, 제2 감지단(311_2)은 제2 노드(N2)의 입력 신호에 대한 풀-업 구동력이 풀-다운 구동력보다 크도록 설계될 수 있다.
구체적으로, 제2 노드(N2)와 접지 전압 단 사이의 풀-다운 단의 임피던스가 제2 노드(N2)와 전원 단 사이의 풀-업 단의 임피던스보다 크도록 설계 될 수 있다. 제2 노드(N2)와 접지 전압 단 사이의 풀-다운 단에 포함된 적어도 하나의 제8 트랜지스터(T8_1~T8_N)의 임피던스가 제2 노드(N2)와 전원 단 사이의 풀-업 단에 포함된 제7 트랜지스터(T7)의 임피던스보다 클 수 있다. 이 경우, 제1 감지 신호(D_SIG1)는 업 펄스로 바이어싱되고 제2 감지 신호(D_SIG2)로 출력될 수 있다.
다른 실시 예에서, 제1 감지단(311_1)은 입력 신호(RE)를 다운 펄스로 바이어싱하여 제1 감지 신호(D_SIG1)를 생성할 수 있다. 제1 감지단(311_1)은 제1 노드(N1)의 입력 신호에 대한 풀-다운 구동력이 풀-업 구동력보다 크도록 설계될 수 있다. 이 경우, 제1 노드(N1)와 전원 단 사이의 풀-업 단의 임피던스가 제1 노드(N1)와 접지 전압 단 사이의 풀-다운 단의 임피던스보다 크도록 설계 될 수 있다.
제2 감지단(311_2)은 제1 감지 신호(D_SIG1)를 다운 펄스로 바이어싱하여 제2 감지 신호(D_SIG2)를 생성할 수 있다. 제2 감지단(311_2)은 제2 노드(N2)의 입력 신호에 대한 풀-다운 구동력이 풀-업 구동력보다 크도록 설계될 수 있다. 이 경우, 제2 노드(N2)와 전원 단 사이의 풀-업 단의 임피던스가 제2 노드(N2)와 접지 전압 단 사이의 풀-다운 단의 임피던스보다 크도록 설계 될 수 있다.
실시 예에서, 논리 연산기(312)는 제1 감지 신호(D_SIG1) 및 제2 감지 신호(D_SIG2)에 대한 논리 연산을 수행함으로써 정지 상태 신호(P_SIG)를 생성할 수 있다. 논리 연산은 논리합(OR) 연산 또는 부정 논리합(NOR) 연산을 포함할 수 있다.
도 7은 도 5의 정지 상태 감지부의 신호를 나타내는 파형도이다.
도 7을 참조하면, 입력 신호(RE)는 정지 상태(Pause)일 때 로직 로우 레벨(L)일 수 있다. 입력 신호(RE)는 토글링 상태(Toggling)일 때 한 주기 동안 업 펄스(U)와 다운 펄스(D)가 반복될 수 있다.
제1 감지 신호(D_SIG1)는 입력 신호(RE)를 업 펄스(U)로 바이어싱한 신호일 수 있다. 제1 감지 신호(D_SIG1)는 입력 신호(RE)가 정지 상태(Pause)이면 로직 로우 레벨(L)로 출력될 수 있다. 제1 감지 신호(D_SIG1)는 입력 신호(RE)가 토글링 상태(Toggling)이면 업 펄스(U) 또는 펄스(P)로 출력될 수 있다.
구체적으로, 입력 신호(RE)가 토글링 상태(Toggling)이고 업 펄스(U)이면, 제1 감지 신호(D_SIG1)는 업 펄스(U)로 출력될 수 있다. 입력 신호(RE)가 토글링 상태(Toggling)이고 다운 펄스(D)이면, 제1 감지 신호(D_SIG1)는 펄스(P)로 출력될 수 있다.
입력 신호(RE)가 업 펄스(U)일 때 제1 감지 신호(D_SIG1)의 출력은 하이 레벨로 상승하고, 제1 감지 신호(D_SIG1)는 업 펄스(U)로 출력될 수 있다. 입력 신호(RE)가 다운 펄스(D)일 때, 제1 감지 신호(D_SIG1)의 출력은 하이 레벨에서 강하될 수 있다. 입력 신호(RE)가 다운 펄스(D)일 때 제1 감지 신호(D_SIG1)의 출력은 입력 신호(RE)의 출력보다 적게 강하하고, 펄스(P)로 출력될 수 있다.
제1 감지 신호(D_SIG1)는 정지 상태(Pause)일 때 로직 로우 레벨(L)일 수 있다. 제1 감지 신호(D_SIG1)는 토글링 상태(Pause)일 때 한 주기 동안 업 펄스(U)와 펄스(P)가 반복될 수 있다.
제2 감지 신호(D_SIG2)는 제1 감지 신호(D_SIG1)를 업 펄스(U)로 바이어싱한 신호일 수 있다. 제2 감지 신호(D_SIG2)는 제1 감지 신호(D_SIG1)가 정지 상태(Pause)이면 로직 로우 레벨(L)로 출력될 수 있다. 제2 감지 신호(D_SIG2)는 제1 감지 신호(D_SIG1)가 토글링 상태(Toggling)이면 업 펄스(U) 또는 펄스(P')로 출력될 수 있다.
구체적으로, 제1 감지 신호(D_SIG1)가 토글링 상태(Toggling)이고 업 펄스(U)이면, 제2 감지 신호(D_SIG2)는 업 펄스(U)로 출력될 수 있다. 제1 감지 신호(D_SIG1)가 토글링 상태(Toggling)이고 펄스(P)이면, 제2 감지 신호(D_SIG2)는 펄스(P')로 출력될 수 있다.
제1 감지 신호(D_SIG1)가 업 펄스(U)일 때 제2 감지 신호(D_SIG2)의 출력은 하이 레벨로 상승하고, 제2 감지 신호(D_SIG2)는 업 펄스(U)로 출력될 수 있다. 제1 감지 신호(D_SIG1)가 펄스(P)일 때, 제2 감지 신호(D_SIG2)의 출력은 하이 레벨에서 강하될 수 있다. 제1 감지 신호(D_SIG1)가 펄스(P)일 때 제2 감지 신호(D_SIG2)의 출력은 제1 감지 신호(D_SIG1)의 출력보다 적게 강하하고, 펄스(P')로 출력될 수 있다.
도 7에서, 정지 상태 신호(P_SIG)는 제1 감지 신호(D_SIG1) 및 제2 감지 신호(D_SIG2)에 대한 부정 논리합(NOR) 연산한 신호일 수 있다. 정지 상태 신호(P_SIG)는 입력 신호(RE)가 정지 상태(Pause)이면 로직 하이 레벨(H)로 출력될 수 있다. 정지 상태 신호(P_SIG)는 입력 신호(RE)가 토글링 상태(Toggling)이면 로직 로우 레벨(L)로 출력될 수 있다.
다른 실시 예에서, 정지 상태 신호(P_SIG)는 제1 감지 신호(D_SIG1) 및 제2 감지 신호(D_SIG2)에 대한 논리합(NOR) 연산한 신호일 수 있다. 정지 상태 신호(P_SIG)는 입력 신호(RE)가 정지 상태(Pause)이면 로직 로우 레벨(L)로 출력될 수 있다. 정지 상태 신호(P_SIG)는 입력 신호(RE)가 토글링 상태(Toggling)이면 로직 하이 레벨(H)로 출력될 수 있다.
도 8은 도 4의 출력 신호 제어부의 구성 및 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 출력 신호 제어부(320)는 듀티 제어 신호 생성부(321) 및 출력 신호 생성부(322)를 포함할 수 있다.
실시 예에서, 듀티 제어 신호(DUTY_CON) 생성부(321)는 정지 상태 신호(P_SIG)가 입력되고 타겟 딜레이가 경과한 이후에, 정지 상태 신호(P_SIG)를 듀티 제어 신호(DUTY_CON)로 출력할 수 있다. 타겟 딜레이는 비동기식 딜레이 또는 동기식 딜레이일 수 있다.
실시 예에서, 타겟 딜레이가 동기식 딜레이인 경우, 듀티 제어 신호 생성부(321)는 입력된 정지 상태 신호(P_SIG)를 미리 설정된 클럭만큼 딜레이 시킨 후 듀티 제어 신호(DUTY_CON)로 출력하는 딜레이 회로를 포함할 수 있다. 딜레이 회로는 다양하게 구현될 수 있다.
실시 예에서 출력 신호 생성부(322)는 듀티 제어 신호(DUTY_CON)에 따라 출력 PN 비율을 제어하고, 출력 PN비율에 따라 출력 신호(RE_CLK)의 듀티비를 조절하여 출력 신호(RE_CLK)를 생성할 수 있다.
도 9는 도 8의 출력 신호 생성부의 구성 및 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 출력 신호 생성부(322)는 입력 신호(RE)를 기초로 출력 신호(RE_CLK)를 생성할 수 있다. 출력 신호 생성부(322)는 듀티 제어 신호(DUTY_CON)에 응답하여 출력 신호(RE_CLK)의 듀티비를 조절할 수 있다. 출력 신호(RE_CLK)의 듀티비는 출력 신호(RE_CLK)의 전체 주기 대비 활성화 구간의 비율일 수 있다.
출력 신호 생성부(322)는 듀티 제어 신호(DUTY_CON)에 따라 출력 신호 생성부(322) 내의 출력 PN 비율을 제어하여 듀티비를 조절할 수 있다. 출력 PN 비율은 출력 신호 생성부(322)에 포함된 풀-업 소자들 및 풀-다운 소자들 중 활성화된 풀-업 소자 대 활성화된 풀-다운 소자의 사이즈 비율일 수 있다.
출력 신호 생성부(322)는 디폴트 제어단(322a) 및 정지 상태 제어단(322b)을 포함할 수 있다.
디폴트 제어단(322a) 및 정지 상태 제어단(322b)은 입력 신호(RE)가 입력되는 노드와 출력 신호(RE_CLK)가 출력되는 노드 사이에 병렬로 연결될 수 있다. 다양한 실시 예에서, 출력 신호 생성부(322)는 적어도 하나 이상의 제어단(322b)을 포함할 수 있다.
디폴트 제어단(322a)은 디폴트 PN 비율을 가질 수 있다. 디폴트 PN 비율은 디폴트 제어단(322a)에 포함된 풀-업 소자들 및 풀-다운 소자들 중 활성화된 풀-업 소자 대 활성화된 풀-다운 소자의 사이즈 비율일 수 있다.
정지 상태 제어단(322b)은 제1 제어 PN 비율을 가질 수 있다. 제1 제어 PN 비율은 정지 상태 제어단(322b)에 포함된 풀-업 소자들 및 풀-다운 소자들 중 활성화된 풀-업 소자 대 활성화된 풀-다운 소자의 사이즈 비율일 수 있다.
디폴트 제어단(322a) 및 정지 제어단(322b) 중 적어도 하나는 듀티 제어 신호(DUTY_CON)에 따라 선택적으로 활성화될 수 있다. 실시 예에서, 듀티 제어 신호(DUTY_CON)는 MUX 회로를 통해 디폴트 제어단(322a) 또는 정지 제어단(322b)에 선택적으로 인가될 수 있다. 정지 상태 제어단(322b)은 듀티 제어 신호(DUTY_CON)에 응답하여 활성화될 수 있다. 예를 들어, 정지 상태 제어단(322b)은 듀티 제어 신호(DUTY_CON)가 로직 하이 레벨이면 활성화되고, 로직 로우 레벨이면 비활성화될 수 있다. 다양한 실시 예에서, 듀티 제어 신호(DUTY_CON)의 로직 레벨이 반대인 경우도 마찬가지일 수 있다.
따라서, 듀티 제어 신호(DUTY_CON)가 로직 하이 레벨이면, 출력 PN 비율은 디폴트 PN 비율을 기초로 결정될 수 있다. 듀티 제어 신호(DUTY_CON)가 로직 로우 레벨이면, 출력 PN 비율은 디폴트 PN 비율 및 제1 제어 PN 비율을 기초로 결정될 수 있다. 실시 예에서, 출력 PN 비율은 듀티 제어 신호(DUTY_CON)가 로직 하이 레벨일 때가 로직 로우 레벨일 때보다 클 수 있다.
도 10은 도 9의 출력 신호 생성부의 구성을 상세히 설명하기 위한 도면이다.
도 10을 참조하면, 출력 신호 생성부(322)는 디폴트 제어단(322a) 및 정지 상태 제어단(322b)을 포함할 수 있다.
디폴트 제어단(322a)은 제1 풀업 단(322a_1), 제1 시모스 인버터(CI_1) 및 제1 풀다운 단(322a_2)을 포함할 수 있다.
제1 풀업 단(322a_1)은 전원 전압(VCCI) 단과 제1 시모스 인버터(CI_1) 사이에 연결될 수 있다. 제1 풀업 단(322a_1)은 제1 PMOS 트랜지스터(P1)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트에는 제1 PMOS 트랜지스터(P1)를 턴 온시키기 위한 턴 온 전압(VL)이 인가될 수 있다.
제1 시모스 인버터(CI_1)는 입력 신호(RE)의 노드와 출력 신호(RE_CLK)의 노드 사이에 연결될 수 있다.
제1 풀다운 단(322a_2)은 접지 전압 단과 제1 시모스 인버터(CI_1) 사이에 연결될 수 있다. 제1 풀다운 단(322a_2)은 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)의 게이트에는 제1 NMOS 트랜지스터(N1)를 턴 온시키기 위한 턴 온 전압(VH)이 인가될 수 있다.
디폴트 제어단(322a) 및 정지 제어단(322b) 중 적어도 하나는 듀티 제어 신호(DUTY_CON)에 따라 선택적으로 활성화될 수 있다. 디폴트 제어단(322a)의 디폴트 PN 비율은 제1 PMOS 트랜지스터(P1) 대 제1 NMOS 트랜지스터(N1)의 사이즈 비율일 수 있다. 실시 예에서, 디폴트 PN 비율은 2:1로 가정하여 설명한다.
정지 상태 제어단(322b)은 제2 풀업 단(322b_1), 제2 풀다운 단(322b_2) 및 제2 시모스 인버터(CI_2)를 포함할 수 있다.
제2 풀업 단(322b_1)은 전원 전압(VCCI) 단과 제2 시모스 인버터(CI_2) 사이에 연결될 수 있다. 제2 풀업 단(322b_1)은 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 제2 PMOS 트랜지스터(P2)의 게이트에는 반전된 듀티 제어 신호(DUTY_CONB)가 인가될 수 있다.
제2 시모스 인버터(CI_2)는 입력 신호(RE)의 노드와 출력 신호(RE_CLK)의 노드 사이에 연결될 수 있다.
제2 풀다운 단(322b_2)은 접지 전압 단과 제2 시모스 인버터(CI_2) 사이에 연결될 수 있다. 제2 풀다운 단(322b_2)은 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제2 NMOS 트랜지스터(N2)의 게이트에는 듀티 제어 신호(DUTY_CON)가 인가될 수 있다.
정지 상태 제어단(322b)은 듀티 제어 신호(DUTY_CON)에 응답하여 활성화될 수 있다. 정지 상태 제어단(322b)의 제1 제어 PN 비율은 제2 PMOS 트랜지스터(P2) 대 제2 NMOS 트랜지스터(N2)의 사이즈 비율일 수 있다. 실시 예에서, 제1 제어 PN 비율은 4:1로 가정하여 설명한다.
실시 예에서, 출력 신호 생성부(322)는 듀티 제어 신호(DUTY_CON)에 따라 출력 PN 비율을 제어할 수 있다.
예를 들어, 듀티 제어 신호(DUTY_CON)가 로직 로우 레벨이면, 정지 상태 제어단(322b)은 비활성화될 수 있다. 이 경우 출력 PN 비율은 디폴트 PN 비율인 2:1로 결정될 수 있다.
듀티 제어 신호(DUTY_CON)가 로직 하이 레벨이면, 정지 상태 제어단(322b)은 활성화될 수 있다. 이 경우 출력 PN 비율은 디폴트 PN 비율 및 제1 제어 PN 비율에 따라 (2+4):(1+1)=3:1로 결정될 수 있다.
실시 예에서, 듀티 제어 신호(DUTY_CON)에 따라 정지 상태 제어단(322b)의 제2 풀업 단(322b_1) 및 제2 풀다운 단(322b_2)은 전부 활성화될 수 있다. 이 경우, 제2 풀업 단(322b_1)의 제2 PMOS 트랜지스터(P2)의 게이트에는 반전된 듀티 제어 신호(DUTY_CONB)가 인가될 수 있다. 제2 풀다운 단(322b_2)의 제2 NMOS 트랜지스터(N2)의 게이트에는 정지 상태 신호(P_SIGB)가 인가될 수 있다. 출력 PN 비율은 (2+4):(1+1)=3:1로 결정될 수 있다.
다양한 실시 예에서, 듀티 제어 신호(DUTY_CON)에 따라 정지 상태 제어단(322b)의 제2 풀업 단(322b_1) 및 제2 풀다운 단(322b_2) 중 어느 하나가 선택적으로 활성화될 수 있다.
예를 들어, 듀티 제어 신호(DUTY_CON)에 따라 정지 상태 제어단(322b)의 제2 풀다운 단(322b_2)이 활성화될 수 있다. 이 경우, 제2 풀업 단(322b_1)의 제2 PMOS 트랜지스터(P2)의 게이트와 제2 풀다운 단(322b_2)의 제2 NMOS 트랜지스터(N2)의 게이트 각각에는 듀티 제어 신호(DUTY_CON)가 인가될 수 있다. 출력 PN 비율은 (2+0):(1+1)=1:1로 결정될 수 있다.
다른 예를 들어, 듀티 제어 신호(DUTY_CON)에 따라 정지 상태 제어단(322b)의 제2 풀업 단(322b_1)이 활성화될 수 있다. 이 경우, 제2 풀업 단(322b_1)의 제2 PMOS 트랜지스터(P2)의 게이트와 제2 풀다운 단(322b_2)의 제2 NMOS 트랜지스터(N2)의 게이트 각각에는 반전된 듀티 제어 신호(DUTY_CONB)가 인가될 수 있다. 출력 PN 비율은 (2+4):(1+0)=6:1로 결정될 수 있다.
다양한 실시 예에서, 출력 신호 생성부(322)는 적어도 하나의 정지 상태 제어단(322b)을 포함할 수 있다. 출력 신호 생성부(322)는 듀티 제어 신호(DUTY_CON)에 따라 각 정지 상태 제어단(322b)을 제어함으로써 출력 PN 비율을 다양하게 제어할 수 있다.
도 11은 일 실시 예에 따른 출력 PN 비율을 설명하기 위한 파형도이다.
도 11을 참조하면, 입력 신호(RE)가 정지 상태(Pause)이면 정지 상태 신호(P_SIG)는 로직 하이 레벨(H)로 출력될 수 있다. 입력 신호(RE)가 토글링 상태(Toggling)이면 정지 상태 신호(P_SIG)는 로직 로우 레벨(L)로 출력될 수 있다.
실시 예에서, 정지 상태 신호(P_SIG)는 입력 신호(RE)로부터 제1 딜레이(Delay 1) 이후 출력될 수 있다. 제1 딜레이(Delay 1)는 비동기식 딜레이 또는 동기식 딜레이일 수 있다. 제1 딜레이(Delay 1)는 타겟 출력 PN 비율에 따라 다양하게 결정될 수 있다. 제1 딜레이(Delay 1)가 비동기식 딜레이인 경우, 제1 딜레이(Delay 1)는 도 4를 참조하여 설명된 정지 상태 감지부(310)의 회로 딜레이를 기초로 결정될 수 있다.
디폴트 제어단(Default Control Stage, DCS) 및 정지 상태 제어단(Pause Control Stage, PCS) 중 적어도 하나는 듀티 제어 신호(DUTY_CON)에 따라 선택적으로 활성화될 수 있다.
실시 예에서, 정지 상태 제어단(Pause Control Stage, PCS)은 듀티 제어 신호(DUTY_CON)에 응답하여 활성화될 수 있다. 예를 들어, 정지 상태 제어단(PCS)은 듀티 제어 신호(DUTY_CON)가 로직 하이 레벨(H)이면 활성화될 수 있다. 정지 상태 제어단(PCS)은 듀티 제어 신호(DUTY_CON)가 로직 로우 레벨(L)이면 비활성화될 수 있다.
따라서, 듀티 제어 신호(DUTY_CON)가 로직 하이 레벨(H)이면, 출력 PN 비율은 3:1로 제어될 수 있다. 듀티 제어 신호(DUTY_CON)가 로직 로우 레벨(L)이면, 출력 PN 비율은 2:1로 제어될 수 있다. 단, 듀티 제어 신호(DUTY_CON)에 따라 제어되는 출력 PN 비율은 본 실시 예에 제한되지 않는다.
도 12는 일 실시 예에 따른 출력 PN 비율을 설명하기 위한 파형도이다.
도 12를 참조하면, ta1~ta2에서, 입력 신호(RE)는 정지 상태(Pause)일 수 있다. ta2~ta4에서, 입력 신호(RE)는 토글링 상태(Toggling)일 수 있다. ta4~ta6에서, 입력 신호(RE)는 정지 상태(Pause)일 수 있다.
실시 예에서, 입력 신호(RE)가 정지 상태(Pause)이면 정지 상태 신호(P_SIG)는 로직 하이 레벨(H)이고, 입력 신호(RE)는 토글링 상태(Toggling)이면 정지 상태 신호(P_SIG)는 로직 로우 레벨(L)일 수 있다.
실시 예에서, 정지 상태 신호(P_SIG)는 입력 신호(RE)로부터 제1 딜레이(Delay 1) 이후 출력될 수 있다. 제1 딜레이(Delay 1)는 비동기식 딜레이 또는 동기식 딜레이일 수 있다. 제1 딜레이(Delay 1)는 타겟 출력 PN 비율에 따라 다양하게 결정될 수 있다. 제1 딜레이(Delay 1)가 비동기식 딜레이인 경우, 제1 딜레이(Delay 1)는 도 4를 참조하여 설명된 정지 상태 감지부(310)의 회로 딜레이를 기초로 결정될 수 있다.
따라서, ta1~ta3에서, 정지 상태 신호(P_SIG)는 로직 하이 레벨(H)일 수 있다. ta3부터 ta5에서 제1 딜레이(Delay 1) 이후까지, 정지 상태 신호(P_SIG)는 로직 로우 레벨(L)일 수 있다. ta5에서 제1 딜레이(Delay 1) 이후부터 ta7까지, 정지 상태 신호(P_SIG)는 로직 하이 레벨(H)일 수 있다.
실시 예에서, 듀티 제어 신호(DUTY_CON)는 정지 상태 신호(P_SIG)로부터 제2 딜레이(Delay 2) 이후 출력될 수 있다. 제2 딜레이(Delay 1, Delay 2)는 비동기식 딜레이 또는 동기식 딜레이일 수 있다. 제2 딜레이(Delay 2)는 타겟 출력 PN 비율에 따라 다양하게 결정될 수 있다.
제2 딜레이(Delay 2)가 비동기식 딜레이인 경우, 제2 딜레이(Delay 2)는 도 8을 참조하여 설명된 듀티 제어 신호 생성부(321)의 회로 딜레이를 기초로 결정될 수 있다. 제2 딜레이(Delay 2)가 동기식 딜레이인 경우, 제2 딜레이(Delay 2)는 듀티 제어 신호 생성부(321)의 내부 클럭을 기초로 결정될 수 있다. 다양한 실시 예에서, 듀티 제어 신호(DUTY_CON)는 정지 상태 신호(P_SIG)로부터 딜레이 없이 출력될 수 있다.
실시 예에서, 정지 상태 신호(P_SIG)가 입력되고 제2 딜레이(Delay 2)가 경과한 이후에, 정지 상태 신호(P_SIG)는 듀티 제어 신호(DUTY_CON)로 출력될 수 있다. 제2 딜레이(Delay 2)가 동기식 딜레이인 경우, 제2 딜레이(Delay 2)는 미리 설정된 클럭을 기초로 결정될 수 있다.
ta1~ta2에서, 입력 신호(RE)는 정지 상태(Pause)이고, 듀티 제어 신호(DUTY_CON)는 로직 하이 레벨(H)일 수 있다.
ta2~ta3에서, 입력 신호(RE)는 토글링 상태(Toggling)이지만, 입력 신호(RE)와 정지 상태 신호(P_SIG) 간의 제1 딜레이(Delay 1)로 인해 듀티 제어 신호(DUTY_CON)는 로직 하이 레벨(H)을 유지할 수 있다.
ta3~ta4에서, 입력 신호(RE)는 토글링 상태(Toggling)이지만, 정지 상태 신호(P_SIG)와 듀티 제어 신호(DUTY_CON) 간의 제2 딜레이(Delay 2)로 인해, 듀티 제어 신호(DUTY_CON)는 로직 하이 레벨(H)을 유지할 수 있다.
ta4~ta5에서, 입력 신호(RE)는 토글링 상태(Toggling)이고, 듀티 제어 신호(DUTY_CON)는 로직 로우 레벨(L)일 수 있다.
ta5~ta6에서, 입력 신호(RE)는 정지 상태(Pause)이지만, 입력 신호(RE)와 정지 상태 신호(P_SIG) 간의 제1 딜레이(Delay 1) 및 정지 상태 신호(P_SIG)와 듀티 제어 신호(DUTY_CON) 간의 제2 딜레이(Delay 2)로 인해 듀티 제어 신호(DUTY_CON)는 로직 로우 레벨(L)을 유지할 수 있다.
ta6~ta7에서, 입력 신호(RE)는 정지 상태(Pause)이고, 듀티 제어 신호(DUTY_CON)는 로직 하이 레벨(H)일 수 있다.
실시 예에서, 듀티 제어 신호(DUTY_CON)에 따라 출력 PN 비율이 제어될 수 있다. 따라서, ta1~ta4에서 출력 PN 비율은 3:1로 제어될 수 있다. ta4~ta6에서, 출력 PN 비율은 2:1로 제어될 수 있다. ta6~ta7에서 출력 PN 비율은 3:1로 제어될 수 있다.
실시 예에서, 입력 신호(RE)가 입력되고 듀티 제어 신호(DUTY_CON)가 출력되기 까지 제1 및 제2 딜레이(Delay 1, Delay 2)로 인해, 입력 신호(RE)를 기초로 생성되는 출력 신호의 첫 사이클을 포함한 적어도 하나의 사이클 동안 출력 PN 비율은 3:1로 제어될 수 있다. 적어도 하나의 사이클이 경과한 이후에 출력 PN 비율은 2:1로 제어될 수 있다. 적어도 하나의 사이클은 제1 및 제2 딜레이(Delay 1, Delay 2)를 기초로 결정될 수 있다.
실시 예에서, 출력 신호의 첫 사이클을 포함한 적어도 하나 사이클 동안 출력 PN 비율을 제1 PN 비율(3:1)일 수 있다. 적어도 하나의 사이클 이후에 출력 PN 비율은 제2 PN 비율(2:1)일 수 있다. 제1 PN 비율은 제2 PN 비율보다 높을 수 있다. 다른 실시 예에서, 제1 PN 비율은 제2 PN 비율보다 낮을 수 있다.
도 13은 ISI(Intersymbol Interference) 발생을 설명하기 위한 도면이다.
도 13을 참조하면, 출력 PN 비율은 입력 신호(RE)가 정지 상태(Pause)인지 토글링 상태(Toggling)인지와 무관하게 2:1로 설정될 수 있다.
입력 신호(RE)가 정지 상태(Pause)에서 토글링 상태(Toggling)로 변경되면, 출력 신호(RE_CLK)도 입력 신호(RE)의 변동에 응답하여 정지 상태(Pause)에서 토글링 상태(Toggling)로 변경될 수 있다. 출력 신호(RE_CLK)는 정지 상태(Pause)일 때 로우 레벨일 수 있다. 출력 신호(RE_CLK)는 토글링 상태(Toggling)일 때 로우 레벨과 하이 레벨이 일정한 주기로 반복될 수 있다.
ISI(Intersymbol Interference)는 노이즈와 같이 앞선 신호의 간섭에 의해 후속 신호가 왜곡되는 현상일 수 있다.
예를 들어, 출력 신호(RE_CLK)가 정지 상태(Pause)에서 토글링 상태(Toggling)로 변경되면, 출력 신호(RE_CLK)의 출력은 오랜 시간 로우 레벨을 유지하다가 하이 레벨로 급격히 천이하게 된다. 이 때, 출력 신호(RE_CLK)의 출력이 오랜 시간 로우 레벨로 유지된 영향으로 인해, 출력 신호(RE_CLK)가 토글링 상태(Toggling)일 때 출력 신호(RE_CLK)의 출력은 하이 레벨로 충분히 상승하지 못할 수 있다.
따라서, 출력 신호(RE_CLK)의 첫 사이클을 포함한 적어도 하나의 사이클 동안 출력 신호(RE_CLK)의 출력이 정상적으로 출력되지 못하는 현상은 ISI일 수 있다.
도 14는 본 발명의 실시 예에 따른 ISI 제거를 설명하기 위한 도면이다.
도 14를 참조하면, 제1 PN 비율은 3:1일 수 있다. 제2 PN 비율은 2:1일 수 있다. 제2 PN 비율은 디폴트 PN 비율일 수 있다. 출력 PN 비율은 제1 PN 비율 또는 제2 PN 비율로 결정될 수 있다.
도 13을 참조할 때, 입력 신호(RE)가 정지 상태(Pause)인지 토글링 상태(Toggling)인지와 무관하게 출력 PN 비율이 제2 PN 비율로 제어되면 tb2~tb3에서 ISI가 발생할 수 있다.
다시 말해서, 출력 신호(RE_CLK)가 정지 상태(Pause)에서 토글링 상태(Toggling)로 변경되면, 출력 신호(RE_CLK)의 출력이 오랜 시간 로우 레벨로 유지된 영향으로 인해, 출력 신호(RE_CLK)의 출력은 하이 레벨로 충분히 상승하지 못할 수 있다.
도 14에서, ISI가 발생하는 tb2~tb3에서 출력 PN 비율은 제2 PN 비율보다 높은 제1 PN 비율로 제어될 수 있다. 출력 PN 비율이 높아지면, 출력 신호(RE_CLK)의 업 펄스 성분이 증폭될 수 있다.
따라서, 출력 신호(RE_CLK)가 정지 상태(Pause)에서 토글링 상태(Toggling)로 변경될 때, 출력 신호(RE_CLK)의 출력이 오랜 시간 로우 레벨로 유지된 영향에도 불구하고, 출력 신호(RE_CLK)의 출력은 하이 레벨로 충분히 상승할 수 있다.
즉, 출력 신호(RE_CLK)의 첫 사이클을 포함한 적어도 하나 사이클 동안 출력 PN 비율을 디폴트 PN 비율인 제2 PN 비율보다 높은 제1 PN 비율로 제어함으로써 ISI가 개선될 수 있다.
도 15는 ISI에 따른 출력 신호의 듀티비를 설명하기 위한 도면이다.
도 15를 참조하면, 듀티비는 출력 신호(RE_CLK)의 전체 주기 동안 활성화 구간의 비율일 수 있다. 듀티비는 한 사이클 동안 하이 펄스가 출력되는 구간의 비율일 수 있다. 하이 펄스 구간은 신호의 출력이 최소 값과 최대 값의 중간 값을 넘는 구간일 수 있다.
ISI가 없을 때 정상적인 출력 신호(RE_CLK)의 듀티비는 50:50일 수 있다. 하나의 주기 동안 활성화 구간 대 비활성화 구간의 비율은 50:50일 수 있다. 또는 하나의 펄스 구간 동안 하이 펄스 구간 대 로우 펄스 구간의 비율은 50:50일 수 있다. 또는 하나의 펄스 구간 동안 업 펄스 구간 대 다운 펄스 구간의 비율은 50:50일 수 있다. 실시 예에서, 듀티비의 정상 범위는 50:50으로 제한되지 않는다.
ISI가 발생하면, 출력 신호(RE_CLK')의 첫 사이클을 포함하는 적어도 하나 이상의 사이클 동안 업 펄스 성분이 다운 펄스 성분에 비해 약할 수 있다. 실시 예에서, ISI는 출력 신호가 정지 상태에서 토글링 상태로 변경될 때 발생할 수 있다.
ISI로 인해 업 펄스 성분이 다운 펄스 성분에 비해 약한 경우 출력 신호(RE_CLK')의 듀티비는 45:55일 수 있다. 즉, 하나의 주기 동안 활성화 구간 대 비활성화 구간의 비율은 45:55일 수 있다. 또는 하나의 펄스 구간 동안 하이 펄스 구간 대 로우 펄스 구간의 비율은 45:55일 수 있다. 또는 하나의 펄스 구간 동안 업 펄스 구간 대 다운 펄스 구간의 비율은 45:55일 수 있다.
본 발명의 실시 예에 따르면, 출력 신호가 정지 상태에서 토글링 상태로 변경될 때 출력 PN 비율을 제어함으로써 ISI가 개선될 수 있다. 즉, 출력 신호가 정지 상태에서 토글링 상태로 변경될 때 출력 PN 비율을 제어함으로써 출력 신호의 듀티비가 정상 범위로 조절될 수 있다.
본 발명의 실시 예에 따르면, 출력 신호의 첫 사이클을 포함하는 적어도 하나 이상의 사이클 동안 출력 PN 비율을 제어함으로써 ISI가 개선될 수 있다. 즉, 출력 신호의 첫 사이클을 포함하는 적어도 하나 이상의 사이클 동안 출력 PN 비율을 제어함으로써 출력 신호의 듀티비가 정상 범위로 조절될 수 있다.
도 16은 일 실시 예에 따른 도 8의 듀티 제어 신호 생성부를 설명하기 위한 도면이다.
도 8을 참조하면, 듀티 제어 신호 생성부(321)는 정지 상태 신호(P_SIG)가 입력되고 타겟 딜레이가 경과한 이후에, 정지 상태 신호(P_SIG)를 듀티 제어 신호(DUTY_CON)로 출력할 수 있다. 타겟 딜레이는 비동기식 딜레이 또는 동기식 딜레이일 수 있다. 비동기식 딜레이는 듀티 제어 신호 생성부(321)의 회로 딜레이를 기초로 결정될 수 있다.
실시 예에서, 타겟 딜레이가 동기식 딜레이인 경우, 듀티 제어 신호 생성부(321)는 정지 상태 신호(P_SIG)를 미리 설정된 클럭을 기초로 결정된 딜레이만큼 지연하여 듀티 제어 신호(DUTY_CON)를 출력하기 위한 딜레이 회로를 포함할 수 있다. 딜레이 회로는 래치 회로, 인버터 회로, 카운터 회로 등 다양한 방식으로 구현될 수 있다.
도 16을 참조하면, 딜레이 회로의 일 실시 예로서, 듀티 제어 신호 생성부(321)는 래치 회로를 포함할 수 있다. 단 딜레이 회로의 실시 예는 본 실시 예에 제한되지 않는다. 래치 회로는 D 플립 플롭 회로를 포함할 수 있다.
D 플립 플롭 회로는 전원 전압(VCCI)을 입력 데이터(D)로 수신할 수 있다. 다른 실시 예에서, D 플립 플롭 회로는 접지 전압을 입력 데이터(D)로 수신할 수 있다.
D 플립 플롭 회로는 입력 신호(RE)를 클럭 신호(CLK)로 수신할 수 있다. 다양한 실시 예에서, D 플립 플롭 회로는 입력 신호(RE)가 분주되거나 체배된 신호를 클럭 신호(CLK)로 수신할 수 있다.
D 플립 플롭 회로는 클럭 신호(CLK)에 동기화되어 듀티 제어 신호(DUTY_CON)를 출력 데이터(Q)로 출력할 수 있다.
예를 들어, D 플립 플롭 회로는 입력 데이터(D)가 전원 전압(VCCI)이므로, 클럭 신호(CLK)에 동기화되어 로직 하이 레벨인 듀티 제어 신호(DUTY_CON)를 출력할 수 있다. D 플립 플롭 회로는 리셋 신호(RST)가 활성화되면 로직 로우 레벨인 듀티 제어 신호(DUTY_CON)를 출력할 수 있다.
D 플립 플롭 회로는 정지 상태 신호(P_SIG)에 따라 리셋될 수 있다.
실시 예에서, 도 2를 참조하여 설명된 칩 인에이블 신호(CE)가 반전된 신호와 정지 상태 신호(P_SIG)를 부정 논리곱(NAND) 연산한 신호가 D 플립 플롭 회로의 리셋 신호(RST)로 입력될 수 있다.
칩 인에이블 신호(CE)가 로직 로우 레벨이면, 칩 인에이블 신호(CE)가 인가되는 메모리 칩은 동작을 수행하는 활성화 상태일 수 있다. 칩 인에이블 신호(CE)가 로직 하이 레벨이면, 칩 인에이블 신호(CE)가 인가되는 메모리 칩은 동작을 수행하지 않는 비활성화 상태일 수 있다. 정지 상태 신호(P_SIG)가 로직 하이 레벨이면, 입력 신호(RE)는 정지 상태(Pause)일 수 있다. 정지 상태 신호(P_SIG)가 로직 로우 레벨이면, 입력 신호(RE)는 토글링 상태(Toggling)일 수 있다.
칩 인에이블 신호(CE)가 로직 하이 레벨이면, 리셋 신호(RST)는 활성화되고 로직 하이 레벨일 수 있다. 즉, 메모리 칩이 동작을 수행하지 않는 비활성화 상태면 리셋 신호(RST)는 활성화되고, 듀티 제어 신호(DUTY_CON)는 비활성화되고 로직 로우 레벨일 수 있다.
칩 인에이블 신호(CE)가 로직 로우 레벨이면, 메모리 칩은 동작을 수행하는 활성화 상태이고 리셋 신호(RST)는 정지 상태 신호(P_SIG)에 따라 활성화될 수 있다.
예를 들어, 정지 상태 신호(P_SIG)가 로직 하이 레벨이면, 리셋 신호(RST)는 비활성화되고 로직 로우 레벨일 수 있다. 정지 상태 신호(P_SIG)가 로직 로우 레벨이면, 리셋 신호(RST)는 활성화되고 로직 하이 레벨일 수 있다.
즉, 메모리 칩이 활성화 상태일 때, 입력 신호(RE)가 정지 상태(Pause)이면 리셋 신호(RST)는 비활성화될 수 있다. 메모리 칩이 활성화 상태일 때, 입력 신호(RE)가 토글링 상태(Toggling) 이면, 리셋 신호(RST)는 활성화될 수 있다.
결과적으로, 메모리 칩이 비활성화 상태이면 리셋 신호(RST)가 활성화될 수 있다. 메모리 칩이 활성화 상태라도 입력 신호(RE)가 토글링 상태(Toggling)여서 정지 상태 신호(P_SIG)가 로직 로우 레벨이면 리셋 신호(RST)가 활성화될 수 있다. 메모리 칩이 활성화 상태라도 입력 신호(RE)가 정지 상태(Pause)여서 정지 상태 신호(P_SIG)가 로직 하이 레벨이면 리셋 신호(RST)가 비활성화될 수 있다.
따라서, D 플립 플롭 회로는 정지 상태 신호(P_SIG)가 로직 하이 레벨이면 로직 하이 레벨의 듀티 제어 신호(DUTY_CON)를 출력하고, 정지 상태 신호(P_SIG)가 로직 로우 레벨이면 로직 로우 레벨의 듀티 제어 신호(DUTY_CON)를 출력할 수 있다.
또는 D 플립 플롭 회로는 입력 신호(RE)가 정지 상태(Pause)일 때는 로직 하이 레벨의 듀티 제어 신호(DUTY_CON)를 출력하고, 입력 신호(RE)가 토글링 상태(Toggling)일 때는 로직 하이 레벨의 듀티 제어 신호(DUTY_CON)를 출력할 수 있다.
다양한 실시 예에서, 정지 상태 신호(P_SIG)가 반전된 신호가 D 플립 플롭 회로의 리셋 신호(RST)로 직접 입력될 수 있다. 이 경우, 입력 신호(RE)가 토글링 상태(Toggling)여서 정지 상태 신호(P_SIG)가 로직 로우 레벨이면 리셋 신호(RST)가 활성화될 수 있다. 입력 신호(RE)가 정지 상태(Pause)여서 정지 상태 신호(P_SIG)가 로직 하이 레벨이면 리셋 신호(RST)가 비활성화될 수 있다.
본 발명의 실시 예에 따르면, D 플립 플롭 회로를 통해 클럭 신호(CLK)에 동기화 되어, 정지 상태 신호(P_SIG)에 따라 활성화되는 듀티 제어 신호(DUTY_CON)가 출력될 수 있다.
실시 예에서, 클럭 신호(CLK)의 분주비 또는 체배비에 따라 미리 설정된 클럭만큼 정지 상태 신호(P_SIG)와 듀티 제어 신호(DUTY_CON) 간의 딜레이가 결정될 수 있다. 실시 예에서, 딜레이 회로는 정지 상태 신호(P_SIG)와 듀티 제어 신호(DUTY_CON) 간의 딜레이를 제어하기 위한 별도의 회로를 추가로 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 버퍼 회로의 동작을 설명하기 위한 순서도이다.
도 17을 참조하면, S1701단계에서, 버퍼 회로는 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성할 수 있다.
S1703단계에서, 버퍼 회로는 입력 신호가 인가되고 타겟 딜레이 이후에 정지 상태 신호를 듀티 제어 신호로 출력할 수 있다. 타겟 딜레이는 동기식 딜레이 또는 비동기식 딜레이일 수 있다. 타겟 딜레이가 비동기식 딜레이인 경우 버퍼 회로의 회로 딜레이를 기초로 결정될 수 있다. 타겟 딜레이가 동기식 딜레이의 경우 미리 설정된 클럭을 기초로 결정될 수 있다.
S1705단계에서, 버퍼 회로는 듀티 제어 신호에 따라 제1 PN 비율 또는 제2 PN 비율을 출력 PN 비율로 결정할 수 있다. 제2 PN 비율은 제1 PN 비율 보다 낮을 수 있다.
S1707단계에서, 버퍼 회로는 결정된 출력 PN 비율에 따라 입력 신호를 기초로 출력 신호를 생성할 수 있다. 출력 PN 비율에 따라 출력 신호의 업 펄스 성분이 조절될 수 있다.
실시 예에서, 출력 신호의 첫 사이클을 포함한 적어도 하나 이상의 사이클 동안 제1 PN 비율이 출력 비율로 결정될 수 있다. 적어도 하나 이상의 사이클이 경과한 이후에 제2 PN 비율이 출력 비율로 결정될 수 있다. 적어도 하나 이상의 사이클은 미리 설정된 클럭을 기초로 결정될 수 있다.
따라서, 버퍼 회로는 출력 신호의 첫 사이클을 포함한 적어도 하나 이상의 사이클 동안 제1 PN 비율에 따라 출력 신호를 생성하고, 적어도 하나 이상의 사이클이 경과한 이후에 제2 PN 비율에 따라 출력 신호를 생성할 수 있다. 제2 PN 비율은 디폴트 PN 비율일 수 있다.
실시 예에서, 버퍼 회로가 출력 신호의 첫 사이클을 포함한 적어도 하나 이상의 사이클 동안 디폴트 PN 비율보다 높은 PN 비율로 출력 신호를 생성함으로써, 적어도 하나 이상의 사이클 동안 출력 신호의 업 펄스 성분이 증폭되고 ISI가 개선될 수 있다.
300: 버퍼 회로
310: 정지 상태 감지부
320: 출력 신호 제어부

Claims (20)

  1. 입력 신호를 수신하고, 상기 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성하는 정지 상태 감지부; 및
    상기 입력 신호를 기초로 출력 신호를 생성하고, 상기 정지 상태 신호에 따라 상기 출력 신호의 듀티비를 제어하는 출력 신호 제어부;를 포함하는 버퍼 회로.
  2. 제 1항에 있어서, 상기 출력 신호 제어부는,
    상기 입력 신호가 입력되고 딜레이가 경과한 이후에, 상기 정지 상태 신호를 듀티 제어 신호로 출력하는 듀티 제어 신호 생성부; 및
    상기 듀티 제어 신호에 따라 출력 PN 비율을 제어하고, 상기 출력 PN 비율에 따라 상기 출력 신호의 듀티비를 조절하여 상기 출력 신호를 생성하는 출력 신호 생성부;를 더 포함하는 버퍼 회로.
  3. 제 2항에 있어서, 상기 출력 신호 생성부는,
    적어도 하나의 풀-업 소자 및 적어도 하나의 풀-다운 소자를 포함하는 버퍼 회로.
  4. 제 3항에 있어서, 상기 출력 PN 비율은,
    상기 적어도 하나의 풀-업 소자 중 활성화된 풀-업 소자와 상기 적어도 하나의 풀-다운 소자 중 활성화된 풀-다운 소자 간의 크기 비율인 버퍼 회로.
  5. 제 2항에 있어서, 상기 출력 신호 생성부는,
    상기 듀티 제어 신호에 응답하여, 상기 출력 PN 비율을 제1 PN 비율 또는 상기 제1 PN 비율보다 낮은 제2 PN 비율로 제어하는 버퍼 회로.
  6. 제 5항에 있어서, 상기 출력 신호 생성부는,
    상기 듀티 제어 신호에 따라 상기 입력 신호가 상기 정지 상태이면 상기 출력 PN 비율을 제1 PN 비율로 제어하는 버퍼 회로.
  7. 제 5항에 있어서, 상기 출력 신호 생성부는,
    상기 듀티 제어 신호에 따라 상기 입력 신호가 상기 토글링 상태이면 상기 출력 PN 비율을 상기 제2 PN 비율로 제어하는 버퍼 회로.
  8. 제 2항에 있어서, 상기 출력 신호 생성부는,
    제1 풀-업 단 및 제1 풀-다운 단을 포함하는 디폴트 제어단; 및
    제2 풀-업 단 및 제2 풀-다운 단을 포함하는 정지 상태 제어단;을 포함하는 버퍼 회로.
  9. 제 8항에 있어서, 상기 제2 풀-업 단 및 제2 풀-다운 단은,
    상기 듀티 제어 신호에 응답하여 활성화되는 버퍼 회로.
  10. 제 2항에 있어서, 상기 출력 신호 생성부는,
    상기 출력 신호의 첫 사이클을 포함하는 적어도 하나의 사이클 동안, 상기 출력 PN 비율을 디폴트 PN 비율보다 높게 제어하는 버퍼 회로.
  11. 제 10항에 있어서, 상기 적어도 하나의 사이클은,
    미리 설정된 클럭을 기초로 결정되는 버퍼 회로.
  12. 제 10항에 있어서, 상기 출력 신호 생성부는,
    상기 적어도 하나의 사이클 동안, 상기 출력 신호의 업 펄스 성분을 증폭시키는 버퍼 회로.
  13. 제 2항에 있어서, 상기 듀티 제어 신호 생성부는,
    상기 입력 신호를 기초로 생성된 클럭 신호에 동기화되어 상기 듀티 제어 신호를 출력하고 상기 정지 상태 신호에 따라 리셋되는 딜레이 회로를 포함하는 버퍼 회로.
  14. 제 1항에 있어서, 정지 상태 감지부는,
    상기 입력 신호를 기초로 제1 감지 신호를 생성하는 제1 감지단;
    상기 제1 감지 신호를 기초로 제2 감지 신호를 생성하는 제2 감지단; 및
    상기 제1 감지 신호 및 상기 제2 감지 신호에 대한 논리 연산을 수행하는 논리 연산기;를 포함하는 버퍼 회로.
  15. 제 14항에 있어서, 상기 제1 감지단은,
    상기 입력 신호를 업 펄스 및 다운 펄스 중 설정된 펄스로 바이어싱하여 상기 제1 감지 신호를 생성하고,
    상기 제2 감지단은,
    상기 제1 감지 신호를 상기 설정된 펄스로 바이어싱하여 상기 제2 감지 신호를 생성하는 버퍼 회로.
  16. 제 14항에 있어서, 상기 논리 연산기는,
    상기 제1 및 제2 감지 신호에 대한 논리 연산을 수행하고, 상기 정지 상태 신호를 생성하는 버퍼 회로.
  17. 입력 신호가 토글링 상태인지 또는 정지 상태인지를 나타내는 정지 상태 신호를 생성하는 단계;
    상기 입력 신호가 입력되고 딜레이가 경과한 이후에 상기 정지 상태 신호를 듀티 제어 신호로 출력하는 단계;
    상기 듀티 제어 신호에 따라 제1 PN 비율 및 제2 PN 비율 중 어느 하나의 PN 비율을 출력 PN 비율로 결정하는 단계; 및
    상기 출력 PN 비율에 따라, 상기 입력 신호를 기초로 출력 신호를 생성하는 단계;를 포함하는 버퍼 회로의 동작 방법.
  18. 제 17항에 있어서, 상기 출력 PN 비율을 결정하는 단계는,
    상기 정지 상태 신호에 따라 상기 입력 신호가 상기 정지 상태이면, 상기 제2 PN 비율보다 높은 상기 제1 PN 비율을 상기 출력 PN 비율로 결정하는 버퍼 회로의 동작 방법.
  19. 제 17항에 있어서, 상기 출력 PN 비율을 결정하는 단계는,
    상기 출력 신호의 첫 사이클을 포함하는 적어도 하나의 사이클 동안, 상기 제2 PN 비율보다 높은 상기 제1 PN 비율을 상기 출력 PN 비율로 결정하는 버퍼 회로의 동작 방법.
  20. 제 19항에 있어서, 상기 출력 신호를 생성하는 단계는,
    상기 적어도 하나의 사이클 동안 상기 출력 신호의 업 펄스 성분을 증폭시키는 버퍼 회로의 동작 방법.
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