CN115602229A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储装置及其操作方法。存储装置可以包括多个存储器装置以及通过多个通道与多个存储器装置通信的存储器控制器。存储器控制器可以在多个通道之中选择待激活的候选通道，基于在第一时间点之前处于活动状态的通道的数量确定通道激活的阈值数量，并且激活候选通道之中的一个或多个目标通道，使得在第一时间点待激活的目标通道的数量在阈值数量之内。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2021年6月28日提交的申请号为10-2021-0084269的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本专利文献中公开的技术和实施方案涉及一种电子装置，并且更具体地，涉及一种存储装置及其操作方法。
背景技术
存储装置是指被配置为基于诸如计算机或智能电话的主机装置的控制来存储数据的电子组件。存储装置可以包括用于存储数据的存储器装置和用于控制存储器装置的存储器控制器。存储器装置根据其在没有电力的情况下保持所存储的数据的能力，被分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置仅在通电时可以存储数据。因此，这种易失性存储器装置在没有电力的情况下丢失其数据。易失性存储器装置的示例包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。
非易失性存储器装置是一种可以在没有电力的情况下保持其数据的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)或闪存。
发明内容
所公开技术的实施例提供了一种具有对峰值功率时段的改进的控制的存储装置和该存储装置的操作方法。
根据本公开的方面，提供了一种存储装置，该存储装置包括多个存储器装置和通过多个通道与多个存储器装置通信的存储器控制器。存储器控制器可以在多个通道之中选择待激活的候选通道，基于在第一时间点之前处于活动状态的通道的数量来确定通道激活的阈值数量，并且激活候选通道之中的一个或多个目标通道，使得在第一时间点待激活的目标通道的数量在阈值数量之内。
根据本公开的另一方面，提供了一种通过多个通道连接到多个存储器装置的存储器控制器，该存储器控制器可以包括存储设备和操作控制器。该存储设备可以存储包括通道激活阈值数量的参考表，该通道激活阈值数量指示在同一时间点发生通道激活的最大数量并且基于处于活动状态的通道的数量来设置。操作控制器可以基于参考表和在第一时间点之前处于活动状态的通道的数量来识别第一阈值数量，在多个通道之中选择候选通道，并且在第一时间点激活候选通道之中的至少一个目标通道，被激活的至少一个目标通道的数量在第一阈值数量之内，其中命令待通过多个通道之中的候选通道传输。
根据本公开的又一方面，提供了一种用于操作通过多个通道连接到多个存储器装置的存储器控制器的方法，该方法包括：在多个通道之中选择待通过其传输命令的候选通道；基于包括通道激活阈值数量的参考表设置第一时间点的第一通道激活阈值数量，每个通道激活阈值数量基于在相应的通道激活时间点之前处于活动状态的通道的数量来设置；以及在第一时间点激活候选通道之中的一个或多个目标通道，一个或多个目标通道的数量在第一通道激活阈值数量之内。
附图说明
现在将在下文中参照附图描述示例实施例
图1是示出根据所公开技术的实施例的存储装置的示图。
图2是示出图1所示的存储器装置的结构的示图。
图3是示出用于通过多个通道控制多个存储器装置的存储器控制器的操作的示图。
图4是示出当通道从空闲状态进入活动状态时的功耗的示图。
图5是示出根据所公开技术的实施例的用于调整激活通道的数量的方法的示图。
图6是示出根据所公开技术的实施例的用于调整激活通道的数量的方法的示图。
图7是示出根据所公开技术的实施例的用于调整激活通道的数量的方法的示图。
图8是示出根据所公开技术的实施例的存储装置的操作的流程图。
图9是示出根据所公开技术的实施例的存储装置的操作的流程图。
图10是图1所示的存储器控制器的另一实施例的示图。
图11是示出根据所公开技术的实施例的被应用存储装置的存储卡系统的框图。
图12是示出根据所公开技术的实施例的被应用存储装置的固态驱动器(SDD)的框图。
图13是示出根据所公开技术的实施例的被应用存储装置的用户系统的框图。
具体实施方式
本文公开的具体结构或功能描述仅是用于描述所公开技术的实施例或实施方案的示例的说明性描述，并且不应被解释为对所公开技术的限制。
图1是示出根据本公开的实施例的存储装置的示图。
参照图1，存储装置50是用于存储数据的装置，并且可以包括存储器装置100和被联接以控制主机的访问和存储器装置100的操作的存储器控制器200。存储装置50可以是用于基于诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏控制台、TV、平板PC或车载信息娱乐系统的主机的控制来存储数据的装置。
存储装置50可以根据作为与主机的通信方案的主机接口而被制造为各种类型的存储装置中的任意一种。例如，存储装置50可以利用诸如以下的各种类型的存储装置中的任意一种来实现：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、记忆棒等。
存储装置50可以被制造为各种封装类型中的任意一种。例如，存储装置50可以被制造为诸如以下的各种封装类型中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100基于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。
每一个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页面。在实施例中，页面可以是用于将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。
存储块可以是用于擦除数据的单位。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)或其他存储器。在本说明书中，为了便于描述，假设并描述了存储器装置100是NAND闪速存储器的情况。
存储器装置100从存储器控制器200接收命令和地址，并访问存储器单元阵列中由该地址选择的区域。即，存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作中，存储器装置100可以对由地址选择的区域中的数据进行编程。在读取操作中，存储器装置100可以从由地址选择的区域读取数据。在擦除操作中，存储器装置100可以擦除由地址选择的区域中存储的数据。
存储器控制器200可以控制存储装置50的全部操作。
当向存储装置50施加电力时，存储器控制器200可以运行固件(FW)。当存储器装置100为闪速存储器装置时，存储器控制器200可以执行诸如闪存转换层(FTL)的FW，以用于控制主机与存储器装置100之间的通信。
在实施例中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并将LBA转换为表示存储器装置100中包括的待在其中存储数据的存储器单元的地址的物理块地址(PBA)。
存储器控制器200可以响应于来自主机的请求，控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作中，存储器控制器200可以将编程命令、PBA和数据提供到存储器装置100。在读取操作中，存储器控制器200可以将读取命令和PBA提供到存储器装置100。在擦除操作中，存储器控制器200可以将擦除命令和PBA提供到存储器装置100。
在实施例中，存储器控制器200可以自主地生成命令、地址和数据，而与来自主机的任何请求无关，并且将命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供到存储器装置100以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施例中，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交错方案来控制存储器装置，从而提高操作性能。交错方案可以是允许至少两个存储器装置100的操作周期彼此重叠的操作方案。
在实施例中，存储器控制器200可以通过多个通道控制多个存储器装置100。至少一个存储器装置100可以连接到各自通道。存储器控制器200可以将命令、地址和数据中的至少一个传输到连接到通道的存储器装置100。例如，当存储器控制器200和存储器装置100通过通道交换命令、地址、数据等时，该通道可以处于活动状态，以在存储器控制器200和存储器装置100之间活跃地传输数据。相反，当通道不传输数据时，通道可以处于空闲状态。通常，通道的能量消耗在活动状态下比在空闲状态下更高。
在实施例中，存储器控制器200可以包括参考表存储设备210和操作控制器220。
参考表存储设备210可以存储包括在通道激活时间点的阈值数量的参考表。在通道激活时间点，通道从空闲状态进入活动状态。可以基于多个通道之中处于活动状态的通道的数量来设置通道激活时间点的阈值数量。在实施例中，可以基于根据命令处理的数据的大小和通道的操作频率中的至少一个来不同地改变通道激活时间点的阈值数量。
操作控制器220可以基于参考表和在第一时间点之前处于活动状态的活动通道的数量来确定第一阈值数量。操作控制器220可以在多个通道之中选择待通过其传输命令或数据的候选通道。操作控制器220可以在第一时间点激活候选通道之中的第一阈值数量之内的至少一个目标通道。操作控制器220可以将命令、地址、数据等传输到连接到至少一个目标通道的存储器装置。
在一些实施方案中，操作控制器220可以基于在从第一时间点经过预定延迟的第二时间点之前处于活动状态的通道的数量，确定在第二时间点的第二阈值数量。操作控制器220可以在第二时间点激活候选通道之中除目标通道之外的至少一个通道。在第二时间点待激活的至少一个目标通道的数量在第二阈值数量之内。
主机可以使用诸如以下的各种通信方式中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)或低负载DIMM(LRDIMM)。
图2是示出图1所示的存储器装置的结构的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读取/写入电路123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元之中连接到同一字线的存储器单元可以被定义为单个物理页面。也就是说，存储器单元阵列110可以被配置有多个物理页面。根据本公开的实施例，包括在存储器单元阵列110中的多个存储块BLK1到BLKz中的每一个可以包括多个虚设单元。一个或多个虚设单元可以串联连接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读取/写入电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可以包括普通字线和虚设字线。根据本公开的实施例，行线RL可以进一步包括管道选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以解码所接收的地址ADDR中的块地址。地址解码器121根据解码的块地址选择存储块BLK1至BLKz之中的至少一个存储块。地址解码器121可以解码所接收的地址ADDR中的行地址。地址解码器121可以在根据解码的行地址选择的存储块的字线之中选择至少一条字线。地址解码器121可以将从电压生成器122提供的操作电压Vop施加到所选择的字线。
在编程操作中，地址解码器121可以将编程电压施加到所选择的字线，并将具有比编程电压的电平低的电平的通过电压施加到未选择的字线。在编程验证操作中，地址解码器121可以将验证电压施加到所选择的字线，并将具有比验证电压的电平高的电平的验证通过电压施加到未选择的字线。
在读取操作中，地址解码器121可以将读取电压施加到所选择的字线，并将具有比读取电压的电平高的电平的读取通过电压施加到未选择的字线。
根据本公开的实施例，以存储块为单位执行存储器装置100的擦除操作。在擦除操作中，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并根据解码的块地址选择至少一个存储块。在擦除操作中，地址解码器121可以将接地电压施加到连接到所选择的存储块的字线。
根据本公开的实施例，地址解码器121可以对传输到其的地址ADDR中的列地址进行解码。解码的列地址可以被传输到读取/写入电路123。在示例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
电压生成器122可以通过使用提供到存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器122在控制逻辑130的控制下操作。
在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器装置100的操作电压。
在实施例中，电压生成器122可以通过利用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可以生成存储器装置100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
为了生成具有各种电压电平的多个操作电压Vop，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个操作电压Vop。
多个生成的操作电压Vop可以通过地址解码器121提供到存储器单元阵列110。
读取/写入电路123包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm通过相应的第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm在控制逻辑130的控制下操作。
第一页面缓冲器PB1至第m页面缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程操作中，第一页面缓冲器PB1至第m页面缓冲器PBm通过数据输入/输出电路124和数据线DL接收待存储的数据DATA。
在编程操作中，当编程脉冲被施加到所选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1到BLm将通过数据输入/输出电路124接收的数据DATA传送到所选择的存储器单元。根据传送的数据DATA对所选择的存储器单元中的存储器单元进行编程。连接到位线的存储器单元可以具有增大的阈值电压，通过该位线施加编程允许电压(例如，接地电压)。可以保持连接到位线的存储器单元的阈值电压，通过该位线施加编程禁止电压(例如，电源电压)。在编程验证操作中，第一页面缓冲器PB1至第m页面缓冲器PBm通过位线BL1至BLm从所选择的存储器单元读取所选择的存储器单元中存储的数据DATA。
在读取操作中，读取/写入电路123可以通过位线BL从所选择的页面的存储器单元读取数据DATA，并且将读取的数据DATA存储在第一页面缓冲器PB1至第m页面缓冲器PBm中。
在擦除操作中，读取/写入电路123可以使位线BL浮置。在实施例中，读取/写入电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL连接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可以从外部控制器(未示出)接收待存储的数据DATA。在读取操作中，数据输入/输出电路124将从读取/写入电路123中包括的第一页面缓冲器PB1至第m页面缓冲器PBm传输的数据输出到外部控制器。
在读取操作或验证操作中，感测电路125可以响应于由控制逻辑130生成的允许位(allow bit)VRYBIT信号而生成参考电流，并且通过比较从读取/写入电路123接收的感测电压VPB与由参考电流生成的参考电压而将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以连接到地址解码器121、电压生成器122、读取/写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR而生成若干信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD及地址ADDR而生成操作信号OPSIG、行地址RADD、读取/写入电路控制信号PBSIGNALS及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压生成器122，将行地址RADD输出到地址解码器121，将读取/写入电路控制信号PBSIGNALS输出到读取/写入电路123，并且将允许位VRYBIT输出到感测电路125。而且，控制逻辑130可以响应于由感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是通过还是失败。
图3是示出用于通过多个通道控制多个存储器装置的存储器控制器的操作的示图。
参照图3，存储器控制器200可以通过第一通道CH1和第二通道CH2连接到多个存储器装置存储器装置_11到存储器装置_24。通道的数量或连接到每个通道的存储器装置的数量不限于该实施例。
存储器装置_11Die_11(管芯_11)、存储器装置_12Die_12(管芯_12)、存储器装置_13Die_13(管芯_13)和存储器装置_14Die_14(管芯_14)可以共同连接到第一通道CH1。存储器装置_11Die_11、存储器装置_12Die_12、存储器装置_13Die_13和存储器装置_14Die_14可以通过第一通道CH1与存储器控制器200通信。
由于存储器装置_11Die_11、存储器装置_12Die_12、存储器装置_13Die_13和存储器装置_14Die_14共同连接到第一通道CH1，因此仅一个存储器装置可以与存储器控制器200通信。然而，可以同时执行分别由存储器装置_11Die_11、存储器装置_12Die_12、存储器装置_13Die_13和存储器装置_14Die_14执行的内部操作。
存储器装置_21Die_21(管芯_21)、存储器装置_22Die_22(管芯_22)、存储器装置_23Die_23(管芯_23)和存储器装置_24Die_24(管芯_24)可以共同连接到第二通道CH2。存储器装置_21Die_21、存储器装置_22Die_22、存储器装置_23Die_23和存储器装置_24Die_24可以通过第二通道CH2与存储器控制器200通信。
由于存储器装置_21Die_21、存储器装置_22Die_22、存储器装置_23Die_23和存储器装置_24Die_24共同连接到第二通道CH2，因此仅一个存储器装置可以与存储器控制器200通信。然而，可以同时执行分别由存储器装置_21Die_21、存储器装置_22Die_22、存储器装置_23Die_23和存储器装置_24Die_24执行的内部操作。
使用多个存储器装置的存储装置可以通过使用数据交错作为使用交错方案的数据通信来提高性能。数据交错可以是在两个或更多个通路共享一个通道的结构中，在通路之间移动的同时执行数据读取或写入操作。为了使用数据交错，可以以通道和通路为单位来管理存储器装置。为了最大化连接到每个通道的存储器装置的并行性，存储器控制器200可以分配待分配到通道和通路的连续的逻辑存储区域。
例如，存储器控制器200可以通过第一通道CH1将命令、包括地址的控制信号和数据传输到存储器装置_11Die_11。当存储器装置_11在其中包括的存储器单元中编程传输的数据时，存储器控制器200可以将命令、包括地址的控制信号和数据传输到存储装置_12Die_12。
在图3中，多个存储器装置可以被分组为四个通路WAY1至WAY4。第一通路WAY1可以包括存储器装置_11Die_11和存储器装置_21Die_21。第二通路WAY2可以包括存储器装置_12Die_12和存储器装置_22Die_22。第三通路WAY3可以包括存储器装置_13Die_13和存储器装置_23Die_23。第四路WAY4可以包括存储器装置_14Die_14和存储器装置_24Die_24。
通道CH1和CH2中的每一个可以是用于由连接到相应通道的存储器装置共享和使用的信号的总线。
图4是示出当通道从空闲状态进入用于传输数据的活动状态时通道上的功耗的示图，其中在空闲状态下在通道上不发生数据传输。
参照图4，当通道从空闲状态进入活动状态时，功耗可能突然增加，然后在突然增加之后保持稳定状态。当通道执行存储器操作时，可以生成高峰值电流(high-level peakcurrent)，并且功耗可能增加。
具有这种模式的功耗可以随着连接到存储器控制器的通道的数量增加以及连接到每个通道的存储器装置的数量增加而变得更加严重。
根据参照图6和图7描述的实施例，可以通过调整通道激活时间点的数量来降低峰值功率的幅度。通道激活时间点可以指通道从空闲状态进入活动状态时的时间点。
图5是示出根据本公开的实施例的用于调整激活通道的数量的方法的示图。
参照图5，通道阈值数量TH_CH_A可以是在特定时间点处于活动状态的通道的最大数量。在示例中，通道阈值数量TH_CH_A可以为2，通道阈值数量TH_CH_A不限于2，而是可以具有不同的值。
在t1时，存储器控制器可以被调度以将命令传输到连接到第一通道的存储器装置和连接到第三通道的存储器装置。第一通道CH1与第三通道CH3可以为候选通道。
当在t1激活第一通道CH1和第三通道CH3时，处于活动状态的通道的数量(CH_A)变为2。由于为2的处于活动状态的通道的数量(CH_A)不大于为2的通道阈值数量TH_CH_A，因此存储器控制器可以激活第一通道CH1和第三通道CH3。
在t2时，存储器控制器可以被调度以将命令提供到连接到第二通道CH2的至少一个存储器装置。当第二通道CH2在t2被激活时，处于活动状态的通道数量(CH_A)变为3。由于为3的处于活动状态的通道数量(CH_A)超过为2的通道阈值数量TH_CH_A，因此存储器控制器不会激活第二通道CH2。
在第一通道CH1和第三通道CH3中的至少一个被去激活之后，存储器控制器可以将命令传输到连接到第二通道CH2的至少一个存储器装置。
图6是示出根据所公开技术的实施例的用于调整激活通道的数量的方法的示图。
参照图6，通道激活阈值数量TH_CH_AT_N可以是在通道激活时间点发生的通道激活的最大数量。在通道激活时间点，通道从空闲状态进入活动状态。通道激活阈值数量TH_CH_AT_N可以基于当前处于活动状态的通道的数量和参考表来确定。参考表的示例如图6所示。
例如，参照图6所示的参考表，当处于活动状态的通道的数量为0时，通道激活时间点的通道激活阈值数量TH_CH_AT_0可以为2。当处于活动状态的通道的数量为1时，通道激活时间点的通道激活阈值数量TH_CH_AT_1可以为2。当处于活动状态的通道的数量为2时，通道激活时间点的通道激活阈值数量TH_CH_AT_2可以为1。当处于活动状态的通道的数量为3时，通道激活时间点的通道激活阈值数量TH_CH_AT_3可以为1。当处于活动状态的通道的数量为4时，通道激活时间点的通道激活阈值数量TH_CH_AT_4可以为0。
包括在如图6所示的参考表中的通道激活时间的通道激活阈值数量仅仅是示例，而不限于此。在一些实施方案中，可以预先确定多个参考表，使得可以基于根据命令处理的数据的大小和通道的操作频率中的至少一个来不同地设置包括在每个参考表中的通道激活时间的通道激活阈值数量。
返回图6，在t1'时，存储器控制器可以被调度以将命令提供到连接到第一通道CH1的至少一个存储器装置和连接到第三通道CH3的至少一个存储器装置。
当第一通道CH1和第三通道CH3在t1'从空闲状态进入活动状态时，在t1'发生的通道激活的数量变为2。由于在t1'之前处于活动状态的通道的数量为0，因此在t1'的通道激活阈值数量TH_CH_AT_0变为2。由于为2的通道激活的数量不大于为2的通道激活阈值数量TH_CH_AT_0，因此存储器控制器可以激活第一通道CH1和第三通道CH3。
当第二通道CH2在t2'从空闲状态进入活动状态时，在t2'发生的通道激活的数量变为1。由于在t2'之前处于活动状态的通道的数量为2，因此在t2'的通道激活阈值数量TH_CH_AT_2变为1。由于为1的通道激活的数量不大于为1的通道激活阈值数量TH_CH_AT_2，因此存储器控制器可以激活第二通道CH2。
根据图6中描述的实施例，与图5中描述的实施例相比，由于使用同时发生的通道激活的数量而不是处于活动状态的通道的数量，因此可以有效地操作更大数量的通道，同时减少峰值功耗彼此重叠的时段。
图7是示出根据本公开的实施例的用于调整激活通道的数量的方法的示图。
参照图7，通道激活的数量(CH_AT)可以是通道在同一时间点从空闲状态进入活动状态的次数。
通道激活阈值数量TH_CH_AT_N可以是在同一时间点发生的通道激活的最大数量，该时间点可以被称为通道激活时间点。
在ta1时，存储器控制器可以被调度以将命令提供到连接到第一通道CH1至第四通道CH4的存储器装置。因此，第一通道CH1至第四通道CH4可以为待在ta1被激活的候选通道。
由于在ta1之前处于活动状态的通道的数量为0，依据图6所示的参考表，在通道激活时间点的通道激活阈值数量TH_CH_AT_0可以为2。
候选通道之中的目标通道可以在满足通道激活时间点的通道激活的数量(CH_AT)在ta1的通道激活阈值数量TH_CH_AT_0之内的同时被选择。因此，目标通道被选择为使得在通道激活时间点的通道激活的数量(CH_AT)不大于在ta1的通道激活阈值数量TH_CA_AT_0。在以下示例中，在候选通道之中选择的目标通道的数量对应于通道激活阈值数量TH_CH_AT。
在图7中，作为示例，假定在候选通道CH1至CH4之中选择第一通道CH1和第二通道CH2。在一些其他示例中，可以选择除第一通道CH1和第二通道CH2之外的其他通道作为目标通道，只要所选择的目标通道的数量在通道激活阈值数量TH_CA_AT_0之内。
ta2可以是从ta1经过预定延迟t_d之后的时间点。由于在ta2之前处于活动状态的通道的数量为2，因此基于图6所示的参考表，在ta2的通道激活阈值数量TH_CH_AT_2为1。由于第一通道CH1和第二通道CH2已经在ta1被激活，因此第三通道CH3和第四通道CH4为在ta2激活的候选通道。由于ta2处的通道激活阈值数量TH_CH_AT_2为1，因此可以激活第三通道CH3和第四通道CH4之中的一个通道。在示例中，第三通道CH3可以在ta2被激活。
ta3可以是从ta2经过预定延迟t_d之后的时间点。由于在ta3之前处于活动状态的通道的数量为3，基于图6所示的参考表，在ta2的通道激活阈值数量TH_CH_AT_3为1。由于在ta2时第四通道CH4依旧不活动并且通道激活阈值数量TH_CH_AT_3为1，因此第四通道CH4可以在ta3被激活。
在实施例中，每当通道被激活并且经过预定延迟t_d时，可以基于在相应时间点处于活动状态的通道的数量来更新在通道激活时间的通道激活阈值数量TH_CH_AT_N。因此，可以根据当前通道的状态来调整通道激活时的通道激活阈值数量TH_CH_AT_N。
根据图7所示的实施例，在同一时间点处于活动状态的通道的数量不受限制，但是从空闲状态进入活动状态的通道的数量受到限制，使得可以操作更大数量的通道，同时最小化峰值功率时段的重叠。
图8是示出根据本公开的实施例的存储装置的操作的流程图。
参照图8，在步骤S801中，存储装置可以在多个通道之中选择通过其传输命令的候选通道。
在步骤S803中，存储装置可以基于多个通道之中在第一时间点之前处于活动状态的通道的数量来确定阈值数量。第一时间点是指当存储装置激活至少一个目标通道时的特定时间(timing)。
在步骤S805中，存储装置可以在第一时间点激活阈值数量之内的至少一个目标通道。因此，被激活的至少一个目标通道的数量不大于阈值数量。
图9是示出根据本公开的实施例的存储装置的操作的流程图。
参照图9，在步骤S901中，存储装置可以在多个通道之中选择通过其传输命令的候选通道。
在步骤S903中，存储装置可以基于多个通道之中在第一时间点之前处于活动状态的通道的数量来确定通道激活阈值数量。第一时间点是指当存储装置激活至少一个目标通道时的特定时间。
在步骤S905中，存储装置可以确定候选通道的数量是否大于通道激活阈值数量。当候选通道的数量大于通道激活阈值数量时，存储装置进行到步骤S909。当候选通道的数量小于或等于通道激活阈值数量时，存储装置进行到步骤S907。
在步骤S907中，存储装置可以在第一时间点激活候选通道。存储装置可以在第一时间点将命令提供到连接到候选通道的至少一个存储器装置。
在步骤S909中，存储装置可以在第一时间点激活与在通道激活时间的阈值数量相对应的目标通道。存储装置可以在第一时间点将命令提供到连接到目标通道的至少一个存储器装置。
在步骤S911中，存储装置可以基于在从第一时间点经过预定延迟的第二时间点处于活动状态的通道的数量来更新通道激活阈值数量。
在步骤S913中，存储装置可以在第二时间点激活多个通道之中除目标通道之外的其他通道。在第二时间点被激活的其他通道的数量在更新后的阈值数量之内。
图10是图1所示的存储器控制器的另一实施例的示图。
参照图10，存储器控制器1000连接到主机和存储器装置。存储器控制器1000可以响应于从主机接收的请求而访问存储器装置。例如，存储器控制器1000可以控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置与主机之间的接口连接。存储器控制器1000可以驱动用于控制存储器装置的固件。
存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正电路(ECC)1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以被配置为提供存储器控制器1000的组件之间的通道。
处理器1010可以控制存储器控制器1000的全部操作，并且执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲器存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表接收LBA，以将LBA转换为PBA。根据映射单元，存在FTL的几种地址映射方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以使从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。经随机化的数据可以作为待存储的数据被提供到存储器装置，以被编程到存储器单元阵列中。
在读取操作中，处理器1010可以对从存储器装置接收的数据去随机化。例如，处理器1010可以使用去随机化种子对从存储器装置接收的数据去随机化。去随机化的数据可以被输出到主机。
在实施例中，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓存存储器或缓冲器存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行ECC操作。ECC电路1030可以对将通过存储器接口1060写入存储器装置中的数据执行ECC编码。ECC编码的数据可以通过存储器接口1060传送到存储器装置。ECC电路1030可以对通过存储器接口1060从存储器装置接收的数据执行ECC解码。在示例中，ECC电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用各种通信方式中的至少一种与主机通信，诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
缓冲器控制电路1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道与存储器装置通信命令、地址和数据。
在示例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
在示例中，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从存储器控制器1000中提供的非易失性存储器装置(例如，只读存储器(ROM))加载代码。在另一示例中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
在示例中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据，并且控制总线可以被配置为在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线彼此分离，并且可以彼此不干扰或影响。数据总线可以连接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图11是示出根据本公开的实施例的被应用存储装置的存储卡系统的框图。
参照图11，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200与主机之间的接口连接。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器控制器2100可以与参照图1描述的存储器控制器200相同地实现。
示例性地，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正器的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定通信协议与外部装置(例如，主机)通信。示例性地，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
示例性地，存储器装置2200可以利用诸如以下的各种非易失性存储器装置来实现：电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中，以构成存储卡。例如，存储器控制器2100和存储器装置2200可以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC和eMMC)、SD卡(SD、迷你SD、微型SD和SDHC)和通用闪存(UFS)。
图12是示出根据本公开的实施例的被应用存储装置的固态驱动器(SDD)的框图。
参照图12，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230以及缓冲器存储器3240。
根据本公开的实施例，SSD控制器3210可以用作参照图1描述的存储器控制器200。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。示例性地，信号SIG可以是基于主机3100和SSD3200之间的接口的信号。例如，信号SIG可以是由诸如以下的接口中的至少一种限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙和NVMe。
辅助电源3230通过电源连接器3002连接到主机3100。当来自主机3100的电力供应不平稳时，辅助电源3230可以提供SSD 3200的电力。示例性地，辅助电源3230可以位于SSD3200内部，或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上，并且向SSD3200提供辅助电力。
缓冲器存储器3240被操作为SSD 3200的缓冲器存储器。例如，缓冲器存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者临时存储闪存3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图13是示出根据本公开的实施例的被应用存储装置的用户系统的框图。
参照图13，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。示例性地，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以被操作为用户系统4000的主存储器、工作存储器、缓冲器存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器，或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。示例性地，应用处理器4100和存储器模块4200可以通过基于堆叠封装(PoP)来封装而被提供为一个半导体封装。
网络模块4300可以与外部装置通信。示例性地，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。示例性地，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。替代地，存储模块4400可以将在其中存储的数据传输到应用处理器4100。示例性地，存储模块4400可以利用诸如以下的非易失性半导体存储器装置来实现：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存。示例性地，存储模块4400可以被提供为诸如用户系统4000的存储卡的可移除驱动器或外部驱动器。
示例性地，存储模块4400可以包括多个非易失性存储器装置，且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。存储模块4400可以与参照图1描述的存储装置50相同地操作。
用户接口4500可以包括用于将数据或命令输入到应用处理器4100或将数据输出到外部装置的接口。示例性地，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据所公开技术的一些实施例，可以提供一种具有对峰值功率时段的改进的控制的存储装置以及该存储装置的操作方法。
尽管已经参照所公开技术的某些示例性实施例示出和描述了所公开技术，但是本领域技术人员将理解，可以进行各种改变。
在本专利文献中公开的实施例仅是便于理解所公开技术的示例，并且所公开技术不限于此。
可以基于本专利文献中公开的内容对所公开实施例和其他实施例进行各种修改和增强。

Claims (20)

1.一种存储装置，包括：
多个存储器装置；以及
存储器控制器，通过多个通道与所述多个存储器装置通信，
其中所述存储器控制器在所述多个通道之中选择待激活的候选通道，基于在第一时间点之前处于活动状态的通道的数量确定通道激活的阈值数量，并且激活所述候选通道之中的一个或多个目标通道，使得在所述第一时间点待激活的目标通道的数量在所述阈值数量之内。
2.根据权利要求1所述的存储装置，其中所述阈值数量是在同一时间点从空闲状态进入活动状态的通道的最大数量。
3.根据权利要求1所述的存储装置，其中所述存储器控制器进一步基于在从所述第一时间点经过预定延迟的第二时间点之前处于活动状态的通道的数量，在所述第二时间点更新所述阈值数量。
4.根据权利要求3所述的存储装置，其中所述存储器控制器进一步将所述候选通道的数量与所述阈值数量进行比较，并且响应于指示所述候选通道的数量大于所述阈值数量的比较结果而更新所述阈值数量。
5.根据权利要求3所述的存储装置，其中所述存储器控制器进一步在所述第二时间点激活至少一个额外目标通道，所述至少一个额外目标通道的数量在更新后的阈值数量之内。
6.根据权利要求1所述的存储装置，其中所述存储器控制器进一步存储包括所述阈值数量的参考表，所述阈值数量基于处于活动状态的通道的数量来设置。
7.根据权利要求6所述的存储装置，其中所述阈值数量基于根据命令待处理的数据的大小和通道的操作频率中的至少一个而不同地设置。
8.根据权利要求1所述的存储装置，其中所述多个通道中的每一个通道连接到所述多个存储器装置之中的至少一个存储器装置，并且
其中所述存储器控制器进一步将命令提供到连接到所述多个通道之中处于活动状态的通道的存储器装置。
9.一种存储器控制器，所述存储器控制器通过多个通道连接到多个存储器装置，所述存储器控制器包括：
存储设备，存储包括通道激活阈值数量的参考表，所述通道激活阈值数量指示在同一时间点发生通道激活的最大数量并且基于处于活动状态的通道的数量来设置；以及
操作控制器，基于所述参考表和在第一时间点之前处于活动状态的通道的数量来识别第一阈值数量，在所述多个通道之中选择候选通道，并且在所述第一时间点激活所述候选通道之中的至少一个目标通道，被激活的所述至少一个目标通道的数量在所述第一阈值数量之内，其中命令待通过所述多个通道之中的所述候选通道传输。
10.根据权利要求9所述的存储器控制器，其中所述至少一个目标通道在所述第一时间点从空闲状态进入活动状态。
11.根据权利要求9所述的存储器控制器，其中所述存储设备进一步存储包括基于根据命令待处理的数据的大小和通道的操作频率中的至少一个来设置的所述通道激活阈值数量的参考表。
12.根据权利要求9所述的存储器控制器，其中所述操作控制器进一步基于在从所述第一时间点经过预定延迟的第二时间点之前处于活动状态的通道的数量来识别第二阈值数量。
13.根据权利要求12所述的存储器控制器，其中所述操作控制器进一步在所述第二时间点激活至少一个额外目标通道，所述至少一个额外目标通道的数量在所述第二阈值数量之内。
14.根据权利要求9所述的存储器控制器，其中所述操作控制器进一步将命令提供到连接到所述至少一个目标通道的存储器装置。
15.一种操作存储器控制器的方法，所述存储器控制器通过多个通道连接到多个存储器装置，所述方法包括：
在多个通道之中选择候选通道，其中命令待通过所述候选通道传输；
基于包括通道激活阈值数量的参考表设置第一时间点的第一通道激活阈值数量，每个通道激活阈值数量基于在相应的通道激活时间点之前处于活动状态的通道的数量来设置；以及
在所述第一时间点激活所述候选通道之中的一个或多个目标通道，所述一个或多个目标通道的数量在所述第一通道激活阈值数量之内。
16.根据权利要求15所述的方法，其中所述一个或多个目标通道在所述第一时间点从空闲状态进入活动状态。
17.根据权利要求15所述的方法，其中，所述通道激活阈值数量基于根据命令待处理的数据的大小和通道的操作频率中的至少一个来设置。
18.根据权利要求15所述的方法，进一步包括：
基于所述参考表来识别第二通道激活阈值数量，第二通道激活阈值数量基于在从所述第一时间点经过预定延迟的第二时间点之前处于活动状态的通道的数量来设置；以及
在所述第二时间点激活至少一个额外目标通道，所述至少一个额外目标通道的数量在所述第二通道激活阈值数量之内。
19.根据权利要求18所述的方法，其中识别所述第二通道激活阈值数量包括：
将候选通道的数量与第一通道激活阈值数量进行比较；以及
响应于比较的结果指示所述候选通道的数量大于所述第一通道激活阈值数量而识别所述第二通道激活阈值数量。
20.根据权利要求15所述的方法，进一步包括经由激活的通道将命令或数据提供到存储器装置。
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