KR100690995B1

KR100690995B1 - 반도체 메모리의 셀프 테스트 회로

Info

Publication number: KR100690995B1
Application number: KR1020000050491A
Authority: KR
Inventors: 이종천
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2007-03-08
Also published as: KR20020017278A

Abstract

본 발명은 반도체 메모리의 셀프 테스트 회로에 관한 것으로, 시스템 파워 업 시 자동으로 셀프 테스트를 수행하고, 이후 사용자가 요구할 때마다 테스트 결과를 출력하도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은, 모니터 회로와 플래그 레지스터, 제 1 내지 제 3 스위치, 사용자 레지스터를 포함하여 이루어진다. 모니터 회로는 파워 온 시 메모리가 초기화된 다음 메모리의 초기화 상태를 검사한다. 플래그 레지스터는 모니터 회로의 검사 결과를 논리 1 또는 논리 0의 플래그 비트로서 저장한다. 제 1 스위치는 파워 업 신호 또는 사용자 입력 제어 신호에 의해 스위칭 된다. 사용자 레지스터는 제 1 스위치를 통해 플래그 레지스터에 저장되어 있는 플래그 비트를 입력받아 저장한다. 제 2 스위치는 사용자 출력 제어 신호에 의해 스위칭 된다. 제 3 스위치는 사용자 출력 제어 신호에 의해 스위칭 되고, 제 2 스위치와 메모리의 입출력 단자와 연결되며, 제 2 스위치를 통해 전달되는 사용자 레지스터의 플래그 비트와 메모리의 출력 신호 가운데 하나를 선택하여 패드에 전달한다.

반도체 메모리

Description

반도체 메모리의 셀프 테스트 회로{Self test circuit of semiconductor memory}

도 1은 본 발명에 따른 반도체 메모리의 셀프 테스트 회로를 나타낸 도면이다.

도 2는 본 발명에 다른 반도체 메모리의 셀프 테스트 회로의 동작 특성을 나타낸 타이밍 다이어그램이다.

* 도면의 주요 부분에 대한 부호의 설명 *

102 : 메모리

104 : 모니터 회로

106 : 플래그 레지스터

108 : 제 1 스위치

110 : 사용자 레지스터

112 : 제 2 스위치

114 : 제 3 스위치

116 : 패드

118 : 오어 게이트

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 셀프 테스트 회로에 관한 것이다.

반도체 메모리의 테스트는 목적에 따라 크게 제품 테스트와 프로브 테스트(probe test)로 구분된다. 제품 테스트는 웨이퍼 프로세스 공정이나 조립(assembly) 공정 등의 제조 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내는 것이 목적이다.

프로브 테스트는 반도체 메모리의 기능이나 성능이 설계 사양(specification)과 일치하는가를 확인하는 것이다. 따라서 제품 테스트는 출하(제고) 공정에서 다량으로 실시하며 높은 생산성(through-put)이 요구된다. 프로브 테스트는 연구 개발 시에 세심하게 실시하여 제품의 완성도를 높이고 개발 기간을 단축시키고자 함이 그 목적이다.

이러한 테스트를 통해 제조상의 결함이나 설계와 기능의 불일치가 발견되면 그 정확한 원인을 조사하기 위한 것이 분석 또는 불량분석이며 특히 반도체 메모리 내부의 불량 발생 장소를 확실히 규명하는 것이 무엇보다도 중요하다.

이와 같은 반도체 메모리의 테스트 방법은 소정의 테스트 벡터를 각각의 메모리 셀에 저장하였다가 이를 다시 인출해 보고, 입력 데이터와 인출 데이터가 동일한지를 비교함으로써 메모리에 결함이 발생하였는지를 판단한다.

이와 같은 방법으로 메모리를 테스트할 때, 테스트에 소요되는 시간을 절약하기 위하여 테스트하고자 하는 메모리에 구비된 입출력 패드에 모두 데이터를 입력하지 않고 구비된 입출력 패드 가운데 일부에만 테스트용 데이터를 입력하여 테스트를 수행하도록 한다.

그러나 이와 같은 종래의 반도체 메모리의 테스트를 위해서는 사용자가 소정의 테스트 벡터를 메모리에 입력하는 과정과 이를 인출하여 비교하는 과정이 필요하다. 또 테스트 결과를 저장하지 않기 때문에 테스트 즉시 그 결과를 확인하지 않으면 안 되는 문제가 있다.

본 발명에 따른 반도체 메모리의 셀프 테스트 회로는, 시스템 파워 업 시 자동으로 셀프 테스트를 수행하고, 이후 사용자가 요구할 때마다 테스트 결과를 출력하도록 하는데 그 목적이 있다.

이와 같은 목적의 본 발명은, 모니터 회로와 플래그 레지스터, 제 1 내지 제 3 스위치, 사용자 레지스터를 포함하여 이루어진다.

모니터 회로는 파워 온 시 메모리가 초기화된 다음 메모리의 상태를 검사한다. 플래그 레지스터는 모니터 회로의 검사 결과를 논리 1 또는 논리 0의 플래그 비트로서 저장한다. 제 1 스위치는 파워 업 신호 또는 사용자 입력 제어 신호에 의해 스위칭 된다. 사용자 레지스터는 제 1 스위치를 통해 플래그 레지스터에 저장되어 있는 플래그 비트를 입력받아 저장한다. 제 2 스위치는 사용자 출력 제어 신호에 의해 스위칭 된다. 제 3 스위치는 사용자 출력 제어 신호에 의해 스위칭 되고, 제 2 스위치와 메모리의 입출력 단자와 연결되며, 제 2 스위치를 통해 전달되는 사용자 레지스터의 플래그 비트와 메모리의 출력 신호 가운데 하나를 선택하여 패드에 전달한다.

본 발명에 따른 반도체 메모리의 셀프 테스트 회로의 바람직한 실시예를 도 1과 도 2를 참조하여 설명하면 다음과 같다. 먼저 도 1은 본 발명에 따른 반도체 메모리의 셀프 테스트 회로를 나타낸 도면이다.

도 1에 나타낸 바와 같이, 모니터 회로(104)는 메모리(102)의 주요 구성 요소의 상태를 모니터 한다. 예를 들면, 메모리(102)를 구성하는 래치(latch)의 출력 신호의 초기 값이나, 전원 회로(power generator)에서 출력되는 전원전압의 레벨 등을 모니터 하여 정상적인 경우 해당 플래그의 비트 값을 논리 0으로 기록하고, 비정상적인 경우에는 해당 플래그의 비트 값을 논리 1로 기록한다. 모니터 회로(104)에 의한 메모리(102)의 모니터 작업은 파워 업 신호(PWR_UP) 발생 시에 자동으로 수행된다.

파워 업 신호(PWR_UP)는 시스템의 파워 온 시에 전원 전압(VDD)이 충분한 레벨(full VDD)까지 도달한 상태에서 일정 시간이 경과하면 발생하는 신호이다. 즉, 파워 업 신호(PWR_UP)는 전원 전압(VDD)이 충분한 레벨까지 도달했음을 나타내는 신호이며, 시스템은 이 파워 업 신호(PWR_UP)가 발생함으로써 비로소 초기화된다.

즉, 모니터 회로(104)는 파워 업 신호(PWR_UP)가 발생하여 시스템이 초기화된 상태에서 메모리(102)의 상태를 테스트하는 것이다.

플래그 레지스터(106)는 메모리(102)의 주요 구성 요소의 상태를 나타내는 각각의 플래그를 저장하기 위한 레지스터들로 구성되고, 각각의 레지스터에는 모니터 회로(104)의 모니터 결과가 저장된다.

제 1 스위치(108)는 파워 업 신호(PWR_UP) 또는 사용자 입력 제어 신호(USER_IN)에 의해 스위칭 되며, 플래그 레지스터(106)에 저장되어 있는 플래그 비트들을 사용자 레지스터(110)에 전달하여 저장될 수 있도록 한다.

제 1 스위치(108)는 오어 게이트(118)의 출력 신호에 의해 스위칭 되는데, 오어 게이트(118)의 입력은 파워 업 신호(PWR_UP)와 사용자 입력 제어 신호(USER_IN)이다. 따라서 파워 업 신호(PWR_UP)와 사용자 입력 제어 신호(USER_IN) 가운데 적어도 하나의 신호가 하이 레벨로 활성화되면 논리 1의 출력을 발생시켜서 제 1 스위치(108)를 턴 온 시킨다.

사용자 레지스터(110)는 플래그 레지스터(106)로부터 제 1 스위치(108)를 통해 전달되는 플래그 비트들을 저장한다. 사용자 레지스터(110)에 저장된 플래그 비트들은 이후 사용자가 요청할 경우 사용자 출력 제어 신호(USER_OUT)에 의해 패드(116)로 출력된다.

제 2 스위치(112)는 사용자 출력 제어 신호(USER_OUT)에 의해 스위칭 되며, 사용자 레지스터(110)에서 출력되는 플래그 비트들을 제 3 스위치(114)로 전달한다.

제 3 스위치(114)는 사용자 출력 제어 신호(USER_OUT)에 의해 스위칭 되며, 제 2 스위치(112)와 메모리(102)의 입출력 단자(I/O) 가운데 하나를 선택적으로 패드(116)와 연결한다. 만약 제 3 스위치(114)가 제 2 스위치(112)와 연결되는 경우에는 사용자 레지스터(110)의 플래그 비트들이 패드(116)를 통해 외부로 출력될 수 있다. 이와 달리, 제 3 스위치(114)가 메모리(102)의 입출력 단자(I/O)와 연결되는 경우에는 메모리(102)에서 출력되는 출력 데이터가 패드(116)를 통해 출력되거나, 패드(116)를 통해 입력되는 입력 데이터가 메모리(102)에 전달된다.

도 2는 본 발명에 따른 반도체 메모리의 셀프 테스트 회로의 동작 특성을 나타낸 타이밍 다이어그램이다. 도 2에 나타낸 바와 같이, 전원전압(VDD)이 상승하여 충분한 레벨에 도달한 상태에서 일정 시간(Δt)이 경과하면 파워 업 신호(PWR_UP)가 하이 레벨로 활성화된다. 이 파워 업 신호(PWR_UP)에 의해 사용자 레지스터(110)에 제 1 데이터(DATA#1)가 저장되거나, 또는 사용자에 의해 임의로 발생하는 사용자 입력 제어 신호(USER_IN)에 의해 사용자 레지스터((110)에 제 2 데이터(DATA#2)가 저장되기도 한다.

사용자 레지스터(110)에 제 1 데이터(DATA#1) 또는 제 2 데이터(DATA#2)가 저장된 상태에서, 역시 사용자에 의해 사용자 출력 제어 신호(USER_OUT)가 발생하면, 그 시점에서 사용자 레지스터(110)에 저장되어 있는 데이터(DATA#1 또는 DATA#2)가 패드(116)를 통해 출력된다.

본 발명에 따른 반도체 메모리의 셀프 테스트 회로는, 시스템 파워 업 시 자동으로 셀프 테스트를 수행하여 그 결과를 저장하고, 이후 사용자가 요구할 때마다 테스트 결과를 출력하도록 함으로써 외부의 사용자가 반도체 메모리의 상태를 쉽게 파악할 수 있는 장점을 갖는다.

Claims

파워 온 시 메모리가 초기화된 다음 메모리의 초기화 상태를 검사하는 모니터 회로와;

상기 모니터 회로의 모니터 결과를 논리 1 또는 논리 0의 플래그 비트로서 저장하는 플래그 레지스터와;

파워 업 신호 또는 사용자 입력 제어 신호에 의해 스위칭 되는 제 1 스위치와;

상기 제 1 스위치를 통해 상기 플래그 레지스터에 저장되어 있는 플래그 비트를 입력받아 저장하는 사용자 레지스터와;

사용자 출력 제어 신호에 의해 스위칭 되는 제 2 스위치와;

사용자 출력 제어 신호에 의해 스위칭 되고, 상기 제 2 스위치와 상기 메모리의 입출력 단자와 연결되며, 상기 제 2 스위치를 통해 전달되는 상기 사용자 레지스터의 플래그 비트와 상기 메모리의 출력 신호 가운데 하나를 선택하여 패드에 전달하는 제 3 스위치를 포함하여 이루어지는 반도체 메모리의 셀프 테스트 회로.
청구항 1에 있어서, 상기 파워 업 신호는,

전원전압이 소정 레벨에 도달한 상태에서 일정 시간 이상 지속될 때 펄스 신호 형태로 발생하여 상기 메모리를 초기화하도록 이루어지는 것이 특징인 반도체 메모리의 셀프 테스트 회로.