KR100791838B1 - 스마트 카드 및 스마트 카드의 테스트 방법 - Google Patents

스마트 카드 및 스마트 카드의 테스트 방법 Download PDF

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Abstract

스마트 카드 및 스마트 카드의 테스트 방법이 개시된다. 상기 스마트 카드는 테스트 프로그램을 저장하는 비휘발성 메모리(NVM; Non-volatile memory); 및 다수의 패드들 중에서 어느 한 패드로 입력되는 테스트 인에이블 신호에 응답하여 리셋이 해제되고, 클럭 신호와 소정의 플래그 정보에 기초하여 상기 비휘발성 메모리에 저장된 상기 테스트 프로그램을 실행시켜 상기 비휘발성 메모리를 테스트하고, 상기 테스트 결과를 상기 비휘발성 메모리에 기록하는 것을 제어하는 CPU를 구비한다. 상기 스마트 카드는 상기 테스트 인에이블 신호에 응답하여 상기 CPU를 구동하기 위한 상기 클럭 신호를 출력하는 클럭 발생기를 더 구비한다. 상기 스마트 카드는 상기 비휘발성 메모리의 테스트 모드를 결정하기 위한 상기 소정의 플래그 정보를 저장하는 플래그 셀을 더 구비한다.
스마트 카드, 스마트 카드 테스트, BIST

Description

스마트 카드 및 스마트 카드의 테스트 방법{Smart card and method for testing of smart card}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 스마트 카드의 기능 블락도를 나타낸다.
도 2는 본 발명의 실시예에 따른 스마트 카드의 기능 블락도를 나타낸다.
도 3은 본 발명의 실시예에 따른 스마트 카드의 테스트 방법을 나타내는 순서도이다.
도 4는 본 발명의 실시예에 따른 스마트 카드의 테스트 방법을 실행하는 동작을 설명하기 위한 타이밍도이다.
본 발명은 스마트 카드 및 스마트 카드의 테스트 방법에 관한 것으로 보다 상세하게는 상기 스마트 카드의 멀티 패러럴 테스트(Multi-parallel test)가 가능한 장치수를 증가시키기 위하여 BIST(Built-in self test) 스킴을 적용한 스마트 카드 및 스마트 카드의 테스트 방법에 관한 것이다.
일반적으로 상기 스마트 카드를 테스트하는 단계는 상기 스마트 카드와 호스트와의 인터페이스를 테스트하는 제1 테스트 단계, 비휘발성 메모리의 동작을 테스트하기 위한 제2 테스트 단계, 및 주변 장치들(예컨데, 주변회로, 휘발성 메모리, 및 롬)의 동작을 테스트하기 위한 제3 테스트 단계로 이루어진다.
상기 테스트 단계들의 테스트 시간을 비교해 보면 상기 제2 테스트 단계의 테스트 시간이 다른 테스트 단계와 비교하여 많이 소요된다. 이는 상기 비휘발성 메모리 공정의 미세화에 따른 고집적화에 의해 상기 비휘발성 메모리의 용량이 크게 증가하고 그에 상응하여 상기 비휘발성 메모리를 테스트하는데 걸리는 시간이 증가하기 때문이다.
따라서, 상기 테스트 단계들 중에서 상기 제2 테스트 단계의 테스트 시간, 즉 상기 비휘발성 메모리의 테스트 시간을 줄이는 것이 중요하다.
이러한 문제를 해결하기 위한 방법의 하나로 테스트 장치에서 한번에 다수의 스마트 카드를 테스트할 수 있는 멀티 패러럴 테스트(Multi-parallel test) 방법을 사용한다.
그러나, 상기 비휘발성 메모리의 용량은 급격히 증가하고 그에 상응하여 상기 테스트 시간도 크게 증가하고 있다. 따라서, 상기 테스트 장치의 채널수를 증가시켜 증가하는 테스트 시간에 대응하기 위한 노력을 하고 있지만 한계가 있었다.
도 1은 일반적인 스마트 카드의 기능 블락도를 나타낸다. 도 1을 참조하면, 상기 스마트 카드(100)는 버스(110), 다수의 패드들(120), 주변회로(130), 휘발성 메모리(140; RAM), 롬(150; ROM), 비휘발성 메모리(160; NVM(Non-volatile memory)), 및 CPU(170)를 구비한다.
상기 스마트 카드(100)는 상기 다수의 패드들(120) 각각에 대응하여 입력되는 테스트 신호들(예컨데, 접지 전압(VSS), 전원 전압(VDD), 리셋 신호(RESET), 클럭 신호(CLK), 테스트 신호(TEST), 및 데이타 신호(DATA))을 수신하여 테스트를 시작한다.
상기 스마트 카드(100)의 테스트가 시작되면 상기 스마트 카드(100)는 상기 수신된 테스트 신호들(예컨데, 접지 전압(VSS), 전원 전압(VDD), 리셋 신호(RESET), 클럭 신호(CLK), 테스트 신호(TEST), 및 데이타 신호(DATA))에 응답하여 상기 비휘발성 메모리(160)를 테스트하고, 상기 테스트 결과를 상기 다수의 패드들(120) 중 어느 하나인 입출력(I/O) 패드를 통하여 상기 테스트 장치로 출력한다.
따라서, 상기 스마트 카드(100)를 테스트하기 위한 상기 테스트 장치는 상기 스마트 카드(100)를 테스트할 때 필요한 테스트 신호들 수만큼의 채널을 할당하여 상기 테스트 신호들을 컨트롤해야 한다.
즉, 상기 테스트 장치는 최소 5~6개의 채널을 하나의 상기 스마트 카드(100)를 테스트하는데 할당하여 상기 테스트 신호들을 컨트롤해야 한다. 결국, 앞서 언급한 바와 같이 상기 테스트 장치에서의 채널수를 증가시키는 데에는 한계가 있으므로 상기 스마트 카드(100)의 멀티 패러럴 테스트(Multi-parallel test)가 가능한 장치수는 한정되어 있다.
따라서, 상기 스마트 카드(100)에서 상기 테스트 장치로부터 요구되는 채널 수를 감소시켜 상기 멀티 패러럴 테스트(Multi-parallel test)가 가능한 장치수를 증가시킬 수 있는 방법이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 스마트 카드 테스트시 컨트롤해야 하는 채널 수를 줄임으로써 멀티 패러럴 테스트(Multi-parallel test) 시 한번에 테스트할 수 있는 스마트 카드의 수를 증가시킴으로써 전체적인 테스트 시간을 줄일 수 있는 스마트 카드 및 상기 스마트 카드의 테스트 방법을 제공하고자 한다.
상기 기술적 과제를 해결하기 위한 스마트 카드는 테스트 프로그램을 저장하는 비휘발성 메모리(NVM; Non-volatile memory); 및 다수의 패드들 중에서 어느 한 패드로 입력되는 테스트 인에이블 신호에 응답하여 리셋이 해제되고, 클럭 신호와 소정의 플래그 정보에 기초하여 상기 비휘발성 메모리에 저장된 상기 테스트 프로그램을 실행시켜 상기 비휘발성 메모리를 테스트하고, 상기 테스트 결과를 상기 비휘발성 메모리에 기록하는 것을 제어하는 CPU를 구비한다.
상기 스마트 카드는 상기 테스트 인에이블 신호에 응답하여 상기 CPU를 구동하기 위한 상기 클럭 신호를 출력하는 클럭 발생기를 더 구비한다.
상기 스마트 카드는 상기 비휘발성 메모리의 테스트 모드를 결정하기 위한 상기 소정의 플래그 정보를 저장하는 플래그 셀을 더 구비한다.
상기 테스트 인에이블 신호는 전원 전압(VDD)이다. 상기 테스트 프로그램은 상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램이다. 상기 비휘발성 메모리는 플래쉬 EEPROM(Flash EEPROM)이다.
상기 기술적 과제를 해결하기 위한 스마트 카드는 제1 비휘발성 메모리(NVM; Non-volatile memory); 테스트 프로그램을 저장하는 제2 비휘발성 메모리; 및 다수의 패드들 중에서 어느 한 패드로 입력되는 테스트 인에이블 신호에 응답하여 리셋이 해제되고, 클럭 신호와 소정의 플래그 정보에 기초하여 상기 제2 비휘발성 메모리에 저장된 상기 테스트 프로그램을 실행시켜 상기 제1 비휘발성 메모리를 테스트하고, 상기 테스트 결과를 상기 제1 비휘발성 메모리에 기록하는 것을 제어하기 위한 CPU를 구비한다.
상기 스마트 카드는 상기 테스트 인에이블 신호에 응답하여 상기 CPU를 구동하기 위한 상기 클럭 신호를 출력하는 클럭 발생기를 더 구비한다.
상기 스마트 카드는 상기 제1 비휘발성 메모리의 테스트 모드를 결정하기 위한 상기 소정의 플래그 정보를 저장하는 플래그 셀을 더 구비한다.
상기 테스트 인에이블 신호는 전원 전압(VDD)이다. 상기 테스트 프로그램은 상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램이다.
상기 기술적 과제를 해결하기 위한 스마트 카드의 테스트 방법은 호스트로부터 테스트 인에이블 신호를 수신하는 단계; 상기 테스트 인에이블 신호에 응답하여 클럭 신호를 발생하는 단계; 상기 클럭 신호에 응답하여 플래그 셀에 저장된 플래그 정보를 독출하여 해석하는 단계; 상기 해석된 플래그 정보에 기초하여 비휘발성 메모리(NVM)에 저장된 테스트 프로그램을 실행시켜 상기 비휘발성 메모리를 테스트하는 단계; 및 상기 테스트 결과를 상기 비휘발성 메모리에 저장하는 단계를 구비한다.
상기 스마트 카드 테스트 방법은 상기 플래그 셀의 플래그 정보를 삭제하는 단계를 더 구비한다.
상기 테스트 인에이블 신호는 다수의 패드들 중에서 어느 한 패드를 통하여 입력되는 전원 전압이다. 상기 클럭 신호는 상기 테스트 인에이블 신호에 응답하여 클럭 발생기로부터 출력되는 신호이다.
상기 테스트 프로그램은 상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호를 나타낸다.
도 2는 본 발명의 실시예에 따른 스마트 카드의 기능 블락도를 나타낸다. 도 2를 참조하면, 상기 스마트 카드(200)는 버스(210), 다수의 패드들(220), 클럭 발생기(230), 플래그 셀(240), 비휘발성 메모리(250), 및 CPU(260)를 구비한다.
상기 스마트 카드(200)는 상기 다수의 패드들(220)들 중 어느 한 패드(예컨 데, VDD 패드)로 입력되는 테스트 인에이블 신호를 수신하고 수신된 상기 테스트 인에이블 신호에 응답하여 리셋이 해제되고 테스트 모드를 시작한다.
상기 테스트 인에이블 신호는 테스트 장치로부터 출력되는 전원 전압(VDD)을 사용하는 것이 바람직하나 이에 한정된 것은 아니다.
상기 클럭 발생기(230)는 상기 테스트 인에이블 신호를 수신하고 수신된 테스트 인에이블 신호에 응답하여 상기 CPU(260)를 구동하기 위한 클럭 신호(Int.CLK)를 출력한다.
상기 플래그 셀(240)은 상기 스마트 카드(200)의 테스트 모드를 결정하기 위한 소정의 플래그 정보를 저장하고, 상기 CPU(260)의 제어 신호에 응답하여 상기 플래그 정보를 상기 CPU(260)로 출력한다.
상기 플래그 셀(240)은 제1 테스트 단계, 즉 상기 스마트 카드와 호스트와의 인터페이스를 테스트하기 위한 테스트 단계에서 제1 레벨(여기서는, 하이레벨, "1")을 갖는 플래그 정보를 저장한다.
상기 플래그 셀(240)은 주변회로(280) 내에 구현될 수도 있고, 상기 비휘발성 메모리(250) 내에 구현될 수도 있다.
상기 비휘발성 메모리(250)는 상기 스마트 카드(200)를 테스트하기 위한 테스트 프로그램을 저장한다. 또한, 상기 비휘발성 메모리(250)는 상기 스마트 카드(200)의 비휘발성 메모리(250)에 대한 테스트가 종료되면 상기 테스트 결과를 상기 CPU(260)의 제어 하에 상기 비휘발성 메모리(250)에 저장한다.
상기 비휘발성 메모리(250)는 플레쉬 EEPROM(Flash electrically erasable and programmable ROM)으로 구현될 수 있다.
상기 CPU(260)는 상기 테스트 인에이블 신호에 응답하여 리셋이 해제되고 상기 클럭 신호(Int.CLK) 및 상기 소정의 플래그 정보에 기초하여 상기 비휘발성 메모리(250)에 저장된 테스트 프로그램을 실행시킨다.
즉, 상기 CPU(260)는 상기 플래그 셀(240)에 저장된 플래그 정보가 제1 레벨(여기서는, 하이레벨, "1")인 경우 상기 스마트 카드(200)의 테스트 모드는 BIST(Built-in self test) 모드임을 판단하고 상기 스마트 카드(200)의 상기 비휘발성 메모리(250)에 대한 테스트를 수행한다. 상기 CPU(260)는 상기 비휘발성 메모리(250)에 대한 테스트가 완료되면 테스트 결과를 상기 비휘발성 메모리(250)에 저장하는 것을 제어한다.
상기 CPU(260)는 상기 플래그 셀(240)이 제2 레벨(여기서는, 로우레벨, "0")을 갖는 경우 상기 스마트 카드(200)의 테스트 모드가 노멀 테스트(Nomal test) 모드임을 판단한다.
이때, 상기 노멀 테스트(Normal test) 모드는 상기 스마트 카드(200)를 테스트하기 위한 신호들을 상기 외부 테스트 장치로부터 할당된 채널들을 통하여 수신하는 테스트 모드이다.
본 발명에 따른 실시예에서는 상기 테스트 프로그램이 상기 비휘발성 메모리(250)에 저장된 경우에 대하여 기술하였다. 그러나 상기 스마트 카드(200)가 롬(270)을 더 구비하는 경우 상기 테스트 프로그램은 상기 롬(270)에 저장될 수 있으므로, 상기 롬(270)에 저장된 테스트 프로그램을 이용하여 상기 비휘발성 메모리(250)를 테스트할 수 있다.
상기 롬(270)을 더 구비하는 상기 스마트 카드(200)의 동작은 본 발명의 실시예에 의한 설명을 통하여 쉽게 유추할 수 있으므로 그 설명은 생략한다. 또한, 상기 스마트 카드(200)는 휘발성 메모리(290)을 더 구비할 수 있다.
이상은 상기 스마트 카드(200)를 테스트하기 위하여 테스트 장치로부터 하나의 채널만을 할당받아 테스트하는 방법에 대해 기술하였으나, 상기 스마트 카드(200)는 선택적으로 상기 테스트 장치로부터 할당되는 채널수를 증가시켜 상기 테스트 신호들(예컨데, 접지 전압(VSS), 전원 전압(VDD), 리셋 신호(RESET), 클럭 신호(CLK), 테스트 신호(TEST), 및 데이타 신호(DATA)) 중에서 적어도 어느 하나를 테스트 장치로부터 입력받아 상기 스마트 카드(200)의 테스트에 사용할 수도 있다.
도 3은 본 발명의 실시예에 따른 스마트 카드의 테스트 방법을 나타내는 순서도이고, 도 4는 본 발명의 실시예에 따른 스마트 카드의 테스트 방법을 실행하는 동작을 설명하기 위한 타이밍도이다. 도 2 내지 도 4를 참조하여 상기 스마트 카드(200)의 테스트 방법을 설명하고자 한다.
상기 스마트 카드(200)는 다수의 패드들(220) 중 어느 한 패드(VDD 패드)를 통하여 입력되는 테스트 인에이블 신호를 수신하고 수신된 상기 테스트 인에이블 신호에 응답하여 상기 스마트 카드(200)의 리셋이 해제되고 테스트 모드를 시작한다. 상기 테스트 인에이블 신호는 전원 전압(VDD)을 이용하는 것이 바람직하나 이에 한정된 것은 아니다.
상기 스마트 카드(200)가 인에이블 상태가 되면 상기 클럭 발생기(230)는 상기 테스트 인에이블 신호에 응답하여 CPU(260)를 구동하기 위한 클럭 신 호(Int.CLK)를 출력한다(S310).
상기 CPU(260)는 상기 클럭 신호(Int.CLK)에 응답하여 상기 플래그 셀(240)에 저장된 소정의 플래그 정보를 독출하여 해석한다(S320).
상기 플래그 정보가 제1 레벨일 경우 상기 스마트 카드(200)의 테스트 모드는 BIST(Built-in self test) 모드임을 나타내고, 상기 플래그 정보가 제2 레벨일 경우 상기 스마트 카드(200)의 테스트 모드는 노멀 테스트 모드임을 나타낸다.
상기 플래그 정보가 상기 제1 레벨일 경우 상기 스마트 카드(200)는 BIST(Built-in self test) 모드를 실행하기 위해서 상기 비휘발성 메모리(250)에 저장된 테스트 프로그램을 실행한다(S330, S340).
상기 플래그 정보가 상기 제2 레벨일 경우 상기 스마트 카드(200)는 테스트 신호들이 테스트 장치로부터 각각에 할당된 채널들을 통하여 수신되는 노멀 테스트 모드를 수행하게 된다.
테스트가 완료되면 상기 스마트 카드(200)는 상기 스마트 카드(200)의 테스트 결과를 상기 비휘발성 메모리(250)에 저장한다(S350).
상기 테스트 결과의 저장이 완료되면 상기 스마트 카드(200)는 상기 플래그 셀에 저장된 상기 플래그 정보(예컨데, 제1 레벨)를 삭제하게 된다(S360).
상기 플래그 정보를 삭제하는 이유는 다음 테스트 단계(제3 테스트 단계)에서는 상기 다수의 패드들(220)을 모두 사용하는 노멀 테스트 모드로 상기 스마트 카드(200)를 테스트하기 위해서이다.
상기 비휘발성 메모리(250)에 저장된 테스트 결과는 상기 BIST(Built-in self test) 스킴을 이용한 테스트를 종료하고, 다음 테스트 단계(제3 테스트 단계)에서 상기 테스트 결과를 독출하여 상기 테스트 장치로 출력함으로써 상기 스마트 카드(200)의 정상/불량을 판단한다.
요약하여 말하며, 멀티 패러럴 테스트(Multi-parallel test) 방법을 이용하는 스마트 카드(200)의 테스트 방법에서 테스트 장치로부터 최소 하나의 채널만을 할당 받아 상기 스마트 카드(200)의 테스트를 수행할 수 있다. 즉, 상기 테스트 장치로부터 상기 스마트 카드(200)의 테스트에 필요한 채널수를 최소화함으로써 멀티 패러럴 테스트(Multi-parallel test)가 가능한 장치수를 증가시킬 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 스마트 카드 및 스마트 카드의 테스트 방법은 멀티 패러럴 테스트(Multi-parallel test)를 이용하는 테스트 장치로부터 상기 스마트 카드를 테스트하기 위해 할당되는 채널수를 최소화하여 멀티 패러럴 테스트(Multi-parallel test)가 가능한 장치수를 증가시킬 수 있고, 전체적인 테스트 시간을 줄일 수 있는 효과가 있다.

Claims (16)

  1. 테스트 프로그램을 저장하는 비휘발성 메모리(NVM; Non-volatile memory); 및
    다수의 패드들 중에서 어느 한 패드로 입력되는 테스트 인에이블 신호에 응답하여 리셋이 해제되고, 클럭 신호와 소정의 플래그 정보에 기초하여 상기 비휘발성 메모리에 저장된 상기 테스트 프로그램을 실행시켜 상기 비휘발성 메모리를 테스트하고, 상기 테스트 결과를 상기 비휘발성 메모리에 기록하는 것을 제어하는 CPU를 구비하는 스마트 카드.
  2. 제1항에 있어서, 상기 스마트 카드는,
    상기 테스트 인에이블 신호에 응답하여 상기 CPU를 구동하기 위한 상기 클럭 신호를 출력하는 클럭 발생기를 더 구비하는 스마트 카드.
  3. 제1항에 있어서, 상기 스마트 카드는,
    상기 비휘발성 메모리의 테스트 모드를 결정하기 위한 상기 소정의 플래그 정보를 저장하는 플래그 셀을 더 구비하는 스마트 카드.
  4. 제1항에 있어서,
    상기 테스트 인에이블 신호는 전원 전압(VDD)인 스마트 카드.
  5. 제1항에 있어서,
    상기 테스트 프로그램은,
    상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램인 스마트 카드.
  6. 제1항에 있어서,
    상기 비휘발성 메모리는 플래쉬 EEPROM(Flash EEPROM)인 스마트 카드.
  7. 제1 비휘발성 메모리(NVM; Non-volatile memory);
    테스트 프로그램을 저장하는 제2 비휘발성 메모리;
    다수의 패드들 중에서 어느 한 패드로 입력되는 테스트 인에이블 신호에 응답하여 리셋이 해제되고, 클럭 신호와 소정의 플래그 정보에 기초하여 상기 제2 비휘발성 메모리에 저장된 상기 테스트 프로그램을 실행시켜 상기 제1 비휘발성 메모리를 테스트하고, 상기 테스트 결과를 상기 제1 비휘발성 메모리에 기록하는 것을 제어하기 위한 CPU를 구비하는 스마트 카드.
  8. 제7항에 있어서, 상기 스마트 카드는,
    상기 테스트 인에이블 신호에 응답하여 상기 CPU를 구동하기 위한 상기 클럭 신호를 출력하는 클럭 발생기를 더 구비하는 스마트 카드.
  9. 제7항에 있어서, 상기 스마트 카드는,
    상기 제1 비휘발성 메모리의 테스트 모드를 결정하기 위한 상기 소정의 플래그 정보를 저장하는 플래그 셀을 더 구비하는 스마트 카드.
  10. 제7항에 있어서,
    상기 테스트 인에이블 신호는 전원 전압(VDD)인 스마트 카드.
  11. 제7항에 있어서, 상기 테스트 프로그램은,
    상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램인 스마트 카드.
  12. 호스트로부터 테스트 인에이블 신호를 수신하는 단계;
    상기 테스트 인에이블 신호에 응답하여 클럭 신호를 발생하는 단계;
    상기 클럭 신호에 응답하여 플래그 셀에 저장된 플래그 정보를 독출하여 해석하는 단계;
    상기 해석된 플래그 정보에 기초하여 비휘발성 메모리에 저장된 테스트 프로그램을 실행시켜 상기 비휘발성 메모리를 테스트하는 단계; 및
    상기 테스트 결과를 상기 비휘발성 메모리에 저장하는 단계를 구비하는 스마트 카드 테스트 방법.
  13. 제12항에 있어서,
    상기 스마트 카드 테스트 방법은 상기 플래그 셀의 플래그 정보를 삭제하는 단계를 더 구비하는 스마트 카드 테스트 방법.
  14. 제12항에 있어서, 상기 테스트 인에이블 신호는,
    다수의 패드들 중에서 어느 한 패드를 통하여 입력되는 전원 전압인 스마트 카드 테스트 방법.
  15. 제12항에 있어서,
    상기 클럭 신호는 상기 테스트 인에이블 신호에 응답하여 클럭 발생기로부터 출력되는 신호인 스마트 카드 테스트 방법.
  16. 제12항에 있어서, 상기 테스트 프로그램은,
    상기 비휘발성 메모리를 BIST(Built-in self test) 모드로 테스트하기 위한 프로그램인 스마트 카드 테스트 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI405095B (zh) * 2009-11-12 2013-08-11 Inventec Corp 手持式電子裝置及其解鎖方法
TWI409627B (zh) * 2010-04-23 2013-09-21 Inventec Corp 筆記型電腦測試之簡化架構
KR20120073434A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스마트 카드를 테스트하는 집적 회로 및 그 구동 방법
US11409971B1 (en) * 2011-10-23 2022-08-09 Dynamics Inc. Programming and test modes for powered cards and devices
JP6419140B2 (ja) * 2016-12-08 2018-11-07 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその調整方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05324947A (ja) * 1992-05-15 1993-12-10 Nec Corp カード内ｂｉｓｔ方式

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2600183B1 (fr) * 1986-06-13 1990-10-12 Eurotechnique Sa Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude
JPH03194799A (ja) 1989-12-25 1991-08-26 Hitachi Ltd 半導体記憶装置
JPH0484348A (ja) * 1990-07-27 1992-03-17 Nec Corp Ｒｏｍデータ保護方式
GB9414266D0 (en) 1994-07-14 1994-08-31 Jonhig Ltd Testing of memory content
US5568437A (en) * 1995-06-20 1996-10-22 Vlsi Technology, Inc. Built-in self test for integrated circuits having read/write memory
US20020071325A1 (en) * 1996-04-30 2002-06-13 Hii Kuong Hua Built-in self-test arrangement for integrated circuit memory devices
JP3244031B2 (ja) 1997-08-20 2002-01-07 日本電気株式会社 半導体記憶装置
JP2000251035A (ja) * 1999-02-26 2000-09-14 Hitachi Ltd メモリカード
KR100690995B1 (ko) 2000-08-29 2007-03-08 주식회사 하이닉스반도체 반도체 메모리의 셀프 테스트 회로
CN1118025C (zh) * 2000-10-23 2003-08-13 大唐电信科技股份有限公司微电子分公司 采用逻辑区间链表寻址的智能卡嵌入式软件系统实现方法
JP2002267721A (ja) 2001-03-09 2002-09-18 Mitsubishi Electric Corp Ｃｐｕ内蔵ｒａｍ混載ｌｓｉのテスト装置および方法
CN1315054C (zh) * 2003-12-24 2007-05-09 上海华虹集成电路有限责任公司 一种智能卡仿真卡

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05324947A (ja) * 1992-05-15 1993-12-10 Nec Corp カード内ｂｉｓｔ方式

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