JP2008186481A - メモリカード - Google Patents

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Sakaki Kanamori
Kunihiro Katayama
Shigeo Kurakata
Hidefumi Odate
Atsushi Shiraishi
繁男 倉形
英史 大舘
国弘 片山
敦 白石
賢樹 金森
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Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

【課題】ホストから供給される電源電圧が不安定な場合であっても、メモリカードのパワーオンリセット処理を確実に行い、信頼性を大幅に向上する。
【解決手段】メモリカード1の初期設定において、フラッシュメモリ2に格納されているフラッシュ確認データFDを読み出し、そのデータFDと予めROMに格納されている動作確認用データFD11 とを比較し、異常がなければROM4aに格納された書き込み確認データFD12 をフラッシュメモリ2に書き込み、そのデータを再び読み出してROM4aの書き込み確認データFD12 と比較する。これらのデータ比較に異常がなければ、CPU4cはフラッシュメモリ2が正常と判断する。また、データ比較が異常の場合、CPU4cはレジスタ5aにリセット処理異常データを設定し、該コントローラ3をスリープモードにする。この期間にコマンドCMDを受けると再びデータ比較を実行する。
【選択図】図1

Description

本発明は、メモリカードに関し、特に、マルチメディアカードにおける安定動作に適用して有効な技術に関するものである。

パーソナルコンピュータや多機能端末機などの外部記憶メディアの1つとして、標準化団体であるMMCA(MultiMedia Card Association)が標準化したマルチメディアカードが広く知られており、デジタルビデオカメラの静止画像記録、携帯電話のデータ記録、携帯音楽プレーヤの音楽記録などに用いられている。

マルチメディアカードは、フラッシュメモリ、およびそのフラッシュメモリを制御するコントローラから構成されており、該コントローラには、電源電圧検出回路が設けられている。この電源電圧検出回路は、ホスト機から供給される電源電圧の立ち上がりを検出してリセットする。

本発明者が検討したところによれば、マルチメディアカードは、電源電圧が供給された際に動作を安定化させるため、該マルチメディアカードを初期設定する、いわゆるパワーオンリセット処理が行われる。

このパワーオンリセット処理は、電源電圧検出回路が、ホスト機から供給される電源電圧の立ち上がりを検出してコントローラをリセットした後、該コントローラがフラッシュメモリにアクセスし、CID(Card IDentification number register)/CSD(Card Specific Data register)などのシステム領域のデータ読み出しを行い、該フラッシュメモリが動作可能の状態であるか否かを確認する。

なお、この種のICカードについて詳しく述べてある例としては、1990年12月1日、株式会社工業調査会発行、大島雅志(編)、「電子材料」P22〜P26があり、この文献には、各種のICカードにおける技術動向が記載されている(非特許文献1)。
1990年12月1日、株式会社工業調査会発行、大島雅志(編)、「電子材料」P22〜P26

ところが、上記のようなメモリカードにおけるパワーオンリセット処理技術では、次のような問題点があることが本発明者により見い出された。

一般に、フラッシュメモリの動作電圧は、コントローラの動作電圧よりも高くなっており、該コントローラがフラッシュメモリにアクセスした際に、フラッシュメモリは動作電圧に達していない恐れがある。

よって、コントローラがフラッシュメモリにアクセスした際には、該フラッシュメモリが正常に動作しておらず、前述したCID/CSDなどのシステム領域のデータを読み出すことができなくなり、コントローラがホスト機からのコマンドを全く受け付けない状態に陥ってしまい、ホスト機がマルチメディアカードを認識しなくなってしまうという問題がある。

本発明の目的は、供給される電源電圧が不安定な場合であっても、パワーオンリセット処理を確実に行うことにより、信頼性を大幅に向上させることのできるメモリカードおよびその初期設定方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明のメモリカードは、外部より動作電圧が供給され、該動作電圧の供給開始から一定期間後に一定以上の電圧に上昇するものであり、ある記憶領域に動作確認データが格納された不揮発性半導体メモリと、該不揮発性半導体メモリから読み出した動作確認データを比較する比較用動作確認データが格納された記憶部と、動作電圧の供給開始後の初期設定動作において、不揮発性半導体メモリから読み出した動作確認データと記憶部の比較用動作確認データとを比較し、不揮発性半導体メモリの動作確認を行う処理装置とを設け、外部より動作指示信号と動作電圧とが供給され、動作指示信号に応じて、不揮発性半導体メモリにデータの書き込みもしくは読み出しの動作指示を行う制御手段とを備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記処理装置が、記憶部に、不揮発性半導体メモリに書き込む書き込み確認データを格納し、初期設定動作において、不揮発性半導体メモリから読み出した動作確認データと記憶部の比較用動作確認データとを比較後に、不揮発性半導体メモリに書き込み確認データを書き込み、不揮発性半導体メモリの書き込み確認データを読み出し、その読み出した書き込み確認データと記憶部の書き込み確認データとを比較するものである。

さらに、本発明は、外部より動作電圧が供給され、動作電圧の供給開始から一定期間後に一定以上の電圧に上昇する不揮発性半導体メモリと、外部より動作指示信号と動作電圧とが供給され、該動作指示信号に応じて、不揮発性半導体メモリに動作指示を行う制御手段とを有したメモリカードであって、不揮発性半導体メモリのある記憶領域には、動作確認データが格納され、制御手段は、制御プログラムに基づいて所定の処理を行う処理装置と、処理装置を動作させる制御プログラムを格納した不揮発性記憶部と、入出力データ、および演算データなどを一時的に格納する揮発性記憶部と、外部から入出力される各種動作を指示するコマンドを受けるとともに、これらの動作に必要なデータの入出力を行うインタフェース論理部とを備え、不揮発性記憶部のある領域には、不揮発性半導体メモリから読み出した動作確認データと比較する比較用動作確認データが格納され、処理装置は、初期設定動作において、不揮発性半導体メモリから読み出した動作確認データと不揮発性記憶部の比較用動作確認データとを比較し、不揮発性半導体メモリの動作確認を行うものである。

また、本発明は、前記不揮発性記憶部に、不揮発性半導体メモリに書き込む、書き込み確認データを格納し、処理装置は、初期設定動作において、不揮発性半導体メモリから読み出した動作確認データと不揮発性記憶部の比較用動作確認データとを比較した後不揮発性半導体メモリに、書き込み確認データを書き込み、不揮発性半導体メモリの書き込み確認データを読み出し、その読み出した書き込み確認データと不揮発性記憶部の書き込み確認データとを比較することにより、不揮発性半導体メモリの動作確認を行うものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

(1)不揮発性半導体メモリと不揮発性記憶部とに予め格納された動作確認データを比較するので、高精度に不揮発性半導体メモリの動作を確認することができる。

(2)また、メモリカードが初期設定されるまで、設定コマンドに応じて初期設定動作を繰り返すので、外部から供給される電源電圧が不安定な場合であっても、メモリカードを確実に初期設定することができる。

(3)上記(1)、(2)により、互換性を高めることができるとともに、メモリカードの信頼性を大幅に向上することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図1は、本発明の一実施の形態によるメモリカードのブロック図、図2は、図1のメモリカードにおけるパワーオンリセット処理のフローチャート、図3は、図1のメモリカードに供給される電源電圧レベルの遷移図、図4は、図1のメモリカードのパワーオンリセット処理における各部の状態遷移を示した説明図、図5は、図1のメモリカードに設けられたフラッシュメモリにフラッシュ確認データを書き込み際のフローチャートである。

本実施の形態において、メモリカード1は、マルチメディアカードからなり、デジタルビデオカメラ、携帯電話、携帯音楽プレーヤやパーソナルコンピュータなどにおけるホスト機の外部記憶メディアとして用いられる。

メモリカード1は、図1に示すように、フラッシュメモリ(不揮発性半導体メモリ)2、ならびにコントローラ3から構成される。フラッシュメモリ2は、電気的にデータの書き換え、消去が可能な不揮発性半導体メモリである。

このフラッシュメモリ2には、パワーオン時において、該フラッシュメモリ2が正常動作状態か否かを確認するフラッシュ確認データ(動作確認データ)FDが予め格納されている。

コントローラ3は、フラッシュメモリ2の制御を司り、フラッシュメモリ2に格納されたプログラムやデータなどを読み出し、所定の処理を行うとともに、データの書き込み動作指示を行う。

このコントローラ3は、制御部(制御手段)4、インタフェース論理部5、電源検出回路6、RAM7、クロック生成部8、バッファ9などから構成されている。

制御部4は、コントローラ3のすべての制御を司る。この制御部4には、ROM(記憶部、不揮発性記憶部)4a、RAM(揮発性記憶部)4b、ならびにCPU(処理装置)4cが設けられている。

ROM4aは、読み出し専用メモリなどからなり、CPU4cを動作させる制御プログラム、ならびに確認用データFD1などが格納されている。このROM4aに格納されている確認用データFD1は、フラッシュメモリ2に格納されたフラッシュ確認データFDと同じデータからなる動作確認用データ(比較用動作確認データ)FD11 と、パワーオンリセット処理(初期設定)時にフラッシュメモリ2に書き込むデータである書き込み確認データFD12 とから構成されている。

RAM4bは、随時読み出し/書き込みが可能なメモリであり、入出力データや演算データなどを一時的に格納する。CPU4cは、ROM4aの制御プログラムに基づいて所定の処理を行う。

インタフェース論理部5は、ホスト機から入出力される書き込み/読み出し/消去といった動作を指示するコマンドを受け、これらの動作に必要なデータの入出力を行う。

このインタフェース論理部5には、レジスタ(データ記憶部)5aが設けられており、パワーオン時におけるメモリカード1の初期設定が正常終了しない場合に、リセット処理異常データ(異常データ)が設定される。

電源検出回路6は、パワーオン時における電源電圧VCCの電圧の立ち上がりを検出し、ある電圧値以上になるとインタフェース論理部5にリセット信号を出力する。

RAM7は、随時読み出し/書き込みが可能なメモリであり、制御部4のワークエリアとして用いられている。クロック生成部8は、ある周波数のクロック信号を生成し、インタフェース論理部5に供給する。バッファ9は、ホスト機、およびフラッシュメモリ2から入出力されるデータを一時的に格納する。

次に、本実施の形態のメモリカード1におけるパワーオンリセット処理について図2のフローチャートを用いて説明する。

まず、メモリカード1がホスト機に設けられたメモリスロットなどに挿入されると、該メモリスロットのコネクタ端子を介してメモリカード1に電源電圧VCCが供給される。

メモリカード1の電源検出回路6は、パワーオン時における電源電圧VCCの電圧が、ある電圧値になるとインタフェース論理部5にリセット信号を出力し、該インタフェース論理部5のリセットが解除され(ステップS101)、イニシャライズが実行される(ステップS102)。

その後、ホスト機からは、メモリカード1の動作可能な電圧範囲のチェック、および該メモリカード1の内部処理を終了したかをチェックするために使用されるコマンド(設定コマンド)CMD(コマンドクラス0に分類されるコマンドインデックスCMD1’SEND_OP_COND’)が出力される(ステップS103)。

電源検出回路6は、電源電圧VCCが予め設定された電圧値(制御部4の動作電圧)に到達すると、初期化が終了したインタフェース論理部5に検出信号を出力する。そして、インタフェース論理部5は、検出信号を受けて制御部4にリセット信号を出力する。

制御部4は、インタフェース論理部5から出力されたリセット信号と、ホスト機から出力されたコマンドCMDとがいずれも入力されることによって、CPU4cのイニシャライズが行われる。

そして、制御部4に設けられたすべてのレジスタを初期化する(ステップS104)、その後、制御部4は、リード/ライト動作において該制御部4が用いるインタフェース論理部5のレジスタを初期化する(ステップS105)。

続いて、ファームウェアにおける内部変数を初期化し(ステップS106)、フラッシュメモリ2のチップ数、および容量をそれぞれ確認する(ステップS107)。

また、コントローラ3は、フラッシュメモリ2にアクセスして該フラッシュメモリ2が書き込み/読み出し可能か否かを判断する(ステップS108)。

このステップS108の処理は、コントローラ3が、フラッシュメモリ2にアクセスして該フラッシュメモリ2に格納されているフラッシュ確認データFDを読み出す。

CPU4cは、フラッシュメモリ2から読み出したフラッシュ確認データFDと予めROM3aに格納されている動作確認データFD11 とを比較し、これらフラッシュ確認データFDと動作確認データFD11 とが同じであれば、CPU4cは、フラッシュメモリ2が読み出し可能と判断する。

フラッシュメモリ2が読み出し可能の場合、ROM4aに格納されている書き込み確認データFD12 をフラッシュメモリ2に書き込んだ後、該フラッシュメモリ2に書き込まれた書き込み確認データFD12 を再び読み出し、この読み出した書き込み確認データFD12 とROM4aの書き込み確認データFD12 とを比較する。

そして、フラッシュメモリ2に書き込まれた書き込み確認データFD12 とROM4aの書き込み確認データFD12 とが一致すると、CPU4cは、フラッシュメモリ2が正常動作していると判断する。

これらのデータ比較によって、より信頼性の高いフラッシュメモリ2の動作チェックを行うことが可能となる。

その後、追加変更のファームウェアがフラッシュメモリ2に格納されているか否かを確認し、追加変更のファームウェアが該フラッシュメモリ2に格納されている場合には、そのファームウェアを読み出す、いわゆるファームオンフラッシュリード動作を行う(ステップS109)。

さらに、コントローラ3は、フラッシュメモリ2のシステム領域に格納されているCID/CSDをそれぞれ読み出す(ステップS110)。CIDは、メモリカード1にそれぞれ割り付けられたシリアルナンバであり、該メモリカード1を選択するための相対アドレスを割り振るために用いられる。

CSDは、対応しているMMCAスペックバージョン、カード容量、アクセス時間、転送単位ブロック長などのメモリカード1に関係する諸情報を示すデータである。

そして、制御部4は、バッファ9のデータ書き込み/読み出しを行い、該バッファ9のテストを行った後(ステップS111)、不良セクタの代替登録ブロックのテーブルを作成し、RAM7などの登録する(ステップS112)。また、ステップS111の処理は、時間短縮のためにスキップしてもよい。

その後、パスワード、ライトプロテクトのデータを読み出し、メモリカード1にパスワード、あるいはライトプロテクトされている領域があるか否かを確認し、RAM7に登録する(ステップS113)。

これにより、メモリカード1を初期設定するパワーオンリセット動作が終了となる。また、これらステップS108〜S112の処理においてエラーが発生した際には、CPU4cは、インタフェース論理部5のレジスタ5aにリセット処理異常データ(Loレベル)を設定し(ステップS114)、その後、該コントローラ3はスリープモードになる(ステップS115)。

このスリープモードの際、すなわち、レジスタ5aにリセット処理異常データ(ここでは、Loレベル)が設定されている間にコマンドCMDがホスト機から出力された場合(ステップS116)、インタフェース論理部5がコントローラ3にリセット信号を出力し、ステップS104〜S112の処理が再実行される。

これらステップS104〜S112の処理において、エラーがない場合には、ステップS113の処理の後、メモリカード1のパワーオンリセット動作が終了となる。

また、ステップS104〜S112の処理において、再びエラーが発生した際には、再度S114〜S116の処理が実行される。これらステップS104〜S112,S114〜S116の処理は、エラーが発生しなくなるまで繰り返し行われることになる。

次に、メモリカード1におけるパワーオンリセット処理について、図3のホスト機から供給される電源電圧VCCの電圧レベルの遷移図、および図4のパワーオンリセット処理における各部の状態遷移を示す説明図を用いて説明する。ここでは、2回目のパワーオンリセット処理によってメモリカード1の初期設定動作が完了した場合について記載する。

また、図4においては、上方から下方にかけて、コントローラ3に入力されるリセット信号、コントローラ3の動作、フラッシュメモリ2の動作、インタフェース論理部5のレジスタ5aの設定状況、ホスト機から出力されるコマンド、ならびにメモリカード1からホスト機に対して返されるコマンド毎に規定されたフォーマットのレスポンスにおける遷移をそれぞれ示している。

まず、メモリカード1がホスト機のメモリスロットに挿入され、インタフェース論理部5が動作可能な電圧となり、該インタフェース論理部5のイニシャライズが終了すると、ホスト機から、メモリカード1の動作可能な電圧範囲のチェック、および該メモリカード1の内部処理を終了したかをチェックするコマンドCMDが出力される。

このコマンドCMDを受けて、インタフェース論理部5は、ホスト機に対して’Busy’のレスポンスを返すとともに、コントローラ3にリセット信号を出力する。また、インタフェース論理部5は、レジスタ5aにHiレベルの信号を設定する。

さらに、コマンドCMDは、’Ready’のレスポンスが返されるまで、’Busy’のレスポンスからある期間毎に繰り返しホスト機から出力されている。

そして、コントローラ3は、インタフェース論理部5のリセット信号を受けてリセット処理を行う。このリセット処理とは、図2のステップS104〜S107の処理である。

その後、コントローラ3は、フラッシュメモリ2にアクセスしてシステム読み出し処理を実行する。ここで、システム読み出し処理とは、図2のステップS108〜S113の処理である。

このシステム読み出し処理の期間では、図3に示すように、電源電圧VCCの電圧レベルがフラッシュメモリ2の動作電圧範囲に到達しておらず、不安定な動作電圧レベルとなっており、システム読み出し処理においてエラーが発生し、リセットが失敗となる。

このリセット失敗により、CPU4cは、インタフェース論理部5のレジスタ5aにリセット処理異常データを設定するとともに、コントローラ3はスリープモードとなる。

このスリープモード中にホスト機から出力されたコマンドCMDをコントローラ3が受けると、再びインタフェース論理部5は、ホスト機に対して’Busy’のレスポンスを返すとともに、コントローラ3にリセット信号を出力し、かつレジスタ5aをHiレベルに設定する。

そして、インタフェース論理部5のリセット信号を受けたコントローラ3は、ステップS104〜S107(図2)のリセット処理を行う。このリセット処理の終了後、コントローラ3は、フラッシュメモリ2にアクセスし、ステップS108〜S113(図2)のシステム読み出し処理を実行する。

2回目のシステム読み出し処理の期間においては、電源電圧VCCの電圧レベルが、図3に示すようにフラッシュメモリ2の動作電圧に到達しているので、システム読み出し処理がエラーなく実行され、パワーオンリセット処理が成功となる。

これにより、メモリカード1は初期状態に設定されたことになり、ホスト機から3回目のコマンドCMDが入力された際には、コントローラ3から、’Ready’のレスポンスが該ホスト機に返されることになる。

よって、メモリカード1は、パワーオンリセット処理が成功するまでリトライを繰り返すので、ユーザによる電源電圧VCCの遮断、再投入などを行う行為を不要にすることができ、使い勝手を向上することができる。

ここで、フラッシュメモリ2におけるフラッシュ確認データFDの書き込みについて、図5のフローチャートを用いて説明する。このフラッシュ確認データFDは、メモリカード1の出荷前の選別工程にいて書き込みが行われる。

まず、メモリカード1が、エミュレータなどのホスト機に搭載されて電源電圧VCCが供給されると、該ホスト機からコマンドCMDが入力され(ステップS201)、メモリカード1はパワーオンリセット処理を実行する(ステップS202)。

この場合、フラッシュメモリ2には、フラッシュ確認データFD、CID/CSD、ならびにパスワード、ライトプロテクトなどのデータが書き込まれていないためにパワーオンリセット処理が失敗となり(ステップS203)、ホスト機からのコマンドCMD待ち状態となる(ステップS204)。

そして、ホスト機からパワーオンリセット処理をスキップするデバッグコマンドの1つであるパワーオンリセット処理スキップコマンドを発行し(ステップS205)、メモリカード1がパワーオンリセット処理を正常終了した状態に移行させる。

デバッグコマンドは、カードベンダがメモリカード1のシステム情報の書き換え、および不良解析などに使用するコマンドであり、デバッグモードの移行時において、パワーオンリセット処理をスキップすることができる。

その後、ホスト機から同じくデバックコマンドの1つであるフラッシュ確認データ書き込みコマンドを発行し(ステップS206)、フラッシュ確認データFDをメモリカード1に送信する。

メモリカード1がホスト機からフラッシュ確認データFDを受信すると(ステップS207)、フラッシュメモリ2のある領域にフラッシュ確認データFDが書き込まれる(ステップS208)。

また、CID/CSD、およびパスワード、ライトプロテクトなどのデータも、ステップS207〜209の処理と同様に、フラッシュメモリ2のある領域に書き込まれる。

それにより、本実施の形態によれば、ホスト機から供給される電源電圧VCCが不安定な場合であっても、メモリカード1を初期状態に設定することができるので、該メモリカード1の信頼性を大幅に向上することができる。

また、本実施の形態では、メモリカード1の初期状態の設定が成功するまで、繰り返しパワーオンリセット処理を実行する構成としたが、初期状態の設定が失敗した際のパワーオンリセット処理に回数制限を設けるようにしてもよい。

この場合、インタフェース論理部5のレジスタ5aは、リセット処理異常データが設定されるビットの他に、パワーオンリセット処理の実行回数を設定する複数の実行回数設定ビットを備えたものとする。

そして、初期状態の設定が失敗する毎に実行回数設定ビットにデータを設定し、すべてのビットが設定された際には、すなわち任意の回数の初期状態の設定が失敗した場合、ホスト機からコマンドCMDの要求があってもパワーオンリセット処理を実行しないものとする。

さらに、最初のパワーオンリセット処理に失敗した際に、2回目のパワーオンリセット処理からは、ステップS104〜S107(図2)のリセット処理をスキップし、ステップS108〜S113(図2)のシステム読み出し処理から開始するようにしてもよい。

この場合も、レジスタ5aは、リセット処理異常データが設定されるビットの他に、スキップデータが設定できるスキップデータ用ビットを有し、最初のパワーオンリセット処理に失敗した際に、スキップデータ用ビットを設定する。

スキップデータ用ビットが設定されると、インタフェース論理部5は、2回目以降のパワーオンリセット処理時にステップS104〜S107のリセット処理をスキップし、ステップS108〜S113(図2)のシステム読み出し処理から開始する。

それにより、リトライした際のパワーオンリセット処理に必要な時間を短縮することができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態においては、フラッシュメモリの読み出し/書き込み動作を確認する確認用データを予めROMに格納した場合について記載したが、この確認用データは、ホスト機から出力されるコマンドに付随いて、該ホスト機から出力する構成としてもよい。

本発明の一実施の形態によるメモリカードのブロック図である。 図1のメモリカードにおけるパワーオンリセット処理のフローチャートである。 図1のメモリカードに供給される電源電圧レベルの遷移図である。 図1のメモリカードのパワーオンリセット処理における各部の状態遷移を示した説明図である。 図1のメモリカードに設けられたフラッシュメモリにフラッシュ確認データを書き込み際のフローチャートである。

符号の説明

1 メモリカード
2 フラッシュメモリ(不揮発性半導体メモリ)
3 コントローラ
4 制御部(制御手段)
4a ROM(記憶部、不揮発性記憶部)
4b RAM(揮発性記憶部)
4c CPU(処理装置)
5 インタフェース論理部
5a レジスタ(データ記憶部)
6 電源検出回路
7 RAM(揮発性記憶部)
8 クロック生成部
9 バッファ
FD フラッシュ確認データ(動作確認データ)
FD1 確認用データ
FD11 動作確認用データ(比較用動作確認データ)
FD12 書き込み確認データ
CMD コマンド(設定コマンド)

Claims (4)

  1. 外部より動作電圧が供給され、前記動作電圧の供給開始から一定期間後に一定以上の電圧に上昇するものであり、ある記憶領域に動作確認データが格納された不揮発性半導体メモリと、
    前記不揮発性半導体メモリから読み出した前記動作確認データを比較する比較用動作確認データが格納された記憶部と、前記動作電圧の供給開始後の初期設定動作において、前記不揮発性半導体メモリから読み出した前記動作確認データと前記記憶部の比較用動作確認データとを比較し、前記不揮発性半導体メモリの動作確認を行う処理装置とを設け、外部より動作指示信号と前記動作電圧とが供給され、前記動作指示信号に応じて、前記不揮発性半導体メモリにデータの書き込みもしくは読み出しの動作指示を行う制御手段とを備えたことを特徴とするメモリカード。
  2. 請求項1記載のメモリカードにおいて、
    前記処理装置は、
    前記記憶部に、前記不揮発性半導体メモリに書き込む書き込み確認データを格納し、初期設定動作において、前記不揮発性半導体メモリから読み出した動作確認データと前記記憶部の比較用動作確認データとを比較後に、前記不揮発性半導体メモリに前記書き込み確認データを書き込み、前記不揮発性半導体メモリの前記書き込み確認データを読み出し、その読み出した書き込み確認データと前記記憶部の書き込み確認データとを比較することを特徴とするメモリカード。
  3. 外部より動作電圧が供給され、前記動作電圧の供給開始から一定期間後に一定以上の電圧に上昇する不揮発性半導体メモリと、外部より動作指示信号と前記動作電圧とが供給され、前記動作指示信号に応じて、前記不揮発性半導体メモリに動作指示を行う制御手段とを有したメモリカードであって、
    前記不揮発性半導体メモリのある記憶領域には、動作確認データが格納され、
    前記制御手段は、
    制御プログラムに基づいて所定の処理を行う処理装置と、
    前記処理装置を動作させる制御プログラムを格納した不揮発性記憶部と、
    入出力データ、および演算データなどを一時的に格納する揮発性記憶部と、
    外部から入出力される各種動作を指示するコマンドを受けるとともに、これらの動作に必要なデータの入出力を行うインタフェース論理部とを備え、
    前記不揮発性記憶部のある領域には、前記不揮発性半導体メモリから読み出した動作確認データと比較する比較用動作確認データが格納され、前記処理装置は、初期設定動作において、前記不揮発性半導体メモリから読み出した動作確認データと前記不揮発性記憶部の比較用動作確認データとを比較し、前記不揮発性半導体メモリの動作確認を行うことを特徴とするメモリカード。
  4. 請求項3記載のメモリカードにおいて、前記不揮発性記憶部に、前記不揮発性半導体メモリに書き込む、書き込み確認データを格納し、
    前記処理装置は、初期設定動作において、前記不揮発性半導体メモリから読み出した動作確認データと前記不揮発性記憶部の比較用動作確認データとを比較した後前記不揮発性半導体メモリに、前記書き込み確認データを書き込み、前記不揮発性半導体メモリの前記書き込み確認データを読み出し、
    その読み出した書き込み確認データと前記不揮発性記憶部の書き込み確認データとを比較することにより、前記不揮発性半導体メモリの動作確認を行うことを特徴とするメモリカード。
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